KR102492304B1 - 반도체 소자 - Google Patents

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Abstract

본 발명은 반도체 소자에 관한 것으로, 더욱 상세하게는, 활성 패턴을 포함하는 기판; 상기 활성 패턴을 가로지르며, 제1 방향으로 연장되는 게이트 전극; 상기 활성 패턴을 가로지르며, 상기 제1 방향으로 연장되는 분리 구조체; 상기 게이트 전극의 측벽 상의 제1 게이트 유전 패턴; 상기 분리 구조체의 측벽 상의 제2 게이트 유전 패턴; 및 상기 게이트 전극의 상면을 덮는 게이트 캐핑 패턴을 포함한다. 상기 분리 구조체의 상면의 레벨은, 상기 게이트 캐핑 패턴의 상면의 레벨보다 높다.

Description

반도체 소자{Semiconductor device}
본 발명은 반도체 소자에 관한 것으로, 더욱 상세하게는 전계 효과 트랜지스터를 포함하는 반도체 소자에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광 받고 있다. 반도체 소자들은 논리 데이터를 저장하는 반도체 기억 소자, 논리 데이터를 연산 처리하는 반도체 논리 소자, 및 기억 요소와 논리 요소를 포함하는 하이브리드(hybrid) 반도체 소자 등으로 구분될 수 있다. 전자 산업이 고도로 발전함에 따라, 반도체 소자의 특성들에 대한 요구가 점점 증가되고 있다. 예컨대, 반도체 소자에 대한 고 신뢰성, 고속화 및/또는 다기능화 등에 대하여 요구가 점점 증가되고 있다. 이러한 요구 특성들을 충족시키기 위하여 반도체 소자 내 구조들은 점점 복잡해지고 있으며, 또한, 반도체 소자는 점점 고집적화 되고 있다.
본 발명이 해결하고자 하는 과제는, 전기적 특성 및 신뢰성이 향상된 전계 효과 트랜지스터를 포함하는 반도체 소자를 제공하는데 있다.
본 발명의 개념에 따른, 반도체 소자는, 활성 패턴을 포함하는 기판; 상기 활성 패턴을 가로지르며, 제1 방향으로 연장되는 게이트 전극; 상기 활성 패턴을 가로지르며, 상기 제1 방향으로 연장되는 분리 구조체; 상기 게이트 전극의 측벽 상의 제1 게이트 유전 패턴; 상기 분리 구조체의 측벽 상의 제2 게이트 유전 패턴; 및 상기 게이트 전극의 상면을 덮는 게이트 캐핑 패턴을 포함할 수 있다. 상기 분리 구조체의 상면의 레벨은, 상기 게이트 캐핑 패턴의 상면의 레벨보다 높을 수 있다.
본 발명의 다른 개념에 따른, 반도체 소자는, 제1 방향으로 연장되는 활성 패턴을 포함하는 기판; 상기 활성 패턴을 가로지르며 상기 제1 방향과 교차하는 제2 방향으로 연장되는 분리 구조체; 상기 분리 구조체의 측벽 상의 제1 게이트 스페이서; 및 상기 분리 구조체와 상기 제1 게이트 스페이서 사이에 개재된 제1 게이트 유전 패턴을 포함할 수 있다. 상기 분리 구조체의 상면의 레벨은, 상기 제1 게이트 스페이서의 상면의 레벨보다 높을 수 있다.
본 발명의 또 다른 개념에 따른, 반도체 소자는, 활성 패턴을 포함하는 기판; 상기 활성 패턴을 가로지르는 게이트 전극들; 상기 게이트 전극들 상의 층간 절연막; 상기 층간 절연막의 상면으로부터 상기 기판의 바닥면을 향해 수직적으로 연장되어, 상기 활성 패턴의 상부를 관통하는 분리 구조체; 및 상기 분리 구조체의 측벽 상의 제1 게이트 유전 패턴을 포함할 수 있다.
본 발명에 따른 반도체 소자는, 분리 구조체의 측벽 상의 게이트 유전 패턴을 이용하여 공정 결함을 줄일 수 있다. 이로써 반도체 소자의 신뢰성을 향상시킬 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다.
도 2a 내지 도 2e는 각각 도 1의 A-A'선, B-B'선, C-C'선, D-D'선 및 E-E'선에 따른 단면도들이다.
도 3, 도 5, 도 7, 도 9 및 도 11은 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 설명하기 위한 평면도들이다.
도 4, 도 6a, 도 8a, 도 10a 및 도 12a는 각각 도 3, 도 5, 도 7, 도 9 및 도 11의 A-A'선에 따른 단면도들이다.
도 6b, 도 8b, 도 10b 및 도 12b는 각각 도 5, 도 7, 도 9 및 도 11의 B-B'선에 따른 단면도들이다.
도 6c, 도 8c, 도 10c 및 도 12c는 각각 도 5, 도 7, 도 9 및 도 11의 C-C'선에 따른 단면도들이다.
도 12d는 도 11의 D-D'선에 따른 단면도이다. 도 12e는 도 11의 E-E'선에 따른 단면도이다.
도 13a 및 도 13b는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 것으로, 각각 도 1의 A-A'선 및 B-B'선에 따른 단면도들이다.
도 14a 및 도 14b는 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 설명하기 위한 것으로, 각각 도 11의 A-A'선 및 B-B'선에 따른 단면도들이다.
도 15a 및 도 15b는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 것으로, 각각 도 1의 A-A'선 및 B-B'선에 따른 단면도들이다.
도 1은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다. 도 2a 내지 도 2e는 각각 도 1의 A-A'선, B-B'선, C-C'선, D-D'선 및 E-E'선에 따른 단면도들이다.
도 1 및 도 2a 내지 도 2e를 참조하면, 제1 로직 셀(LC1) 및 제2 로직 셀(LC2)이 제공될 수 있다. 제1 로직 셀(LC1) 및 제2 로직 셀(LC2)은 제2 방향(D2)으로 배열될 수 있다. 제1 및 제2 로직 셀들(LC1, LC2) 각각은 로직 회로(일 예로, AND, OR, XOR, XNOR 또는 인버터)를 구성할 수 있다. 각각의 제1 및 제2 로직 셀들(LC1, LC2) 상에 로직 회로를 구성하는 로직 트랜지스터들이 배치될 수 있다. 제1 및 제2 로직 셀들(LC1, LC2)은 서로 동일한 로직 회로를 포함하거나, 서로 다른 로직 회로를 포함할 수 있다. 이하, 제1 및 제2 로직 셀들(LC1, LC2)의 구조에 대해 상세히 설명한다.
PMOSFET 영역(PR) 및 NMOSFET 영역(NR)을 포함하는 기판(100)이 제공될 수 있다. 기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄 등을 포함하는 반도체 기판이거나 화합물 반도체 기판일 수 있다. 일 예로, 기판(100)은 실리콘 기판일 수 있다.
기판(100)의 상부에 형성된 제2 트렌치(TR2)에 의해 PMOSFET 영역(PR) 및 NMOSFET 영역(NR)이 정의될 수 있다. PMOSFET 영역(PR) 및 NMOSFET 영역(NR) 사이에 제2 트렌치(TR2)가 위치할 수 있다. PMOSFET 영역(PR) 및 NMOSFET 영역(NR)은 제2 트렌치(TR2)를 사이에 두고 제1 방향(D1)으로 서로 이격될 수 있다. PMOSFET 영역(PR) 및 NMOSFET 영역(NR) 각각은 제1 방향(D1)과 교차하는 제2 방향(D2)으로 연장될 수 있다. PMOSFET 영역(PR) 및 NMOSFET 영역(NR)은 제2 방향(D2)으로 연장되면서 제1 및 제2 로직 셀들(LC1, LC2)을 가로지를 수 있다.
PMOSFET 영역(PR) 및 NMOSFET 영역(NR) 상에 제2 방향(D2)으로 연장되는 복수의 활성 패턴들(AP1, AP2)이 제공될 수 있다. 활성 패턴들(AP1, AP2)은 PMOSFET 영역(PR) 상의 제1 활성 패턴들(AP1)과 NMOSFET 영역(NR) 상의 제2 활성 패턴들(AP2)을 포함할 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)은 기판(100)의 일부로써, 수직하게 돌출된 부분들일 수 있다. 서로 인접하는 제1 활성 패턴들(AP1) 사이 및 서로 인접하는 제2 활성 패턴들(AP2) 사이에 제1 트렌치(TR1)가 정의될 수 있다.
소자 분리막(ST)이 제1 및 제2 트렌치들(TR1, TR2)을 채울 수 있다. 소자 분리막(ST)은 절연 물질, 예를 들어 실리콘 산화막을 포함할 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)의 상부들은 소자 분리막(ST) 위로 수직하게 돌출될 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)의 상부들 각각은 핀(Fin) 형태를 가질 수 있다. 소자 분리막(ST)은 제1 및 제2 활성 패턴들(AP1, AP2)의 상부들을 덮지 않을 수 있다. 소자 분리막(ST)은 제1 및 제2 활성 패턴들(AP1, AP2)의 하부 측벽들을 덮을 수 있다.
제1 활성 패턴들(AP1)의 상부들에 제1 소스/드레인 패턴들(SD1)이 제공될 수 있다. 제1 소스/드레인 패턴들(SD1)은 제1 도전형(예를 들어, p형)의 불순물 영역들일 수 있다. 한 쌍의 제1 소스/드레인 패턴들(SD1) 사이에 제1 채널 영역(CH1)이 개재될 수 있다. 제2 활성 패턴들(AP2)의 상부들에 제2 소스/드레인 패턴들(SD2)이 제공될 수 있다. 제2 소스/드레인 패턴들(SD2)은 제2 도전형(예를 들어, n형)의 불순물 영역들일 수 있다. 한 쌍의 제2 소스/드레인 패턴들(SD2) 사이에 제2 채널 영역(CH2)이 개재될 수 있다.
제1 및 제2 소스/드레인 패턴들(SD1, SD2)은 선택적 에피택시얼 성장 공정으로 형성된 에피택시얼 패턴들일 수 있다. 제1 및 제2 소스/드레인 패턴들(SD1, SD2)의 상면들은 제1 및 제2 채널 영역들(CH1, CH2)의 상면들보다 더 높은 레벨에 위치할 수 있다. 일 예로, 제1 소스/드레인 패턴들(SD1)은 기판(100)의 반도체 원소의 격자 상수보다 큰 격자 상수를 갖는 반도체 원소(예를 들어, SiGe)를 포함할 수 있다. 이로써, 제1 소스/드레인 패턴들(SD1)은 제1 채널 영역들(CH1)에 압축 응력(compressive stress)을 제공할 수 있다. 일 예로, 제2 소스/드레인 패턴들(SD2)은 기판(100)과 동일한 반도체 원소(예를 들어, Si)를 포함할 수 있다.
제1 및 제2 활성 패턴들(AP1, AP2)을 가로지르며 제1 방향(D1)으로 연장되는 게이트 전극들(GE)이 제공될 수 있다. 게이트 전극들(GE)은 제2 방향(D2)으로 서로 이격될 수 있다. 서로 인접하는 게이트 전극들(GE)간의 피치는 제1 피치(P1)일 수 있다. 본 발명에서 사용하는 용어 "피치"는, 제1 패턴의 중심과 제1 패턴과 인접하는 제2 패턴의 중심간의 거리를 의미할 수 있다.
게이트 전극들(GE)은 제1 및 제2 채널 영역들(CH1, CH2)과 수직적으로 중첩될 수 있다. 각각의 게이트 전극들(GE)은, 제1 및 제2 채널 영역들(CH1, CH2) 각각의 상면 및 양 측벽들을 둘러쌀 수 있다 (도 2c 참조). 일 예로, 게이트 전극들(GE)은 도전성 금속 질화물(예를 들면, 티타늄 질화물 또는 탄탈늄 질화물) 및 금속 물질(예를 들면, 티타늄, 탄탈늄, 텅스텐, 구리 또는 알루미늄) 중 적어도 하나를 포함할 수 있다.
게이트 전극들(GE) 각각의 양 측벽들 상에 한 쌍의 게이트 스페이서들(GS)이 배치될 수 있다. 게이트 스페이서들(GS)은 게이트 전극들(GE)을 따라 제1 방향(D1)으로 연장될 수 있다. 게이트 스페이서들(GS)의 상면들은 게이트 전극들(GE)의 상면들보다 높을 수 있다. 게이트 스페이서들(GS)의 상면들은 후술할 제1 층간 절연막(110)의 상면과 공면을 이룰 수 있다. 게이트 스페이서들(GS)은 SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다. 다른 예로, 게이트 스페이서들(GS)은 SiCN, SiCON 및 SiN 중 적어도 두 개로 이루어진 다중 막(multi-layer)을 포함할 수 있다.
게이트 전극들(GE)과 제1 및 제2 활성 패턴들(AP1, AP2) 사이에 게이트 유전 패턴들(GI)이 개재될 수 있다. 각각의 게이트 유전 패턴들(GI)은, 각각의 게이트 전극들(GE)의 바닥면을 따라 연장될 수 있다. 각각의 게이트 유전 패턴들(GI)은, 제1 및 제2 채널 영역들(CH1, CH2) 각각의 상면 및 양 측벽들을 덮을 수 있다. 게이트 유전 패턴들(GI)은 고유전율 물질을 포함할 수 있다. 일 예로, 상기 고유전율 물질은 하프늄 산화물, 하프늄 실리콘 산화물, 란탄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 리튬 산화물, 알루미늄 산화물, 납 스칸듐 탄탈 산화물, 및 납 아연 니오브산염 중 적어도 하나를 포함할 수 있다.
각각의 게이트 전극들(GE) 상에 게이트 캐핑 패턴(GP)이 제공될 수 있다. 게이트 캐핑 패턴들(GP)은 게이트 전극들(GE)을 따라 제1 방향(D1)으로 연장될 수 있다. 게이트 캐핑 패턴들(GP)은 후술하는 제1 및 제2 층간 절연막들(110, 120)에 대하여 식각 선택성이 있는 물질을 포함할 수 있다. 구체적으로, 게이트 캐핑 패턴들(GP)은 SiON, SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다.
기판(100) 상에 제1 층간 절연막(110)이 제공될 수 있다. 제1 층간 절연막(110)은 게이트 스페이서들(GS) 및 제1 및 제2 소스/드레인 패턴들(SD1, SD2)을 덮을 수 있다. 제1 층간 절연막(110)의 상면은 게이트 캐핑 패턴들(GP)의 상면들 및 게이트 스페이서들(GS)의 상면들과 실질적으로 공면을 이룰 수 있다. 제1 층간 절연막(110) 상에, 게이트 캐핑 패턴들(GP)을 덮는 제2 층간 절연막(120)이 배치될 수 있다. 일 예로, 제1 및 제2 층간 절연막들(110, 120)은 실리콘 산화막을 포함할 수 있다.
제1 및 제2 층간 절연막들(110, 120)을 관통하여 제1 및 제2 소스/드레인 패턴들(SD1, SD2)과 전기적으로 연결되는 활성 콘택들(AC)이 배치될 수 있다. 활성 콘택들(AC)은 금속 물질, 예를 들어 알루미늄, 구리, 텅스텐, 몰리브데늄 및 코발트 중 적어도 하나를 포함할 수 있다.
제1 및 제2 로직 셀들(LC1, LC2) 사이의 셀 경계에 분리 구조체(SS)가 제공될 수 있다. 분리 구조체(SS)는 제1 방향(D1)으로 연장되면서, 인접하는 제1 및 제2 로직 셀들(LC1, LC2)을 서로 분리할 수 있다. 분리 구조체(SS)는 PMOSFET 영역(PR) 및 NMOSFET 영역(NR)을 가로지르며 제1 방향(D1)으로 연장될 수 있다.
PMOSFET 영역(PR) 상에서, 분리 구조체(SS)는 제1 방향(D1)으로 연장되면서 제1 활성 패턴들(AP1)의 상부들을 가로지를 수 있다. 분리 구조체(SS)에 의해 제1 로직 셀(LC1)의 제1 활성 패턴(AP1)과 제2 로직 셀(LC2)의 제1 활성 패턴(AP1)이 서로 전기적으로 분리될 수 있다. NMOSFET 영역(NR) 상에서, 분리 구조체(SS)는 제1 방향(D1)으로 연장되면서 제2 활성 패턴들(AP2)의 상부들을 가로지를 수 있다. 분리 구조체(SS)에 의해 제1 로직 셀(LC1)의 제2 활성 패턴(AP2)과 제2 로직 셀(LC2)의 제2 활성 패턴(AP2)이 서로 전기적으로 분리될 수 있다.
제2 층간 절연막(120) 및 게이트 캐핑 패턴(CP)을 관통하는 홀(HO)이 형성될 수 있다. 홀(HO)은 제1 및 제2 로직 셀들(LC1, LC2) 사이에 위치할 수 있다. 분리 구조체(SS)는 홀(HO)을 채울 수 있다.
제1 및 제2 로직 셀들(LC1, LC2) 사이의 제1 활성 패턴(AP1)의 상부에 제1 리세스(RS1)가 형성될 수 있다. 제1 및 제2 로직 셀들(LC1, LC2) 사이의 제2 활성 패턴(AP2)의 상부에 제1 리세스(RS1)가 형성될 수 있다. 제1 및 제2 로직 셀들(LC1, LC2) 사이의 소자 분리막(ST)의 상부에 제2 리세스(RS2)가 형성될 수 있다. 분리 구조체(SS)는, 홀(HO)뿐만 아니라 홀(HO) 아래에 형성된 제1 리세스(RS1) 및 제2 리세스(RS2)를 채울 수 있다. 다시 말하면, 분리 구조체(SS)는 기판(100)의 바닥면을 향해 연장되면서 제1 및 제2 활성 패턴들(AP1, AP2)의 상부들을 관통할 수 있다.
제1 리세스(RS1)는 제2 리세스(RS2)보다 깊을 수 있다. 제1 리세스(RS1)는 제1 트렌치(TR1)보다 얕을 수 있다. 다시 말하면, 제1 및 제2 활성 패턴들(AP1, AP2)의 상부들을 관통하는 분리 구조체(SS)의 바닥(SSb)의 레벨은, 제1 트렌치(TR1)를 채우는 소자 분리막(ST)의 바닥(STb)의 레벨보다 높을 수 있다. 다른 예로, 도시되진 않았지만, 제1 리세스(RS1)는 제1 트렌치(TR1)보다 깊을 수 있다.
분리 구조체(SS)는, 제1 로직 셀(LC1)의 게이트 전극(GE)과 제2 로직 셀(LC2)의 게이트 전극(GE) 사이에 배치될 수 있다. 제1 로직 셀(LC1)의 게이트 전극(GE), 분리 구조체(SS) 및 제2 로직 셀(LC2)의 게이트 전극(GE)은 제2 방향(D2)을 따라 배열될 수 있다. 분리 구조체(SS) 및 이와 인접하는 게이트 전극(GE)간의 피치는 제2 피치(P2)일 수 있다. 제2 피치(P2)는, 게이트 전극들(GE)간의 제1 피치(P1)와 실질적으로 동일할 수 있다.
분리 구조체(SS)의 양 측벽들 상에 한 쌍의 게이트 스페이서들(GS)이 제공될 수 있다. 한 쌍의 게이트 스페이서들(GS) 사이에 개재된 분리 구조체(SS)의 제2 방향(D2)으로의 폭은, 한 쌍의 게이트 스페이서들(GS) 사이에 개재된 게이트 전극(GE)의 제2 방향(D2)으로의 폭과 실질적으로 동일할 수 있다.
분리 구조체(SS)와 게이트 스페이서(GS) 사이에 게이트 유전 패턴(GI)이 개재될 수 있다. 게이트 유전 패턴(GI)은 분리 구조체(SS)와 게이트 스페이서(GS) 사이에서 수직적으로 연장될 수 있다. 분리 구조체(SS) 상의 게이트 스페이서(GS)는, 게이트 전극(GE) 상의 게이트 스페이서(GS)와 동일한 물질을 포함할 수 있다. 분리 구조체(SS) 상의 게이트 유전 패턴(GI)은, 게이트 전극(GE) 상의 게이트 유전 패턴(GI)과 동일한 물질을 포함할 수 있다.
분리 구조체(SS)의 상면의 레벨은 게이트 캐핑 패턴(GP)의 상면의 레벨보다 더 높을 수 있다. 분리 구조체(SS)의 상면은, 제2 층간 절연막(120)의 상면 및 활성 콘택(AC)의 상면과 공면을 이룰 수 있다. 분리 구조체(SS)는 실리콘 산화막, 실리콘 질화막 또는 실리콘 산화질화막을 포함할 수 있다.
도시되진 않았지만, 제2 층간 절연막(120) 상에 복수개의 배선층들이 적층될 수 있다. 상기 배선층들은 제1 및 제2 로직 셀들(LC1, LC2)의 로직 회로를 구성할 수 있다. 상기 배선층들은 제1 및 제2 로직 셀들(LC1, LC2)을 다른 로직 셀과 전기적으로 연결시킬 수 있다.
도 3, 도 5, 도 7, 도 9 및 도 11은 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 설명하기 위한 평면도들이다. 도 4, 도 6a, 도 8a, 도 10a 및 도 12a는 각각 도 3, 도 5, 도 7, 도 9 및 도 11의 A-A'선에 따른 단면도들이다. 도 6b, 도 8b, 도 10b 및 도 12b는 각각 도 5, 도 7, 도 9 및 도 11의 B-B'선에 따른 단면도들이다. 도 6c, 도 8c, 도 10c 및 도 12c는 각각 도 5, 도 7, 도 9 및 도 11의 C-C'선에 따른 단면도들이다. 도 12d는 도 11의 D-D'선에 따른 단면도이다. 도 12e는 도 11의 E-E'선에 따른 단면도이다.
도 3 및 도 4를 참조하면, 기판(100)의 상부를 패터닝하여, 제1 및 제2 활성 패턴들(AP1, AP2)이 형성될 수 있다. 제1 활성 패턴들(AP1) 사이 및 제2 활성 패턴들(AP2) 사이에 제1 트렌치(TR1)가 형성될 수 있다. 제1 활성 패턴들(AP1)이 형성된 PMOSFET 영역(PR) 및 제2 활성 패턴들(AP2)이 형성된 NMOSFET 영역(NR) 사이에 제2 트렌치(TR2)가 형성될 수 있다.
기판(100) 상에 제1 및 제2 트렌치들(TR1, TR2)를 채우는 소자 분리막(ST)이 형성될 수 있다. 소자 분리막(ST)은, 실리콘 산화막 같은 절연 물질을 포함할 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)의 상부들이 노출될 때까지 소자 분리막(ST)이 리세스될 수 있다. 이로써, 제1 및 제2 활성 패턴들(AP1, AP2)의 상부들은 소자 분리막(ST) 위로 수직하게 돌출될 수 있다.
도 5 및 도 6a 내지 도 6c를 참조하면, 제1 및 제2 활성 패턴들(AP1, AP2)을 가로지르는 희생 패턴들(PP)이 형성될 수 있다. 희생 패턴들(PP)은 제1 방향(D1)으로 연장되는 라인 형태(line shape) 또는 바 형태(bar shape)로 형성될 수 있다. 희생 패턴들(PP)은 제1 피치(P1)를 갖도록 형성될 수 있다.
구체적으로 희생 패턴들(PP)을 형성하는 것은, 기판(100)의 전면 상에 희생막을 형성하는 것, 상기 희생막 상에 하드 마스크 패턴들(MA)을 형성하는 것, 및 하드 마스크 패턴들(MA)을 식각 마스크로 상기 희생막을 패터닝하는 것을 포함할 수 있다. 상기 희생막은 폴리 실리콘막을 포함할 수 있다.
희생 패턴들(PP) 각각의 양 측벽들 상에 한 쌍의 게이트 스페이서들(GS)이 형성될 수 있다. 게이트 스페이서들(GS)은, 제1 및 제2 활성 패턴들(AP1, AP2) 각각의 양 측벽들 상에도 형성될 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2) 각각의 양 측벽들은, 소자 분리막(ST) 및 희생 패턴들(PP)에 의해 덮이지 않고 노출된 부분일 수 있다.
게이트 스페이서들(GS)을 형성하는 것은, 기판(100)의 전면 상에 게이트 스페이서막을 콘포멀하게 형성하는 것, 및 상기 게이트 스페이서막을 이방성 식각하는 것을 포함할 수 있다. 상기 게이트 스페이서막은 SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다. 다른 예로, 상기 게이트 스페이서막은 SiCN, SiCON 및 SiN 중 적어도 두 개를 포함하는 다중 막(multi-layer)일 수 있다.
도 7 및 도 8a 내지 도 8c를 참조하면, 제1 활성 패턴들(AP1) 각각의 상부에 제1 소스/드레인 패턴들(SD1)이 형성될 수 있다. 희생 패턴들(PP) 각각의 양측에 한 쌍의 제1 소스/드레인 패턴들(SD1)이 형성될 수 있다.
구체적으로, 하드 마스크 패턴들(MA) 및 게이트 스페이서들(GS)을 식각 마스크로 제1 활성 패턴들(AP1)의 상부들을 식각하여, 제1 리세스 영역들을 형성할 수 있다. 제1 활성 패턴들(AP1)의 상부들을 식각하는 동안, 제1 활성 패턴들(AP1) 각각의 양 측벽들 상의 게이트 스페이서들(GS)이 함께 제거될 수 있다. 제1 활성 패턴들(AP1)의 상부들을 식각하는 동안, 제1 활성 패턴들(AP1) 사이의 소자 분리막(ST)이 리세스될 수 있다.
제1 활성 패턴들(AP1)의 상기 제1 리세스 영역들의 내측벽들을 씨드층(seed layer)으로 하는 선택적 에피택시얼 성장(Selective Epitaxial Growth) 공정을 수행하여, 제1 소스/드레인 패턴들(SD1)이 형성될 수 있다. 제1 소스/드레인 패턴들(SD1)이 형성됨에 따라, 제1 채널 영역(CH1)은 한 쌍의 제1 소스/드레인 패턴들(SD1) 사이에 개재될 수 있다. 일 예로, 상기 선택적 에피택시얼 성장 공정은 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정 또는 분자 빔 에피택시(Molecular Beam Epitaxy: MBE) 공정을 포함할 수 있다. 제1 소스/드레인 패턴들(SD1)은 기판(100)의 반도체 원소의 격자 상수보다 큰 격자 상수를 갖는 반도체 원소(예를 들어, SiGe)를 포함할 수 있다. 각각의 제1 소스/드레인 패턴들(SD1)은 다층의 반도체 층들로 형성될 수 있다.
일 예로, 제1 소스/드레인 패턴들(SD1)을 형성하기 위한 선택적 에피택시얼 성장 공정 동안 불순물이 인-시추(in-situ)로 주입될 수 있다. 다른 예로, 제1 소스/드레인 패턴들(SD1)이 형성된 후 제1 소스/드레인 패턴들(SD1)에 불순물이 주입될 수 있다. 제1 소스/드레인 패턴들(SD1)은 제1 도전형(예를 들어, p형)을 갖도록 도핑될 수 있다.
제2 활성 패턴들(AP2) 각각의 상부에 제2 소스/드레인 패턴들(SD2)이 형성될 수 있다. 희생 패턴들(PP) 각각의 양측에 한 쌍의 제2 소스/드레인 패턴들(SD2)이 형성될 수 있다.
구체적으로, 하드 마스크 패턴들(MA) 및 게이트 스페이서들(GS)을 식각 마스크로 제2 활성 패턴들(AP2)의 상부들을 식각하여, 제2 리세스 영역들을 형성할 수 있다. 제2 활성 패턴들(AP2)의 상기 제2 리세스 영역들의 내측벽들을 씨드층으로 하는 선택적 에피택시얼 성장 공정을 수행하여, 제2 소스/드레인 패턴들(SD2)이 형성될 수 있다. 제2 소스/드레인 패턴들(SD2)이 형성됨에 따라, 제2 채널 영역(CH2)은 한 쌍의 제2 소스/드레인 패턴들(SD2) 사이에 개재될 수 있다. 일 예로, 제2 소스/드레인 패턴들(SD2)은 기판(100)과 동일한 반도체 원소(예를 들어, Si)를 포함할 수 있다. 제2 소스/드레인 패턴들(SD2)은 제2 도전형(예를 들어, n형)을 갖도록 도핑될 수 있다.
제1 소스/드레인 패턴들(SD1)과 제2 소스/드레인 패턴들(SD2)은 서로 다른 공정을 통하여 순차적으로 형성될 수 있다. 다시 말하면, 제1 소스/드레인 패턴들(SD1)과 제2 소스/드레인 패턴들(SD2)은 동시에 형성되지 않을 수 있다.
도 9 및 도 10a 내지 도 10c를 참조하면, 제1 및 제2 소스/드레인 패턴들(SD1, SD2), 하드 마스크 패턴들(MA) 및 게이트 스페이서들(GS)을 덮는 제1 층간 절연막(110)이 형성될 수 있다. 일 예로, 제1 층간 절연막(110)은 실리콘 산화막을 포함할 수 있다.
희생 패턴들(PP)의 상면들이 노출될 때까지 제1 층간 절연막(110)이 평탄화될 수 있다. 제1 층간 절연막(110)의 평탄화는 에치백(Etch Back) 또는 CMP(Chemical Mechanical Polishing) 공정을 이용하여 수행될 수 있다. 상기 평탄화 공정 동안, 하드 마스크 패턴들(MA)은 모두 제거될 수 있다. 결과적으로, 제1 층간 절연막(110)의 상면은 희생 패턴들(PP)의 상면들 및 게이트 스페이서들(GS)의 상면들과 공면을 이룰 수 있다.
희생 패턴들(PP)이 게이트 전극들(GE)로 교체될 수 있다. 구체적으로, 노출된 희생 패턴들(PP)이 선택적으로 제거될 수 있다. 희생 패턴들(PP)이 제거됨으로써 빈 공간들이 형성될 수 있다. 각각의 상기 빈 공간들 내에 게이트 유전 패턴(GI), 게이트 전극(GE) 및 게이트 캐핑 패턴(GP)이 형성될 수 있다. 게이트 유전 패턴(GI)은 상기 빈 공간을 완전히 채우지 않도록 콘포말하게 형성될 수 있다. 게이트 유전 패턴(GI)은 원자층 증착(ALD) 또는 케미컬 산화막(Chemical Oxidation) 공정에 의해 형성될 수 있다. 일 예로, 게이트 유전 패턴(GI)은 고유전율 물질을 포함할 수 있다.
게이트 전극(GE)을 형성하는 것은, 상기 빈 공간을 완전히 채우는 게이트 전극막을 형성하는 것, 및 상기 게이트 전극막을 평탄화하는 것을 포함할 수 있다. 일 예로, 상기 게이트 전극막은 도전성 금속 질화물 및 금속 물질 중 적어도 하나를 포함할 수 있다.
후속으로, 게이트 전극(GE)의 상부가 리세스될 수 있다. 리세스된 게이트 전극(GE) 상에 게이트 캐핑 패턴(GP)이 형성될 수 있다. 게이트 캐핑 패턴(GP)은 SiON, SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다.
도 11 및 도 12a 내지 도 12e를 참조하면, 제1 층간 절연막(110) 상에 제2 층간 절연막(120)이 형성될 수 있다. 제2 층간 절연막(120)은 실리콘 산화막 또는 low-k 산화막을 포함할 수 있다. 일 예로, 상기 low-k 산화막은 SiCOH와 같이 탄소로 도핑된 실리콘 산화막을 포함할 수 있다. 제2 층간 절연막(120)은 CVD 공정에 의해 형성될 수 있다.
제2 층간 절연막(120) 상에 개구부(OP)를 갖는 하드 마스크 패턴(HMP)이 형성될 수 있다. 하드 마스크 패턴(HMP)은 제1 로직 셀(LC1) 및 제2 로직 셀(LC2)을 덮을 수 있다. 개구부(OP)는 제1 및 제2 로직 셀들(LC1, LC2) 사이의 경계를 노출할 수 있다. 개구부(OP)는, 제1 및 제2 로직 셀들(LC1, LC2) 사이의 경계에 위치한 게이트 전극(GE)과 수직적으로 중첩될 수 있다.
하드 마스크 패턴(HMP)을 식각 마스크로 식각 공정을 수행하여, 홀(HO)이 형성될 수 있다. 상기 식각 공정은 이방성 식각 공정일 수 있다. 상기 식각 공정 동안, 개구부(OP)에 의해 노출된 제2 층간 절연막(120), 게이트 캐핑 패턴(CP) 및 게이트 전극(GE)이 차례로 식각될 수 있다. 홀(HO)은, 제1 및 제2 로직 셀들(LC1, LC2) 사이의 제1 및 제2 활성 패턴들(AP1, AP2) 및 소자 분리막(ST)을 노출할 수 있다. 홀(HO)을 형성하는 동안, 게이트 스페이서(GS)를 덮는 게이트 유전 패턴(GI)은 식각되지 않고 잔류할 수 있다.
도 1 및 도 2a 내지 도 2e를 다시 참조하면, 홀(HO)을 통해 노출된 제1 및 제2 활성 패턴들(AP1, AP2)을 이방성 식각하여, 제1 리세스(RS1)가 형성될 수 있다. 제1 리세스(RS1)는 제1 및 제2 활성 패턴들(AP1, AP2) 각각의 상부를 관통할 수 있다. 제1 리세스(RS1)는 제1 트렌치(TR1)보다 얕거나 깊게 형성될 수 있다.
제1 및 제2 활성 패턴들(AP1, AP2)이 선택적으로 식각되는 동안, 홀(HO)을 통해 노출된 소자 분리막(ST)이 부분적으로 식각되어 제2 리세스(RS2)가 형성될 수 있다. 제2 리세스(RS2)는 제1 리세스(RS1)보다 얕을 수 있다.
제1 및 제2 활성 패턴들(AP1, AP2)이 선택적으로 식각되는 동안, 홀(HO)을 통해 노출된 게이트 유전 패턴(GI)은 수평적 식각을 억제하는 블로킹막으로 이용될 수 있다. 게이트 유전 패턴(GI)은 홀(HO)에 인접하는 제1 및 제2 소스/드레인 패턴들(SD1, SD2)이 노출되지 않도록 보호할 수 있다 (도 2b 및 도 12b 참조).
홀(HO), 제1 리세스(RS1) 및 제2 리세스(RS2)를 채우는 절연막을 형성함으로써, 분리 구조체(SS)가 형성될 수 있다. 상기 절연막은 실리콘 산화막, 실리콘 질화막 또는 실리콘 산화질화막을 포함할 수 있다. 제2 층간 절연막(120)이 노출될 때까지 상기 절연막에 평탄화 공정이 수행될 수 있다.
제2 층간 절연막(120) 및 제1 층간 절연막(110)을 관통하여, 제1 및 제2 소스/드레인 패턴들(SD1, SD2)과 전기적으로 연결되는 활성 콘택들(AC)이 형성될 수 있다. 활성 콘택들(AC)을 형성하는 것은, 제1 및 제2 소스/드레인 패턴들(SD1, SD2)을 노출하는 콘택홀들을 형성하는 것, 및 상기 콘택홀들을 채우는 도전막을 형성하는 것을 포함할 수 있다. 도시되진 않았지만, 후속으로 제2 층간 절연막(120) 상에 복수개의 배선층들이 형성될 수 있다.
본 발명의 실시예들에 따르면, 분리 구조체(SS)를 형성하는 동안 게이트 유전 패턴(GI)이 주변의 제1 및 제2 소스/드레인 패턴들(SD1, SD2)을 보호해주는 블로킹막으로 이용될 수 있다. 이로써 공정 결함을 줄이고 반도체 소자의 신뢰성을 향상시킬 수 있다.
도 13a 및 도 13b는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 것으로, 각각 도 1의 A-A'선 및 B-B'선에 따른 단면도들이다. 본 실시예에서는, 앞서 도 1 및 도 2a 내지 도 2e를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대하여 보다 상세히 설명한다.
도 1, 도 13a 및 도 13b를 참조하면, 분리 구조체(SS)는, 제1 부분(PA1), 및 제1 부분(PA1) 양 측의 한 쌍의 제2 부분들(PA2)을 포함할 수 있다. 분리 구조체(SS)의 제1 부분(PA1)은, 제1 리세스(RS1) 및 제2 리세스(RS2)를 채울 수 있다. 분리 구조체(SS)의 제1 부분(PA1)은 기판(100)의 바닥면을 향해 연장되면서 제1 및 제2 활성 패턴들(AP1, AP2)의 상부들을 관통할 수 있다.
분리 구조체(SS)의 제2 부분(PA2)은, 게이트 스페이서(GS) 및 게이트 유전 패턴(GI)의 상부를 관통할 수 있다. 제2 부분(PA2) 아래의 게이트 스페이서(GS)의 상면의 레벨은, 게이트 전극(GE) 상의 게이트 스페이서(GS)의 상면의 레벨보다 낮을 수 있다. 제2 부분(PA2) 아래의 게이트 유전 패턴(GI)의 상면의 레벨은, 게이트 전극(GE) 상의 게이트 유전 패턴(GI)의 상면의 레벨보다 낮을 수 있다.
도 14a 및 도 14b는 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 설명하기 위한 것으로, 각각 도 11의 A-A'선 및 B-B'선에 따른 단면도들이다. 본 실시예에서는, 앞서 도 3 내지 도 12e를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대하여 보다 상세히 설명한다.
도 11, 도 14a 및 도 14b를 참조하면, 도 9 및 도 10a 내지 도 10c의 결과물 상에, 개구부(OP)를 갖는 하드 마스크 패턴(HMP)이 형성될 수 있다. 본 실시예에 따른 개구부(OP)는, 앞서 도 11 및 도 12a 내지 도 12e를 참조하여 설명한 개구부(OP)보다 크게 형성될 수 있다.
하드 마스크 패턴(HMP)을 식각 마스크로 식각 공정을 수행하여, 홀(HO)이 형성될 수 있다. 상기 식각 공정 동안, 개구부(OP)에 의해 노출된 제2 층간 절연막(120), 제1 층간 절연막(110), 게이트 스페이서(GS) 및 게이트 유전 패턴(GI)이 식각될 수 있다. 개구부(OP)에 의해 노출된 게이트 스페이서(GS)의 상면의 레벨은, 노출되지 않은 다른 게이트 스페이서(GS)의 상면의 레벨보다 낮아질 수 있다. 개구부(OP)에 의해 노출된 게이트 유전 패턴(GI)의 상면의 레벨은, 노출되지 않은 다른 게이트 유전 패턴(GI)의 상면의 레벨보다 낮아질 수 있다.
이후의 공정은, 앞서 도 1 및 도 2a 내지 도 2e를 참조하여 설명한 것과 실질적으로 동일할 수 있다.
도 15a 및 도 15b는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 것으로, 각각 도 1의 A-A'선 및 B-B'선에 따른 단면도들이다. 본 실시예에서는, 앞서 도 1 및 도 2a 내지 도 2e를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대하여 보다 상세히 설명한다.
분리 구조체(SS)는 복수개의 절연막들을 포함하는 멀티-레이어 구조일 수 있다. 일 예로, 분리 구조체(SS)는 제1 내지 제3 절연막들(IL1, IL2, IL3)을 포함할 수 있다. 제1 내지 제3 절연막들(IL1, IL2, IL3)은, 제2 층간 절연막(120) 및 게이트 캐핑 패턴(CP)을 관통하는 홀(HO)을 채우며 수직하게 연장될 수 있다.
제1 절연막(IL1)은 홀(HO)의 내측벽을 덮을 수 있다. 제1 절연막(IL1) 상에 제2 절연막(IL2) 및 제3 절연막(IL3)이 제공될 수 있다. 제2 절연막(IL2)은, 제1 절연막(IL1)과 제3 절연막(IL3) 사이에 개재될 수 있다.
제1 내지 제3 절연막들(IL1, IL2, IL3)은, 각각 독립적으로, 실리콘 산화막, 실리콘 질화막 또는 실리콘 산화질화막을 포함할 수 있다. 일 예로, 제1 절연막(IL1)은 실리콘 잘화막이고, 제2 절연막(IL2)은 실리콘 산화막이며, 제3 절연막(IL3)은 실리콘 잘화막일 수 있다.
일 실시예로, 제1 내지 제3 절연막들(IL1, IL2, IL3)을 형성하는 것은, 제1 리세스(RS1)를 형성하는 것과 함께 수행될 수 있다. 구체적으로, 홀(HO)을 통해 노출된 제1 및 제2 활성 패턴들(AP1, AP2)의 상부에 제1 이방성 식각 공정을 수행하여, 제1 예비 리세스를 형성할 수 있다. 제1 예비 리세스를 부분적으로 채우는 제1 절연막(IL1)이 형성될 수 있다. 제1 절연막(IL1) 상에 제2 이방성 식각 공정을 수행하여, 제1 예비 리세스보다 깊어진 제2 예비 리세스가 형성될 수 있다. 제2 예비 리세스를 부분적으로 채우는 제2 절연막(IL2)이 형성될 수 있다. 제2 절연막(IL2) 상에 제3 이방성 식각 공정을 수행하여, 제2 예비 리세스보다 깊어진 제1 리세스(RS1)가 형성될 수 있다. 제1 리세스(RS1)를 완전히 채우는 제3 절연막(IL3)이 형성될 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시 예들을 설명하였지만, 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다. 그러므로 이상에서 기술한 실시 예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야 한다.

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  11. 제1 방향으로 연장되는 활성 패턴을 포함하는 기판;
    상기 기판 상에 제공되고, 상기 활성 패턴을 정의하는 소자 분리막;
    상기 활성 패턴을 가로지르며 상기 제1 방향과 교차하는 제2 방향으로 연장되는 분리 구조체;
    상기 분리 구조체의 측벽 상의 제1 게이트 스페이서;
    상기 분리 구조체와 상기 제1 게이트 스페이서 사이에 개재된 제1 게이트 유전 패턴;
    상기 활성 패턴을 가로지르며 상기 제2 방향으로 연장되는 게이트 전극;
    상기 게이트 전극의 측벽 상의 제2 게이트 스페이서; 및
    상기 게이트 전극과 상기 제2 게이트 스페이서 사이에 개재된 제2 게이트 유전 패턴을 포함하되
    상기 활성 패턴의 상부는 제1 리세스를 포함하고,
    상기 소자 분리막의 상부는 제2 리세스를 포함하며,
    상기 분리 구조체는 상기 제1 및 제2 리세스들을 채우는 반도체 소자.
  12. 제11항에 있어서,
    상기 제2 게이트 유전 패턴은, 상기 제1 게이트 유전 패턴과 동일한 고유전율 물질을 포함하는 반도체 소자.
  13. 제11항에 있어서,
    상기 기판 상의 층간 절연막을 더 포함하되,
    상기 분리 구조체는 상기 층간 절연막의 상면으로부터 상기 기판의 바닥면을 향해 수직적으로 연장되어, 상기 활성 패턴의 상부를 관통하는 반도체 소자.
  14. 제11항에 있어서,
    상기 분리 구조체의 상면의 레벨은, 상기 제1 게이트 스페이서의 상면의 레벨보다 높은 반도체 소자.
  15. 제11항에 있어서,
    상기 분리 구조체는:
    상기 활성 패턴의 상부를 관통하는 제1 부분; 및
    상기 제1 게이트 스페이서의 상면 및 상기 제1 게이트 유전 패턴의 상면 상에 배치되는 제2 부분을 포함하는 반도체 소자.
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