DE102020119859A1 - Bildung von hybrid-isolationsregionen durch aussparen und erneutes abscheiden - Google Patents

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Abstract

Ein Verfahren umfasst das Bilden einer Halbleiterfinne, die höher als die Oberseiten von Isolationsregionen vorsteht. Die Isolationsregionen erstrecken sich in ein Halbleitersubstrat hinein. Das Verfahren umfasst des Weiteren das Ätzen eines Abschnitts der Halbleiterfinne, um einen Graben zu bilden, das Füllen des Grabens mit einem ersten dielektrischen Material, wobei das erste dielektrische Material einen ersten Bandabstand aufweist, und das Durchführen eines Aussparungsprozesses, um das erste dielektrische Material auszusparen. Eine Aussparung wird zwischen gegenüberliegenden Abschnitten der Isolationsregionen gebildet. Die Aussparung wird mit einem zweiten dielektrischen Material gefüllt. Das erste dielektrische Material und das zweite dielektrische Material bilden in Kombination eine zusätzliche Isolationsregion. Das zweite dielektrische Material hat einen zweiten Bandabstand, der kleiner ist als der erste Bandabstand.

Description

  • PRIORITÄTSANSPRUCH UND QUERVERWEIS
  • Diese Anmeldung beansprucht die Priorität der folgenden provisorisch eingereichten US-Patentanmeldung: Anmeldung Nr. 63/017,032 , eingereicht am 29. April 2020, mit dem Titel „Bottom-Up Hybrid Formation by Deposition-Recessed-Deposition Process“; diese Anmeldung wird hiermit durch Bezugnahme in den vorliegenden Text aufgenommen.
  • HINTERGRUND
  • Technische Fortschritte bei den Materialien und dem Design von integrierten Schaltkreisen (Integrated Circuits, ICs) haben IC-Generationen hervorgebracht, wo jede Generation kleinere und komplexere Schaltkreise aufweist als die vorherige Generation. Im Laufe der IC-Entwicklung hat die Funktionsdichte (zum Beispiel die Anzahl der miteinander verbundenen Bauelemente pro Chipfläche) im Allgemeinen zugenommen, während die Geometriegrößen abgenommen haben. Dieser Prozess der Abwärtsskalierung realisiert allgemein Vorteile, indem er die Produktionseffizienz steigert und die mit der Produktion verbundenen Kosten senkt.
  • Eine solche Abwärtsskalierung hat auch die Komplexität der Verarbeitung und Herstellung von ICs erhöht, und damit diese Fortschritte realisiert werden können, sind ähnliche Entwicklungen bei der IC-Verarbeitung und -Herstellung nötig. Zum Beispiel wurden Finnen-Feldeffekttransistoren (FinFETs) eingeführt, um planare Transistoren zu ersetzen. Derzeit werden die Strukturen von FinFETs und Verfahren zur Herstellung von FinFETs entwickelt.
  • Die Bildung von FinFETs umfasst in der Regel die Bildung langer Halbleiterfinnen und langer Gate-Stapel und die anschließende Bildung von Isolationsregionen, um die langen Halbleiterfinnen und langen Gate-Stapel in kürzere Abschnitte zu zerteilen, so dass die kürzeren Abschnitte als die Finnen und die Gate-Stapel von FinFETs fungieren können.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung werden am besten anhand der folgenden detaillierten Beschreibung verstanden, wenn sie in Verbindung mit den beiliegenden Figuren gelesen wird. Es ist anzumerken, dass gemäß der gängigen Praxis in der Industrie verschiedene Merkmale nicht maßstabsgetreu gezeichnet sind. Die Abmessungen der verschiedenen Merkmale können vielmehr im Interesse der Übersichtlichkeit der Besprechung nach Bedarf vergrößert oder verkleinert werden.
    • 1-4, 5A, 5B, 6, 7A, 7B, 8A, 8B und 9-16 veranschaulichen die perspektivischen Ansichten, Querschnittsansichten und Draufsichten von Zwischenstufen bei der Bildung von Isolationsregionen und Finnen-Feldeffekttransistoren (FinFETs) gemäß einigen Ausführungsformen.
    • 17-22 veranschaulichen die Querschnittsansichten bei der Bildung von Isolationsregionen gemäß einigen Ausführungsformen.
    • 23 veranschaulicht eine Draufsicht auf eine Vorrichtungsregion gemäß einigen Ausführungsformen.
    • 24 veranschaulicht einen Prozessfluss zur Bildung von Isolationsregionen und FinFETs gemäß einigen Ausführungsformen.
  • DETAILLIERTE BESCHREIBUNG
  • Die folgende Offenbarung stellt viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale der Erfindung bereit. Im Folgenden werden konkrete Beispiele von Komponenten und Anordnungen beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind natürlich nur Beispiele und dienen nicht der Einschränkung. Zum Beispiel kann das Bilden eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen umfassen, bei denen das erste und das zweite Merkmal in direktem Kontakt ausgebildet sind, und kann auch Ausführungsformen umfassen, bei denen zusätzliche Merkmale zwischen dem ersten und dem zweiten Merkmal ausgebildet sein können, so dass das erste und das zweite Merkmal nicht unbedingt in direktem Kontakt stehen. Darüber hinaus kann die vorliegende Offenbarung Bezugszahlen und/oder -buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient dem Zweck der Einfachheit und Klarheit und schafft nicht automatisch eine Beziehung zwischen den verschiedenen besprochenen Ausführungsformen und/oder Konfigurationen.
  • Des Weiteren können räumlich relative Begriffe, wie zum Beispiel „darunterliegend“, „unter“, „unterer“, „darüberliegend“, „oberer“ und dergleichen, im vorliegenden Text zur Vereinfachung der Beschreibung verwendet werden, um die Beziehung eines Elements oder Merkmals zu einem oder mehreren anderen Elementen oder Merkmalen, wie in den Figuren veranschaulicht, zu beschreiben. Die räumlich relativen Begriffe sollen auch andere Ausrichtungen der Vorrichtung im Gebrauch oder Betrieb neben der in den Figuren gezeigten Ausrichtung umfassen. Die Vorrichtung kann auch anders ausgerichtet sein (um 90 Grad gedreht, oder sonstige Ausrichtungen), und die im vorliegenden Text verwendeten räumlich relativen Deskriptoren können gleichermaßen entsprechend interpretiert werden.
  • Isolationsregionen, Finnen-Feldeffekttransistoren (FinFETs) und das Verfahren zu ihrer Herstellung werden gemäß einigen Ausführungsformen bereitgestellt. Finnen-Isolationsregionen werden aus einem ersten dielektrischen Material gebildet und dann ausgespart. Ein zweites dielektrisches Material, das sich von dem ersten dielektrischen Material unterscheidet, wird in die resultierenden Aussparungen gefüllt, um die Finnen-Isolationsregionen neu zu bilden. Durch diesen Prozess werden sowohl die Anforderungen an die Leckstromreduzierung als auch an die Verbesserung der Ätzbeständigkeit erfüllt. In einigen veranschaulichten Ausführungsformen wird die Bildung von Isolationen für FinFETs als ein Beispiel verwendet, um das Konzept der vorliegenden Offenbarung zu erläutern. Die Isolationsregionen anderer Transistortypen, wie zum Beispiel Planartransistoren, Gate-All-Around-Transistoren (GAA-Transistoren) oder dergleichen, können ebenfalls die Ausführungsformen der vorliegenden Offenbarung verwenden, um die entsprechenden aktiven Regionen und Gate-Stapel zu zerteilen. Die im vorliegenden Text besprochenen Ausführungsformen sollen Beispiele geben, um die Herstellung oder Verwendung des Gegenstandes dieser Offenbarung zu ermöglichen. Dem Durchschnittsfachmann fallen sofort Modifizierungen ein, die vorgenommen werden können, ohne die vorgesehenen Geltungsbereiche verschiedener Ausführungsformen zu verlassen. In den verschiedenen Ansichten und veranschaulichenden Ausführungsformen werden gleiche Bezugszahlen verwendet, um gleiche Elemente zu bezeichnen. Obwohl Verfahrensausführungsformen als in einer bestimmten Reihenfolge ausgeführt besprochen werden können, können andere Verfahrensausführungsformen in jeder beliebigen logischen Reihenfolge ausgeführt werden.
  • 1-4, 5A, 5B, 6, 7A, 7B, 8A, 8B und 9-16 veranschaulichen die perspektivischen Ansichten, Querschnittsansichten und Draufsichten von Zwischenstufen bei der Bildung von Isolationsregionen und Finnen-Feldeffekttransistoren (FinFETs) gemäß einigen Ausführungsformen. Die entsprechenden Prozesse sind ebenfalls in dem in 24 gezeigten Prozessfluss 200 schematisch widergespiegelt.
  • 1 veranschaulicht eine perspektivische Ansicht einer anfänglichen Struktur. Die anfängliche Struktur weist den Wafer 10 auf, der wiederum das Substrat 20 aufweist. Das Substrat 20 kann ein Halbleitersubstrat sein, das ein Siliziumsubstrat, ein Silizium-Germanium-Substrat oder ein aus anderen Halbleitermaterialien gebildetes Substrat sein kann. Das Substrat 20 kann mit einem Störatom vom p-Typ oder vom n-Typ dotiert sein. Isolationsregionen 22, wie zum Beispiel Flachgrabenisolationsregionen (Shallow Trench Isolation, STI), können so gebildet werden, dass sie sich von einer Oberseite des Substrats 20 in das Substrat 20 hinein erstrecken. Der jeweilige Prozess ist als Prozess 202 in dem in 24 gezeigten Prozessfluss 200 veranschaulicht. Die Abschnitte des Substrats 20 zwischen benachbarten STI-Regionen 22 werden als Halbleiterstreifen 24 bezeichnet. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung sind die Halbleiterstreifen 24 Teile des ursprünglichen Substrats 20, und daher ist das Material der Halbleiterstreifen 24 das gleiche wie das des Substrats 20. Gemäß alternativen Ausführungsformen der vorliegenden Offenbarung sind die Halbleiterstreifen 24 Ersatzstreifen, die durch Ätzen der Abschnitte des Substrats 20 zwischen den STI-Regionen 22 zum Bilden von Aussparungen und Ausführen eines Epitaxieprozesses zum Nachzüchten eines anderen Halbleitermaterials in den Aussparungen gebildet werden. Dementsprechend werden die Halbleiterstreifen 24 aus einem Halbleitermaterial gebildet, das sich von dem des Substrats 20 unterscheidet. Gemäß einigen Ausführungsformen werden die Halbleiterstreifen 24 aus Si, SiP, SiC, SiPC, SiGe, SiGeB, Ge, einem III-V-Verbundhalbleiter wie zum Beispiel InP, GaAs, AlAs, InAs, InAlAs, InGaAs oder dergleichen gebildet.
  • Die STI-Regionen 22 können ein Auskleidungsoxid (nicht gezeigt) aufweisen, das ein thermisches Oxid sein kann, das durch die thermische Oxidation einer Oberflächenschicht des Substrats 20 gebildet wird. Das Auskleidungsoxid kann auch eine abgeschiedene Siliziumoxidschicht sein, die zum Beispiel durch Atomschichtabscheidung (Atomic Layer Deposition, ALD), chemische Aufdampfung mit hochdichtem Plasma (High-Density Plasma Chemical Vapor Deposition, HDPCVD), chemische Aufdampfung (Chemical Vapor Deposition, CVD) oder dergleichen gebildet wird. Die STI-Regionen 22 können auch ein dielektrisches Material über dem Auskleidungsoxid enthalten, wobei das dielektrische Material unter Verwendung von fließfähiger chemischer Aufdampfung (Flowable Chemical Vapor Deposition, FCVD), Aufschleuderbeschichtung oder dergleichen gebildet werden kann.
  • 2 veranschaulicht die Bildung eines dielektrischen Dummy-Streifens 25, der durch Ätzen eines der Halbleiterstreifen 24, um eine Aussparung zu bilden, und anschließendes Füllen der Aussparung mit einem dielektrischen Material gebildet werden kann. Der jeweilige Prozess ist als Prozess 204 in dem in 24 gezeigten Prozessfluss 200 veranschaulicht. Das dielektrische Material kann aus einem dielektrischen Material mit hohem k-Wert, wie zum Beispiel Siliziumnitrid, gebildet werden oder solches umfassen. Des Weiteren wird das Material des dielektrischen Dummy-Streifens 25 so ausgewählt, dass es eine hohe Ätzselektivität relativ zu den Materialien der STI-Regionen 22 (wie zum Beispiel Siliziumoxid) und den Materialien der anschließend gebildeten Dummy-Gate-Stapel aufweist. Die Unterseite des dielektrischen Dummy-Streifens 25 kann höher als, so hoch wie, oder niedriger als, die Unterseiten der STI-Regionen 22 sein.
  • Wie in 3 zu sehen, sind die STI-Regionen 22 ausgespart. Die oberen Abschnitte der Halbleiterstreifen 24 und des dielektrischen Dummy-Streifens 25 ragen höher als die Oberseiten 22A der übrigen Abschnitte der STI-Regionen 22 und bilden vorstehende Finnen 24' bzw. die Dummy-Finne 25'. Gemäß einigen Ausführungsformen können die vorstehenden Finnen 24' Höhen im Bereich zwischen etwa 40 nm und etwa 60 nm aufweisen. Der jeweilige Prozess ist als Prozess 206 in dem in 24 gezeigten Prozessfluss 200 veranschaulicht. Das Ätzen kann unter Verwendung eines Trockenätzprozesses durchgeführt werden, wobei Ätzgase, wie zum Beispiel ein Gemisch aus HF3 und NH3, verwendet werden können. Gemäß alternativen Ausführungsformen der vorliegenden Offenbarung wird die Aussparung der STI-Regionen 22 unter Verwendung eines Nassätzprozesses durchgeführt. Die Ätzchemikalie kann zum Beispiel HF-Lösung enthalten.
  • Bei den oben gezeigten Ausführungsformen können die Finnen durch jedes geeignete Verfahren strukturiert werden. So können beispielsweise die Finnen mit einem oder mehreren Fotolithografieprozessen, einschließlich Doppelstrukturierungs- oder Mehrfachstrukturierungsprozessen, strukturiert werden. Allgemein kombinieren Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse Photolithografie- und selbstausrichtende Prozesse, wodurch Strukturen erzeugt werden können, die zum Beispiel Abstände haben, die kleiner sind als die, die ansonsten durch einen einzelnen, direkten Photolithografieprozess erhalten werden können. Zum Beispiel wird in einer Ausführungsform eine Opferschicht über einem Substrat gebildet und mittels eines Photolithografieprozesses strukturiert. Abstandshalter werden entlang der strukturierten Opferschicht durch einen selbstausrichtenden Prozess ausgebildet. Die Opferschicht wird dann entfernt, und die übrig gebliebenen Abstandshalter, oder Dorne, können dann dafür verwendet werden, die Finnen zu strukturieren.
  • Unter weiterem Bezug auf 3 werden Dummy-Gate-Stapel 30 und Gate-Abstandshalter 38 auf den Oberseiten und an den Seitenwänden der (vorstehenden) Finnen 24' und Dummy-Finne 25' gebildet. Der jeweilige Prozess ist als Prozess 208 in dem in 24 gezeigten Prozessfluss 200 veranschaulicht. Die Dummy-Gate-Stapel 30 können Dummy-Gate-Dielektrika 32 und Dummy-Gate-Elektroden 34 über den Dummy-Gate-Dielektrika 32 aufweisen. Dummy-Gate-Elektroden 34 können zum Beispiel unter Verwendung von Polysilizium oder amorphem Silizium gebildet werden, und es können auch andere Materialien verwendet werden. Jeder der Dummy-Gate-Stapel 30 kann auch eine oder mehrere Hartmaskenschichten 36 über der Dummy-Gate-Elektrode 34 aufweisen. Die Hartmaskenschichten 36 können aus Siliziumnitrid, Siliziumoxid, Siliziumcarbonitrid oder Mehrfachschichten davon gebildet werden. Die Dummy-Gate-Stapel 30 können eine oder mehrere vorstehende Finnen 24' und Dummy-Finnen 25' und/oder STI-Regionen 22 kreuzen. Die Dummy-Gate-Stapel 30 haben auch Längsrichtungen, die senkrecht zu den Längsrichtungen der vorstehenden Finnen 24' und der Dummy-Finnen 25' verlaufen.
  • Als Nächstes werden Gate-Abstandshalter 38 an den Seitenwänden von Dummy-Gate-Stapeln 30 gebildet. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung werden Gate-Abstandshalter 38 aus einem dielektrischen Material, wie zum Beispiel Siliziumnitrid (SiN), Siliziumoxid (SiO2), Siliziumcarbonitrid (SiCN), Siliziumoxynitrid (SiON), Siliziumoxycarbonitrid (SiOCN) oder dergleichen, gebildet und können eine Einzelschichtstruktur oder eine Mehrschichtstruktur mit mehreren dielektrischen Schichten aufweisen. Die Gate-Abstandshalter 38 können Breiten im Bereich zwischen etwa 1 nm und etwa 3 nm aufweisen.
  • Gemäß einigen Ausführungsformen der vorliegenden Offenbarung wird ein Ätzprozess (im Folgenden als Source/Drain-Aussparungsprozess bezeichnet) durchgeführt, um die Abschnitte der vorstehenden Finnen 24' zu ätzen, die nicht durch den Dummy-Gate-Stapel 30 und die Gate-Abstandshalter 38 bedeckt sind, wodurch die in 4 gezeigte Struktur entsteht. Der jeweilige Prozess ist als Prozess 210 in dem in 24 gezeigten Prozessfluss 200 veranschaulicht. Der Aussparungsprozess kann anisotrop sein, und daher werden die Abschnitte der vorstehenden Finnen 24', die direkt unter den Dummy-Gate-Stapeln 30 und den Gate-Abstandshaltern 38 liegen, geschützt und werden nicht geätzt. Die Oberseiten der ausgesparten Halbleiterstreifen 24 können gemäß einigen Ausführungsformen niedriger als die Oberseiten 22A der STI-Regionen 22 liegen. Die Räume, die durch die geätzten Abschnitte der vorstehenden Finnen 24' übrig bleiben, werden als Aussparungen 40 bezeichnet. In dem Ätzprozess wird die dielektrische Dummy-Finne 25' nicht geätzt. Zum Beispiel können vorstehende Finnen 24' unter Verwendung des Gemischs aus NF3 und NH3, des Gemischs aus HF und NH3 oder dergleichen geätzt werden.
  • Als Nächstes werden Epitaxieregionen (Source/Drain-Regionen) 42 durch selektives Züchten eines Halbleitermaterials aus Aussparungen 40 gebildet, wodurch die Struktur in 5A entsteht. Der jeweilige Prozess ist als Prozess 212 in dem in 24 gezeigten Prozessfluss 200 veranschaulicht. Gemäß einigen Ausführungsformen enthalten die Epitaxieregionen 42 Silizium-Germanium, Silizium, Silizium-Kohlenstoff oder dergleichen. Je nachdem, ob der resultierende FinFET ein p-FinFET oder ein n-FinFET ist, kann mit voranschreitender Epitaxie ein Störatom vom p-Typ oder ein Störatom vom n-Typ in-situ dotiert werden. Wenn der resultierende FinFET ein p-FinFET ist, so kann zum Beispiel Silizium-Germanium-Bor (SiGeB), SiB, GeB oder dergleichen gezüchtet werden. Ist der resultierende FinFET hingegen ein n-FINFET, so können Silizium-Phosphor (SiP), Silizium-Kohlenstoff-Phosphor (SiCP) oder dergleichen gezüchtet werden. Gemäß alternativen Ausführungsformen der vorliegenden Offenbarung werden Epitaxieregionen 42 aus einem III-V-Verbundhalbleiter, wie zum Beispiel GaAs, InP, GaN, InGaAs, InAlAs, GaSb, AlSb, AlAs, AlP, GaP, Kombinationen davon oder Mehrfachschichten davon, gebildet. Nachdem die Epitaxieregionen 42 die Aussparungen 40 vollständig gefüllt haben, beginnen die Epitaxieregionen 42, sich horizontal zu erweitern, und es können Facetten gebildet werden.
  • 5B veranschaulicht die Bildung von Source/Drain-Regionen 42 gemäß alternativen Ausführungsformen der vorliegenden Offenbarung. Gemäß diesen Ausführungsformen werden die vorstehenden Finnen 24', wie in 4 gezeigt, nicht ausgespart, und Epitaxieregionen 41 sind auf vorstehenden Finnen 24' gezüchtet. Das Material der Epitaxieregionen 41 kann dem Material des Epitaxie-Halbleitermaterials 42, wie in 5A gezeigt, ähnlich sein, je nachdem, ob der resultierende FinFET ein p- oder ein n-FinFET ist. Dementsprechend umfassen die Source/Drain-Regionen 42 vorstehende Finnen 24' und die Epitaxieregionen 41. Ein Implantierungsprozess kann (gegebenenfalls) durchgeführt werden, um ein n-Störatom oder ein p-Störatom zu implantieren.
  • 6 veranschaulicht eine perspektivische Ansicht der Struktur nach der Bildung einer Kontaktätzstoppschicht (Contact Etch Stop Layer, CESL) 46 und eines Zwischenschichtdielektrikums (Inter-Layer Dielectric, ILD) 48. Der jeweilige Prozess ist als Prozess 214 in dem in 24 gezeigten Prozessfluss 200 veranschaulicht. Die CESL 46 kann aus Siliziumnitrid, Siliziumcarbonitrid oder dergleichen gebildet werden. Die CESL 46 kann unter Verwendung eines konformen Abscheidungsverfahrens, wie zum Beispiel ALD oder CVD, gebildet werden. Das ILD 48 kann ein dielektrisches Material enthalten, das zum Beispiel unter Verwendung von FCVD, Aufschleuderbeschichtung, CVD oder eines anderen Abscheidungsverfahrens gebildet wird. Das ILD 48 kann auch aus einem sauerstoffhaltigen dielektrischen Material gebildet werden, das auf Siliziumoxid basieren kann, wie zum Beispiel Siliziumoxid, Phospho-Silikatglas (PSG), Bor-Silikatglas (BSG), Bor-dotiertes Phospho-Silikatglas (BPSG) oder dergleichen. Ein Planarisierungsprozess, wie zum Beispiel ein chemisch-mechanischer Polierprozess (CMP-Prozess) oder ein mechanischer Schleifprozess, wird durchgeführt, um die Oberseiten des ILD 48, der Dummy-Gate-Stapel 30 und der Gate-Abstandshalter 38 auf dieselbe Höhe zu bringen. Nach der Planarisierung können die Oberseiten der Dummy-Gate-Stacks 30 um vertikale Distanzen im Bereich zwischen etwa 75 nm und etwa 150 nm höher sein als die Oberseiten der vorstehenden Finnen.
  • 7A veranschaulicht eine Draufsicht auf einen Teil eines Wafers 10, wobei vorstehende Finnen 24', die dielektrische Dummy-Finne 25', Dummy-Gate-Stapel 30 und Gate-Gate-Abstandshalter 38 veranschaulicht sind. Es werden Finnen-Isolationsregionen 50 gebildet, die mitunter auch als Cut-Poly-Regionen (CPO-Regionen) bezeichnet werden. Der jeweilige Prozess ist als Prozess 216 in dem in 24 gezeigten Prozessfluss 200 veranschaulicht. Die Bildung von Finnen-Isolationsregionen 50 kann als ein CPO-Prozess bezeichnet werden. Die vorstehenden Finnen 24' können direkt unter den Dummy-Gate-Stapeln 30 liegen, und zwischen den Dummy-Gate-Stapeln 30 werden Source-/Drain-Regionen 42 gebildet. Es versteht sich, dass die Source-/Drain-Regionen 42, die aus benachbarten vorstehenden Finnen 24' gezüchtet sind, fusioniert werden können, was in 7A aus Gründen der Übersichtlichkeit der Zeichnung nicht gezeigt ist. Die vorstehende Finnen 24' sind längliche Streifen mit Längsrichtungen in der X-Richtung. Die Dummy-Gate-Stapel 30' sind als längliche Streifen ausgebildet, deren Längsrichtungen in der Y-Richtung verlaufen.
  • 7B veranschaulicht eine Querschnittsansicht, die aus dem Referenzquerschnitt 7B-7B in 7A erhalten wurde. Die horizontalen Abschnitte des Gate-Dielektrikums 32 sind mittels Strichlinien veranschaulicht, um anzuzeigen, dass diese Abschnitte vorhanden sein können, aber nicht müssen. Die Gate-Isolationsregionen 50 werden gebildet, um die langen Dummy-Gate-Stapel 30 in kürzere Abschnitte zu trennen, so dass die kürzeren Dummy-Gate-Stapel 30 als die Dummy-Gate-Stapel verschiedener FinFETs fungieren können. Es versteht sich, dass in den veranschaulichten beispielhaften Ausführungsformen die Gate-Isolationsregionen 50 gebildet werden, bevor Ersatz-Gate-Stapel gebildet werden. In anderen Ausführungsformen können Gate-Isolationsregionen 50 auch nach der Bildung von Ersatz-Gate-Stapeln gebildet werden, und daher werden die Ersatz-Gate-Stapel (und nicht die Dummy-Gate-Stapel) durch Gate-Isolationsregionen 50 zerteilt. Gemäß einigen Ausführungsformen umfasst das Bilden von Gate-Isolationsregionen 50 das Bilden einer Ätzmaske, wie zum Beispiel eines strukturierten Photoresists, wobei die Regionen, in denen Gate-Isolationsregionen 50 (7A) gebildet werden sollen, durch die Öffnungen in der Ätzmaske freigelegt werden. Die Öffnungen in der Ätzmaske befinden sich direkt über einigen Abschnitten der Dummy-Finne 25'. Die durch die Ätzmaske freigelegten Abschnitte der Dummy-Gate-Stapel 30 werden dann geätzt. Das Ätzen kann gestoppt werden, nachdem die Dummy-Finne 25' freigelegt wurde, wie aus 7B zu erkennen ist. Als Nächstes wird die Ätzmaske entfernt, und ein dielektrisches Material wird abgeschieden, um die Öffnungen in den Dummy-Gate-Stapeln 30 zu füllen, um Gate-Isolationsregionen 50 zu bilden.
  • Gemäß einigen Ausführungsformen wird das Abscheiden des dielektrischen Materials unter Verwendung eines konformen Abscheidungsverfahrens wie zum Beispiel Atomschichtabscheidung (Atomic Layer Deposition, ALD) durchgeführt, die Plasma-verstärkte ALD (Plasma-Enhanced ALD, PEALD), Thermisches ALD (Thermal ALD) oder dergleichen sein kann. Das dielektrische Material kann aus SiN, SiO2, SiOC, SiOCN oder dergleichen oder Kombinationen davon gebildet werden oder diese umfassen. Nach dem Abscheidungsprozess wird ein Planarisierungsprozess wie zum Beispiel ein CMP-Prozess oder ein mechanischer Schleifprozess durchgeführt. Die verbleibenden Abschnitte des dielektrischen Materials sind Gate-Isolationsregionen 50. Gegebenenfalls können Nähte 52 in der Mitte der Gate-Isolationsregionen gebildet werden, wie in den 7A und 7B gezeigt. Die Nähte 52 sind mittels Strichlinien veranschaulicht, um anzuzeigen, ob sie vorhanden sein können, aber nicht müssen.
  • 8A veranschaulicht eine Draufsicht bei der Bildung der Ätzmaske 54, die zum Definieren der Strukturen der Finnen-Isolationsregionen 74 (16, mitunter auch als „Cut-Poly on OD Edge“-Regionen (CPODE-Regionen) bezeichnet) gebildet und verwendet wird. Der jeweilige Prozess ist als Prozess 218 in dem in 24 gezeigten Prozessfluss 200 veranschaulicht. Der jeweilige Prozess kann auch als ein CPODE-Prozess bezeichnet werden. Die Finnen-Isolationsregionen 74 trennen die langen vorstehenden Finnen 24' in kürzere Abschnitte, so dass die kürzeren vorstehenden Finnen 24' als die aktiven Regionen (wie zum Beispiel Kanäle) verschiedener FinFETs fungieren können. Wie in 8A gezeigt, bedeckt die Ätzmaske 54 den Wafer 10, wobei Öffnungen 56 gebildet werden, um einige Abschnitte der Dummy-Gate-Stapel freizulegen.
  • 8B veranschaulicht eine Querschnittsansicht, die aus dem Referenzquerschnitt 8B-8B in 8A erhalten wurde. Die veranschaulichte Öffnung 56 in der Ätzmaske 54 befindet sich direkt über dem Dummy-Gate-Stapel 30. Gemäß einigen Ausführungsformen wird die Ätzmaske 54 aus einem Material gebildet, das sich von den Materialien des Dummy-Gate-Stapels 30 unterscheidet, und kann zum Beispiel aus TiN, BN, TaN oder dergleichen gebildet werden. Die Ätzmaske 54 kann durch Abscheiden einer Deckschicht, Bilden und Strukturieren eines Photoresists und anschließendes Verwenden des strukturierten Photoresists als eine Ätzmaske zum Ätzen und Strukturieren der Ätzmaske 54 gebildet werden, wobei Öffnungen 56 gebildet werden, wie in den 8A und 8B gezeigt. Die Ätzmaske 54 kann eine Dicke im Bereich zwischen etwa 20 nm und etwa 50 nm aufweisen.
  • Als Nächstes wird der freiliegende Dummy-Gate-Stapel 30 durch die Öffnung 56 geätzt, was dazu führt, dass sich die Öffnung 56 zwischen Gate-Abstandshaltern 38 erstreckt. Die resultierende Struktur ist in 9 gezeigt. Der jeweilige Prozess ist als Prozess 220 in dem in 24 gezeigten Prozessfluss 200 veranschaulicht. Die darunter liegenden vorstehenden Finnen 24' werden auf diese Weise freigelegt. Dann werden die vorstehenden Finnen 24' anisotrop geätzt, und das Ätzen setzt sich nach unten in die darunter liegenden Halbleiterstreifen 24 fort, und weiter in die darunter liegenden Volumenabschnitte des Halbleitersubstrats 20. Die STI-Regionen 22 fungieren als Teile der Ätzmaske, um die Strukturen der resultierenden Öffnungen zu definieren (8A, die zeigt, dass die Öffnungen 56 einige Abschnitte direkt über den STI-Regionen 22 zwischen den vorstehenden Finnen 24' aufweisen). Gemäß einigen Ausführungsformen hat die Öffnung 56 eine Breite W1 im Bereich zwischen etwa 12 nm und etwa 24 nm, wobei die Breite W1 auf einer mittleren Höhe der Dummy-Gate-Stapel 30 gemessen werden kann. Die Öffnung 56 erstreckt sich tiefer als die Böden der Source/Drain-Regionen 42. Darüber hinaus kann sich die Öffnung 56 zum Beispiel um die Tiefe Di, die im Bereich zwischen etwa 50 nm und etwa 200 nm liegen kann, tiefer als der Boden der vorstehenden Finnen 24' erstrecken.
  • 10 veranschaulicht die Abscheidung einer ersten dielektrischen Schicht 58 und einer zweiten dielektrischen Schicht 60. Der jeweilige Prozess ist als Prozess 222 in dem in 24 gezeigten Prozessfluss 200 veranschaulicht. Die erste dielektrische Schicht 58 und die zweite dielektrische Schicht 60 unterscheiden sich voneinander. Gemäß einigen Ausführungsformen hat die erste dielektrische Schicht 58 einen hohen Bandabstand BG58, um Leckströme zu reduzieren. Der erste Bandabstand BG58 ist höher als ein zweiter Bandabstand BG60 der zweiten dielektrischen Schicht 60. Darüber hinaus kann die Bandabstandsdifferenz (BG58 - BG60) größer als etwa 2,0 eV sein, und kann größer als etwa 3,0 eV sein. Die Bandabstandsdifferenz (BG58 - BG60) kann auch im Bereich zwischen etwa 2,0 eV und etwa 5,0 eV liegen. Andererseits wird die zweite dielektrische Schicht 60 so gewählt, dass sie eine bessere Ätzbeständigkeit gegenüber der Ätzchemikalie aufweist, die im anschließenden Ätzprozess zum Beispiel zur Bildung von Kontaktöffnungen verwendet wird. Die Ätzchemikalie kann auf Kohlenstoff und Fluor basierende Gase wie zum Beispiel CF4, CHF3 oder dergleichen enthalten. Eine beispielhafte erste dielektrische Schicht 58 ist Siliziumoxid (SiO2), das einen Bandabstand von etwa 9 eV hat, und eine beispielhaften zweite dielektrische Schicht 60 ist Siliziumnitrid (Si3N4), das einen Bandabstand von etwa 5 eV hat.
  • Die Abscheidung der ersten dielektrischen Schicht 58 und der zweiten dielektrischen Schicht 60 kann konforme Abscheidungsprozesse wie zum Beispiel ALD (Plasma Enhanced ALD (PEALD) oder thermische ALD), CVD oder dergleichen umfassen, so dass die resultierende erste dielektrische Schicht 58 und zweite dielektrische Schicht 60 konforme Schichten sind, wobei die Dickenschwankungen der verschiedenen Teile beispielsweise kleiner als etwa 10 Prozent sind. Gemäß einigen Ausführungsformen, bei denen die erste dielektrische Schicht 58 SiO2 umfasst, wird die Abscheidung unter Verwendung von Prozessgasen einschließlich Silandiamin oder N,N,N',N'-Tetraethyl (C8H22N2Si) und Sauerstoff (02) durchgeführt. Der Abscheidungsprozess kann unter Verwendung von PEALD bei einer Temperatur in einem Bereich zwischen etwa 200 °C und etwa 300 °C durchgeführt werden. Die Dicke (Breite) W2 der ersten dielektrischen Schicht 58 kann im Bereich zwischen etwa 1/5 und etwa 2/5 der Breite W1 der Öffnung 56 liegen. Die Dicke W2 kann auch auf der mittleren Höhe der Dummy-Gate-Stapel 30 gemessen werden. Gemäß einigen Ausführungsformen liegt die Breite W2 zwischen etwa 2 nm und etwa 8 nm.
  • Gemäß einigen Ausführungsformen wird die zweite dielektrische Schicht 60 aus SiN gebildet oder umfasst dieses, und die Abscheidung erfolgt unter Verwendung von Prozessgasen einschließlich Dichlorsilan (SiH2Cl2) und Ammoniak (NH3). Wasserstoff (H2) kann ebenfalls hinzugefügt werden. Der Abscheidungsprozess kann unter Verwendung von PEALD bei einer Temperatur im Bereich zwischen etwa 450 °C und etwa 650 °C durchgeführt werden. Der Abscheidungsprozess kann unter Verwendung von PEALD bei einer Temperatur im Bereich zwischen etwa 350 °C und etwa 550 °C durchgeführt werden. Nach dem Abscheidungsprozess kann ein Planarisierungsprozess wie zum Beispiel ein CMP-Prozess oder ein mechanischer Schleifprozess durchgeführt werden, um die Oberseite der ersten dielektrischen Schicht 58 und der zweiten dielektrischen Schicht 60 zu nivellieren. In der zweiten dielektrischen Schicht 60 kann eine Naht 62 gebildet werden. Die Naht 62 kann eine Breite W3 in einem Bereich zwischen etwa 0,5 nm und etwa 2 nm aufweisen.
  • Unter Bezug auf 11 werden die zweite dielektrische Schicht 60 und die erste dielektrische Schicht 58 in einem Ätzprozess, der ein Nassätzprozess oder ein Trockenätzprozess sein kann, ausgespart. Der jeweilige Prozess ist als Prozess 224 in dem in 24 gezeigten Prozessfluss 200 veranschaulicht. Die Ätzchemikalie wird so gewählt, dass die Ätzrate ER58 der ersten dielektrischen Schicht 58 niedriger ist als die Ätzrate ER60 der zweiten dielektrischen Schicht 60. Das Verhältnis ER60/ER58 kann auch größer als etwa 50 sein und kann im Bereich zwischen etwa 90 und etwa 100 liegen. Gemäß einigen Ausführungsformen wird das Ätzen durch einen Nassätzprozess durchgeführt, bei dem H3PO4 verwendet wird. Als ein Ergebnis des Ätzprozesses wird die Öffnung 66 gebildet. Die Abschnitte der ersten dielektrischen Schicht 58 auf gegenüberliegenden Seiten der Öffnung 66 sind im Vergleich zu vor dem Ätzprozess ausgedünnt. Zum Beispiel kann auf einer mittleren Höhe von Dummy-Gate-Stapeln 30 (wobei diese mittlere Höhe in der Mitte der Oberseiten und Unterseiten der Dummy-Gate-Stapel 30 liegt) die Dicke der ersten dielektrischen Schicht 58 von W2 auf W4 reduziert werden, wobei das Verhältnis W4/W2 kleiner als etwa 0,5 ist und das Verhältnis W4/W2 im Bereich zwischen etwa 0,1 und etwa 0,5 liegen kann.
  • Gemäß einigen Ausführungsformen befindet sich der Boden der Öffnung 66 auf einem kontrollierten Niveau, zum Beispiel auf einem Niveau unterhalb der Strichlinie 68, wobei der vertikale Abstand D2 der Strichlinie 68 von der Oberseite der vorstehenden Finne 24' kleiner als etwa 50 nm oder kleiner als etwa 20 nm ist. Der Boden der Aussparung 66 kann sich auch auf einer beliebigen Höhe zwischen der Strichlinie 68 und den Oberseiten 22A der STI-Regionen 22 oder auf einer beliebigen Höhe zwischen den Oberseiten 22A und den Unterseiten 22B der STI-Regionen 22 befinden.
  • Unter Bezug auf 12 wird eine dritte dielektrische Schicht 70 abgeschieden, um die Öffnung 66 zu füllen. Der jeweilige Prozess ist als Prozess 226 in dem in 24 gezeigten Prozessfluss 200 veranschaulicht. Gemäß einigen Ausführungsformen ist die dritte dielektrische Schicht 70 die gleiche wie, oder eine andere als (obgleich gegebenenfalls auch ähnlich wie), die zweite dielektrische Schicht 60. Die Eigenschaft der dritten dielektrischen Schicht 70 ist die gleiche oder eine ähnliche Eigenschaft wie die zweite dielektrische Schicht 60. Zum Beispiel kann die Ätzrate ER70 der dritten dielektrischen Schicht 70, wenn sie in anschließenden Prozessen geätzt wird (zum Beispiel bei der Bildung von Kontaktöffnungen), kleiner als, so groß wie, oder etwas größer als, die Ätzrate ER60 der zweiten dielektrischen Schicht 60 sein. Zum Beispiel kann ein absoluter Wert von (ER70-ER60)/ER60 kleiner als etwa 0,2 oder kleiner als etwa 0,1 sein. Eine dritte dielektrische Schicht 70 wird aus Siliziumnitrid (Si3N4) gebildet, das einen Bandabstand von etwa 9 eV aufweist, oder umfasst dieses. Der Abscheidungsprozess kann aus den in Frage kommenden Abscheidungsprozessen für die Abscheidung der zweiten dielektrischen Schicht 60 ausgewählt werden.
  • Als Nächstes wird, wie in 13 gezeigt, ein Planarisierungsprozess durchgeführt, um überschüssige Abschnitte der dritten dielektrischen Schicht 70 und der ersten dielektrischen Schicht 58 zu entfernen. Der jeweilige Prozess ist als Prozess 228 in dem in 24 gezeigten Prozessfluss 200 veranschaulicht. Gemäß einigen Ausführungsformen wird der Planarisierungsprozess unter Verwendung von Dummy-Gate-Elektroden 34 als eine Stoppschicht durchgeführt. Gemäß alternativen Ausführungsformen wird der Planarisierungsprozess unter Verwendung von Hartmasken 36 als eine Stoppschicht durchgeführt. Auf diese Weise wird eine Finnen-Isolationsregion 74 gebildet, der eine erste dielektrische Schicht 58, eine zweite dielektrische Schicht 60 und eine dritte dielektrische Schicht 70 aufweist.
  • In der zweiten dielektrischen Schicht 60 kann gegebenenfalls eine Naht 62 gebildet werden. In der dritten dielektrischen Schicht 70 kann gegebenenfalls eine Naht 72 gebildet werden. Gemäß einigen Ausführungsformen können die Nähte 62 und 72 Breiten im Bereich zwischen etwa 0,5 nm und etwa 2 nm aufweisen. Das Material der dielektrischen Schicht 70 unterscheidet sich von dem Material der dielektrischen Schicht 58 und kann mit dem Material der zweiten dielektrischen Schicht 60 identisch oder von diesem verschieden sein. Die Grenzfläche 73 zwischen der dielektrischen Schicht 70 und der darunter liegenden dielektrischen Schicht 60 kann unterscheidungsfähig sein (zum Beispiel in einer Transmissionselektronenmikroskopie (TEM-Bild)), unabhängig davon, ob die dielektrischen Schichten 60 und 70 aus dem gleichen Material oder aus unterschiedlichen Materialien gebildet sind. Wenn zum Beispiel die zweite dielektrische Schicht 60 und die dritte dielektrische Schicht 70 beide aus SiN gebildet sind, so kann die Oberflächenschicht der dielektrischen Schicht 60 in natürlicher Oxidation oxidiert werden, um eine dünne SiON-Grenzschicht zu bilden, die ebenfalls als 73 bezeichnet wird.
  • Wie in 13 gezeigt, trennt der untere Abschnitt der dielektrischen Schicht 70 die darüberliegende Naht 72 von der darunterliegenden Naht 62. Die Naht 72 kann die Naht 62 überlappen (kann vertikal auf die Naht 62 ausgerichtet sein), wenn beide Nähte 62 und 72 gebildet werden. Gemäß alternativen Ausführungsformen braucht statt beiden Nähten 62 und 72 nur eine von beiden gebildet zu werden. Gemäß weiteren alternativen Ausführungsformen wird keine der Nähte 62 und 72 gebildet.
  • 14 veranschaulicht die Bildung von Ersatz-Gate-Stapeln 80. Der jeweilige Prozess ist als Prozess 230 in dem in 24 gezeigten Prozessfluss 200 veranschaulicht. Die Dummy-Gate-Stapel 30, wie in 13 gezeigt, werden durch Ätzen entfernt, und es werden Gräben gebildet. Als Nächstes werden, wie in 14 gezeigt, (Ersatz-) Gate-Stapel 80 gebildet, die dielektrische Gate-Schichten 76 und Gate-Elektroden 78 aufweisen. Das Bilden von Gate-Stapeln 80 umfasst das Bilden oder Abscheiden mehrerer Schichten und das anschließende Ausführen eines Planarisierungsprozesses, wie zum Beispiel eines CMP-Prozesses oder eines mechanischen Schleifprozesses. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung enthält jede der Gate-Dielektrikumschichten 76 eine Grenzflächenschicht (Interfacial Layer, IL) als ihren unteren Teil. Die IL wird auf den freiliegenden Flächen der vorstehenden Finnen 24' gebildet. Die IL kann eine Oxidschicht, wie zum Beispiel eine Siliziumoxidschicht, enthalten, die durch die thermische Oxidation der vorstehenden Finnen 24', einen chemischen Oxidationsprozess oder einen Abscheidungsprozess gebildet wird. Jede der Gate-Dielektrikumschichten 76 kann auch eine dielektrische Schicht mit hohem k-Wert aufweisen, die über der IL gebildet wird. Die dielektrische Schicht mit hohem k-Wert kann ein dielektrisches Material mit hohem k-Wert, wie zum Beispiel HfO2, ZrO2, HfZrOx, HfSiOx, HfSiON, ZrSiOx, HfZrSiOx, Al2O3, HfAlOx, HfAlN, ZrAlOx, La2O3, TiO2, Yb2O3, Siliziumnitrid oder dergleichen, enthalten. Die Dielektrizitätskonstante (k-Wert) des dielektrischen Materials mit hohem k-Wert ist höher als 3,9 und kann höher als etwa 7,0 sein. Die dielektrische Schicht mit hohem k-Wert kann als konforme Schichten ausgebildet werden und erstreckt sich auf den Seitenwänden der vorstehenden Finnen 24' und den Seitenwänden der Gate-Abstandshalter 38. Gate-Dielektrikumschichten 76 erstrecken sich auch auf den Oberseiten und den Seitenwänden einiger Abschnitte der dielektrischen Dummy-Finne 25', mit der Ausnahme, dass auf der dielektrischen Dummy-Finne 25' keine IL ausgebildet zu werden braucht, falls die IL durch thermische Oxidation gebildet wird. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung werden die dielektrischen Schichten mit hohem k-Wert in Gate-Dielektrikumschichten 76 mittels ALD, CVD oder dergleichen gebildet.
  • Gate-Elektroden 78 werden auf den Gate-Dielektrikumschichten 76 gebildet und füllen die verbleibenden Abschnitte der Gräben, die von den abgetragenen Dummy-Gate-Stapeln zurückgelassen wurden. Die Subschichten in den Gate-Elektroden 78 werden nicht separat gezeigt, während die Subschichten aufgrund ihrer unterschiedlichen Zusammensetzungen voneinander unterschieden werden können. Die Abscheidung mindestens der unteren Subschichten kann mittels konformer Abscheidungsverfahren wie zum Beispiel ALD oder CVD durchgeführt werden.
  • Die Subschichten in den Gate-Elektroden 78 können zum Beispiel eine Titan-Siliziumnitrid-Schicht (TiSN-Schicht), eine Tantalnitrid-Schicht (TaN-Schicht), eine Titannitrid-Schicht (TiN-Schicht), eine Titan-Aluminium-Schicht (TiAl-Schicht), eine zusätzliche TiN- und/oder TaN-Schicht und eine Füllmetallregion aufweisen. Die Gate-Elektroden 78 werden im Folgenden als Metall-Gates 78 bezeichnet. Einige dieser Subschichten definieren die Austrittsarbeit des jeweiligen FinFET. Darüber hinaus können sich die Metallschichten eines p-FinFET und die Metallschichten eines n-FinFET voneinander unterscheiden, so dass die Austrittsarbeiten der Metallschichten für die jeweiligen p- oder n-FinFETs geeignet sind. Das Füllmetall kann Wolfram, Kobalt oder dergleichen enthalten.
  • 15 veranschaulicht die Bildung dielektrischer Hartmasken 82, die mitunter auch als „Self-Aligned Contact“-Füllschichten (SAC-Füllschichten) 82 bezeichnet werden. Der jeweilige Prozess ist als Prozess 232 in dem in 24 gezeigten Prozessfluss 200 veranschaulicht. Der Bildungsprozess kann das Aussparen von Ersatz-Gate-Stapeln 80 beispielsweise durch Ätzprozesse, das Einfüllen eines dielektrischen Materials, und die Durchführung eines Planarisierungsprozesses zum Entfernen überschüssiger Abschnitte des dielektrischen Materials umfassen. Die dielektrischen Hartmasken 82 können aus SiN, SiO2, SiOC, SiOCN oder dergleichen oder Kombinationen davon gebildet werden oder können diese umfassen.
  • 16 veranschaulicht das Bilden zusätzlicher Merkmale für FinFETs. Der jeweilige Prozess ist als Prozess 234 in dem in 24 gezeigten Prozessfluss 200 veranschaulicht. Zum Beispiel werden Gate-Kontaktstecker 84 über, und in Kontakt mit, den Gate-Elektroden 60 gebildet. Es werden auch Source/Drain-Silicid-Regionen 86 und Source/Drain-Kontaktstecker 88 so gebildet, dass eine elektrische Verbindung zu den Source/Drain-Regionen 42 hergestellt wird. Auf diese Weise werden FinFETs 90A und 90B gebildet. Dann wird die dielektrische Schicht 92 abgeschieden, die das obere Ende der Naht 72 versiegeln kann. Die dielektrische Schicht 92 kann eine ILD, eine Ätzstoppschicht und/oder dergleichen enthalten.
  • Es versteht sich, dass die in den 11 bis 16 gezeigten Prozesse dazu führen, dass die freiliegende Fläche der ersten dielektrischen Schicht 58 schmaler wird. Wie aus 16 ersichtlich ist, kann die Bildung des Gate-Kontaktsteckers 84 und der Source/Drain-Kontaktstecker 88 das Ätzen dielektrischer Hartmasken 82, des ILD 48 und der CESL 46 umfassen. Bei diesen Ätzprozessen werden die Oberseiten der dritten dielektrischen Schicht 70 und der ersten dielektrischen Schicht 58 den Ätzchemikalien ausgesetzt. Da die dritte dielektrische Schicht 70 widerstandsfähiger gegen die Ätzchemikalie ist und die erste dielektrische Schicht 58 weniger widerstandsfähig gegen die Ätzchemikalie ist, kann ein Ausdünnen der ersten dielektrischen Schicht 58 die Ätzrate der ersten dielektrischen Schicht 58 verringern, und der durch das Ätzen entstandene Leerraum wird reduziert.
  • 23 veranschaulicht eine Draufsicht auf einen Abschnitt des Wafers 10 gemäß einigen Ausführungsformen. Die in 16 gezeigte Querschnittsansicht ergibt sich aus dem Querschnitt 16-16 in 23. In 23 sind einige Gate-Kontaktstecker 84 und Source-/Drain-Kontaktstecker 88 veranschaulicht, obgleich auch mehr gebildet werden können. Finnen-Isolationsregionen 74, wie in 16 gezeigt, sind veranschaulicht. Gemäß einigen Ausführungsformen können zu dem Zeitpunkt, an dem die Finnen-Isolationsregionen 74 durch Abscheidung-Aussparung-Abscheidung gebildet werden, wie in den 10 bis 12 gezeigt, das Aussparen und Abscheiden gleichzeitig auf den Gate-Isolationsregionen 50 durchgeführt werden, so dass die oberen Abschnitte der Gate-Isolationsregionen 50 so umgebildet werden können, dass sie die Schichten 50A und 50B enthalten. Die unteren Abschnitte der Gate-Isolationsregionen 50 können jedoch unersetzt bleiben. Die Schichten 50A können aus dem gleichen oder einem ähnlichen Material wie die dielektrischen Schichten 58 gebildet werden, und die Schichten 50B können aus dem gleichen Material wie die dielektrischen Schichten 70 gebildet werden. Gemäß alternativen Ausführungsformen sind die Gate-Isolationsregionen 50 vor dem Aussparen und erneuten Abscheiden geschützt und können daher aus einem homogenen Material gebildet werden.
  • 17 bis 22 veranschaulichen die Querschnittsansichten der Zwischenstufen bei der Bildung der Finnen-Isolationsregionen 74 und der FinFETs gemäß alternativen Ausführungsformen der vorliegenden Offenbarung. Diese Ausführungsformen ähneln den vorherigen Ausführungsformen, außer dass keine zweite dielektrische Schicht 60 (siehe zum Beispiel 10) abgeschieden ist. Sofern nicht anders angegeben, sind die Materialien und die Bildungsprozesse der Komponenten in diesen Ausführungsformen im Wesentlichen die gleichen wie bei den gleichen Komponenten, die in den vorangegangenen Ausführungsformen mit gleichen Bezugszahlen bezeichnet sind. Die Details bezüglich des Bildungsprozesses und der Materialien der Komponenten, die in den 17 bis 22 gezeigt sind, können daher in der Besprechung der vorangegangenen Ausführungsform gefunden werden.
  • Die anfänglichen Schritte dieser Ausführungsformen sind im Wesentlichen die gleichen, wie sie in den 1-4, 5A, 5B, 6, 7A, 7B, 8A, 8B und 9 gezeigt sind. Als Nächstes wird, wie in 17 gezeigt, die dielektrische Schicht 58 abgeschieden. Das Material und der Abscheidungsprozess sind im Wesentlichen die gleichen wie in Bezug auf 10 besprochen und werden hier nicht wiederholt. Die dielektrische Schicht 58 füllt die Öffnung 66, wie in 9 gezeigt. Die Naht 62 kann gegebenenfalls in der dielektrischen Schicht 58 gebildet werden.
  • Unter Bezug auf 18 wird ein Ätzprozess durchgeführt, um die dielektrische Schicht 58 zu ätzen, so dass die Öffnung 66 entsteht. Das Ätzen hat einen hohen Grad an anisotropem (gerichtetem) Effekt. Gemäß einigen Ausführungsformen ist das Ätzen vollständig anisotrop. Gemäß alternativen Ausführungsformen hat das Ätzen einen isotropen Ätzeffekt und einen isotropen Ätzeffekt, wobei die anisotrope Ätzrate größer als die isotrope Ätzrate ist. Die vertikale Ätzrate ERV ist größer als die horizontale Ätzrate ERH, wobei zum Beispiel das Verhältnis ERV/ERH größer als 1 ist, im Bereich zwischen etwa 1 und etwa 5 liegt, oder größer als etwa 5 ist. Gemäß einigen Ausführungsformen kann das Ätzgas ein Gas auf der Basis von Kohlenstoff und Fluor enthalten, einschließlich beispielsweise CF4, CHF3, CH2F2, CH3F, oder Kombinationen davon. Die Vorspannung kann eingestellt werden, um die anisotrope Ätzrate und die isotrope Ätzrate zu justieren. Als ein Ergebnis des Ätzprozesses wird die Öffnung 66 gebildet. Die Bodenposition der Öffnung 66 ist so wie in den vorherigen Ausführungen besprochen und wird hier nicht wiederholt.
  • Die anschließenden Prozesse sind im Wesentlichen die gleichen wie in den 12 bis 16. Die Prozesse werden hier kurz besprochen. Die Details finden sich in Bezug auf die Besprechung der 12 bis 16 und werden hier nicht wiederholt. Unter Bezug auf 19 wird die dielektrische Schicht 70 abgeschieden, die die Naht 72 aufweisen oder frei von dieser sein kann. Als Nächstes wird ein Planarisierungsprozess wie zum Beispiel ein CMP-Prozess oder ein mechanischer Schleifprozess durchgeführt, um die unerwünschten Abschnitte der dielektrischen Schichten 58 und 70 zu entfernen, und die resultierende Struktur ist in 20 gezeigt. Anschließend werden Ersatz-Gate-Stapel 80 gebildet. Als Nächstes werden, wie in 21 gezeigt, dielektrische Hartmasken 82 gebildet, um die oberen Abschnitte der Ersatz-Gate-Stapel 80 zu ersetzen. 22 veranschaulicht die Bildung des Gate-Kontaktsteckers 84, der Source/Drain-Silizid-Regionen 86 und der Source/Drain-Kontaktstecker 88. Auf diese Weise werden FinFETs 90A und 90B gebildet. Anschließend wird die dielektrische Schicht 92 abgeschieden, die die Naht 72 versiegeln kann.
  • Die Ausführungsformen der vorliegenden Offenbarung zeichnen sich durch einige vorteilhafte Merkmale aus. Durch Aussparen eines ersten dielektrischen Materials, das einen hohen Bandabstand aufweist, wird ein ätzwiderstandsfähigeres dielektrisches Material als die oberen Abschnitte der Finnen-Isolationsregionen gebildet. Das erste dielektrische Material kann sich jedoch immer noch bis zur Oberseite der Finnen-Isolationsregionen erstrecken und somit eine wirksame Leckstrombarriere bilden, um zum Beispiel den Leckstrom zwischen den Source/Drain-Regionen auf den gegenüberliegenden Seiten der entsprechenden Finnen-Isolationsregion zu reduzieren.
  • Gemäß einigen Ausführungsformen der vorliegenden Offenbarung umfasst ein Verfahren: Bilden einer Halbleiterfinne, die höher als Oberseiten von Isolierregionen vorsteht, wobei sich die Isolierregionen in ein Halbleitersubstrat hinein erstrecken; Ätzen eines Abschnitts der Halbleiterfinne, um einen Graben zu bilden; Füllen des Grabens mit einem ersten dielektrischen Material, wobei das erste dielektrische Material einen ersten Bandabstand aufweist; Durchführen eines Aussparungsprozesses, um das erste dielektrische Material auszusparen, wobei eine Aussparung zwischen gegenüberliegenden Abschnitten der Isolationsregionen gebildet wird; und Füllen der Aussparung mit einem zweiten dielektrischen Material, wobei das erste dielektrische Material und das zweite dielektrische Material in Kombination eine zusätzliche Isolationsregion bilden, und wobei das zweite dielektrische Material einen zweiten Bandabstand aufweist, der kleiner als der erste Bandabstand ist. In einer Ausführung umfasst das Verfahren des Weiteren, vor dem Aussparen, das Füllen des Grabens mit einem dritten dielektrischen Material, wobei in dem Aussparungsprozess das dritte dielektrische Material ebenfalls ausgespart wird. In einer Ausführungsform umfasst das Verfahren des Weiteren die Durchführung eines Planarisierungsprozesses auf dem ersten dielektrischen Material und dem zweiten dielektrischen Material, wobei eine durch den Planarisierungsprozess freigelegte freiliegende Fläche eine erste Fläche des ersten dielektrischen Materials und eine zweite Fläche des zweiten dielektrischen Materials umfasst. In einer Ausführungsform bildet die erste Fläche einen Ring, der die zweite Fläche umgibt. In einer Ausführungsform umfasst das Verfahren des Weiteren das Ätzen eines zusätzlichen dielektrischen Materials auf einer Seite der zusätzlichen Isolationsregion, wobei beim Ätzen des zusätzlichen dielektrischen Materials das zweite dielektrische Material eine niedrigere Ätzrate als das erste dielektrische Material aufweist. In einer Ausführungsform ist das erste dielektrische Material ein homogenes Material, und das erste dielektrische Material füllt eine Gesamtheit des Grabens aus, bevor der Aussparungsprozess durchgeführt wird. In einer Ausführungsform umfasst das erste dielektrische Material eine erste Naht, und das zweite dielektrische Material umfasst eine zweite Naht, die die erste Naht überlappt. In einer Ausführungsform erstreckt sich der Graben tiefer als die Isolationsregionen.
  • Gemäß einigen Ausführungsformen der vorliegenden Offenbarung umfasst eine Vorrichtung ein Halbleitersubstrat; Isolierregionen, die sich in das Halbleitersubstrat hinein erstrecken; eine dielektrische Region, die sich von einem ersten Niveau, das höher als eine Oberseite der Isolierregionen liegt, zu einem zweiten Niveau erstreckt, das niedriger als eine Unterseite der Isolierregionen liegt, wobei die dielektrische Region umfasst: eine erste Schicht, die einen ersten Bandabstand aufweist, wobei die erste Schicht umfasst: einen unteren Abschnitt, der einen Boden aufweist, der das Halbleitersubstrat kontaktiert; und einen oberen Abschnitt, der höher als der untere Abschnitt liegt, wobei der obere Abschnitt dünner als der untere Abschnitt ist; und eine zweite Schicht, die von dem oberen Abschnitt der ersten Schicht umgeben ist, wobei die zweite Schicht eine zweite Bandabstand aufweist, die niedriger als der erste Bandabstand ist. In einer Ausführungsform hat der untere Abschnitt eine gleichmäßige Dicke, und der obere Abschnitt hat eine zweite Dicke, die kleiner als die gleichmäßige Dicke ist. In einer Ausführung umfasst die Vorrichtung des Weiteren eine Halbleiterfinne, die höher als Oberseiten der Isolationsregionen vorsteht, wobei die dielektrische Region die Halbleiterfinne in separate Abschnitte trennt; einen Gate-Stapel auf der Halbleiterfinne, wobei der untere Abschnitt mit dem oberen Abschnitt auf einem Niveau verbunden ist, das niedriger als eine Oberseite des Gate-Stapels liegt. In einer Ausführungsform ist der untere Abschnitt der ersten Schicht mit dem oberen Abschnitt auf einem Niveau verbunden, das niedriger als eine Oberseite der Halbleiterfinne liegt. In einer Ausführungsform ist der erste Bandabstand um eine Differenz von mehr als etwa 2 eV größer als der zweite Bandabstand. In einer Ausführungsform umfasst das erste dielektrische Material Siliziumoxid, und das zweite dielektrische Material umfasst Siliziumnitrid. In einer Ausführungsform umfasst die zweite Schicht einen zusätzlichen unteren Abschnitt, in dem sich eine erste Naht befindet; und einen zusätzlichen oberen Abschnitt über dem zusätzlichen unteren Abschnitt, wobei der zusätzliche obere Abschnitt eine zweite Naht umfasst, die von der ersten Naht getrennt ist. In einer Ausführungsform sind der zusätzliche untere Abschnitt und der zusätzliche obere Abschnitt aus dem gleichen Material gebildet, und die Vorrichtung umfasst eine Grenzflächenschicht, die den zusätzlichen unteren Abschnitt der zweiten Schicht von dem oberen Abschnitt der ersten Schicht trennt, und die Grenzflächenschicht umfasst das gleiche Material und umfasst des Weiteren zusätzlichen Sauerstoff.
  • Gemäß einigen Ausführungsformen der vorliegenden Offenbarung umfasst eine Vorrichtung ein Substrat; Isolationsregionen, die sich in das Substrat hinein erstrecken; eine Halbleiterfinne, die höher als Oberseiten der Isolierregionen vorsteht; eine erste Epitaxie-Halbleiterregion und eine zweite Epitaxie-Halbleiterregion, die sich in die Halbleiterfinne hinein erstrecken; einen Isolationsregion, die die erste Epitaxie-Halbleiterregion und die zweite Epitaxie-Halbleiterregion voneinander trennt, wobei die Isolationsregion umfasst: ein erstes dielektrisches Material, das einen ersten Abschnitt umfasst, der höher als die Halbleiterfinne liegt, und einen zweiten Abschnitt umfasst, der niedriger als die Halbleiterfinne liegt, wobei der erste Abschnitt schmaler als der zweite Abschnitt ist; und ein zweites dielektrisches Material, das von dem ersten Abschnitt des ersten dielektrischen Materials umgeben ist, wobei das zweite dielektrische Material einen dritten Abschnitt umfasst, der höher als die Halbleiterfinne liegt, und einen vierten Abschnitt umfasst, der niedriger als die Halbleiterfinne liegt, und wobei der vierte Abschnitt schmaler als der dritte Abschnitt ist. In einer Ausführung hat das erste dielektrische Material einen ersten Bandabstand, der größer ist als ein zweiter Bandabstand des zweiten dielektrischen Materials. In einer Ausführungsform umfassen der dritte Abschnitt und der vierte Abschnitt eine erste Naht bzw. eine zweite Naht, und die erste Naht ist von der zweiten Naht durch einen Abschnitt des zweiten dielektrischen Materials getrennt. In einer Ausführungsform überlappt die erste Naht die zweite Naht.
  • Das oben Dargelegte umreißt Merkmale verschiedener Ausführungsformen, so dass der Fachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Dem Fachmann ist klar, dass er die vorliegende Offenbarung ohne Weiteres als Basis für das Entwerfen oder Modifizieren anderer Prozesse und Strukturen verwenden kann, um die gleichen Zwecke und/oder die gleichen Vorteile wie bei den im vorliegenden Text vorgestellten Ausführungsformen zu erreichen. Dem Fachmann sollte auch klar sein, dass solche äquivalenten Bauformen nicht das Wesen und den Schutzumfang der vorliegenden Offenbarung verlassen, und dass er verschiedene Änderungen, Substituierungen und Modifizierungen an der vorliegenden Erfindung vornehmen kann, ohne vom Wesen und Schutzumfang der vorliegenden Offenbarung abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 63/017032 [0001]

Claims (20)

  1. Verfahren, das umfasst: Bilden einer Halbleiterfinne, die höher als Oberseiten von Isolierregionen vorsteht, wobei sich die Isolierregionen in ein Halbleitersubstrat hinein erstrecken; Ätzen eines Abschnitts der Halbleiterfinne, um einen Graben zu bilden; Füllen des Grabens mit einem ersten dielektrischen Material, wobei das erste dielektrische Material einen ersten Bandabstand aufweist; Durchführen eines Aussparungsprozesses, um das erste dielektrische Material auszusparen, wobei eine Aussparung zwischen gegenüberliegenden Abschnitten der Isolationsregionen gebildet wird; und Füllen der Aussparung mit einem zweiten dielektrischen Material, wobei das erste dielektrische Material und das zweite dielektrische Material in Kombination eine zusätzliche Isolationsregion bilden, und wobei das zweite dielektrische Material einen zweiten Bandabstand aufweist, der kleiner als der erste Bandabstand ist.
  2. Verfahren nach Anspruch 1, das des Weiteren umfasst, dass, vor dem Aussparen, der Graben mit einem dritten dielektrischen Material gefüllt wird, wobei in dem Aussparungsprozess das dritte dielektrische Material ebenfalls ausgespart wird.
  3. Verfahren nach Anspruch 1 oder 2, das des Weiteren die Durchführung eines Planarisierungsprozesses auf dem ersten dielektrischen Material und dem zweiten dielektrischen Material umfasst, wobei eine durch den Planarisierungsprozess freigelegte freiliegende Fläche eine erste Fläche des ersten dielektrischen Materials und eine zweite Fläche des zweiten dielektrischen Materials umfasst.
  4. Verfahren nach Anspruch 3, wobei die erste Fläche einen Ring bildet, der die zweite Fläche umgibt.
  5. Verfahren nach einem der vorangehenden Ansprüche, das des Weiteren das Ätzen eines zusätzlichen dielektrischen Materials auf einer Seite der zusätzlichen Isolationsregion umfasst, wobei beim Ätzen des zusätzlichen dielektrischen Materials das zweite dielektrische Material eine niedrigere Ätzrate als das erste dielektrische Material aufweist.
  6. Verfahren nach einem der vorangehenden Ansprüche, wobei das erste dielektrische Material ein homogenes Material ist und das erste dielektrische Material eine Gesamtheit des Grabens ausfüllt, bevor der Aussparungsprozess durchgeführt wird.
  7. Verfahren nach einem der vorangehenden Ansprüche, wobei das erste dielektrische Material eine erste Naht umfasst und das zweite dielektrische Material eine zweite Naht umfasst, die die erste Naht überlappt.
  8. Verfahren nach einem der vorangehenden Ansprüche, wobei der Graben einen Abschnitt umfasst, der niedriger als die Isolierregionen liegt.
  9. Vorrichtung, die aufweist: ein Halbleitersubstrat; Isolierregionen, die sich in das Halbleitersubstrat hinein erstrecken; eine dielektrische Region, die aufweist: eine erste Schicht, die einen ersten Bandabstand aufweist, wobei die erste Schicht aufweist: einen unteren Abschnitt, der einen Boden aufweist, der das Halbleitersubstrat kontaktiert; und einen oberen Abschnitt, der höher als der untere Abschnitt liegt, wobei der obere Abschnitt dünner als der untere Abschnitt ist; und eine zweite Schicht, die von dem oberen Abschnitt der ersten Schicht umgeben ist, wobei die zweite Schicht eine zweite Bandabstand aufweist, die niedriger als der erste Bandabstand ist.
  10. Vorrichtung nach Anspruch 9, wobei der untere Abschnitt eine erste Dicke aufweist und der obere Abschnitt eine zweite Dicke aufweist, die kleiner als die erste Dicke ist.
  11. Vorrichtung nach Anspruch 9 oder 10, die des Weiteren aufweist: eine Halbleiterfinne, die höher als Oberseiten der Isolationsregionen vorsteht, wobei die dielektrische Region die Halbleiterfinne in separate Abschnitte trennt; und einen Gate-Stapel auf der Halbleiterfinne, wobei der untere Abschnitt mit dem oberen Abschnitt auf einem Niveau verbunden ist, das niedriger als eine Oberseite des Gate-Stapels liegt.
  12. Vorrichtung nach Anspruch 11, wobei der untere Abschnitt der ersten Schicht mit dem oberen Abschnitt auf einem Niveau verbunden ist, das niedriger als eine Oberseite der Halbleiterfinne liegt.
  13. Vorrichtung nach einem der Ansprüche 9 bis 12, wobei der erste Bandabstand um eine Differenz von mehr als etwa 2 eV größer als der zweite Bandabstand ist.
  14. Vorrichtung nach einem der Ansprüche 9 bis 13, wobei die erste dielektrische Schicht Siliziumoxid aufweist und die zweite dielektrische Schicht Siliziumnitrid aufweist.
  15. Vorrichtung nach einem der Ansprüche 9 bis 14, wobei die zweite Schicht aufweist: einen zusätzlichen unteren Abschnitt, in dem sich eine erste Naht befindet; und einen zusätzlichen oberen Abschnitt über dem zusätzlichen unteren Abschnitt, wobei der zusätzliche obere Abschnitt eine zweite Naht aufweist, die von der ersten Naht getrennt ist.
  16. Vorrichtung nach Anspruch 15, wobei der zusätzliche untere Abschnitt und der zusätzliche obere Abschnitt aus dem gleichen Material gebildet sind, und die Vorrichtung eine Grenzflächenschicht aufweist, die den zusätzlichen unteren Abschnitt der zweiten Schicht von dem oberen Abschnitt der ersten Schicht trennt, und die Grenzflächenschicht das gleiche Material enthält und des Weiteren zusätzlichen Sauerstoff enthält.
  17. Vorrichtung, die aufweist: ein Substrat; Isolationsregionen, die sich in das Substrat hinein erstrecken; eine Halbleiterfinne, die höher als Oberseiten der Isolierregionen vorsteht; eine erste Epitaxie-Halbleiterregion und eine zweite Epitaxie-Halbleiterregion, die sich in die Halbleiterfinne hinein erstrecken; einen Isolationsregion, die die erste Epitaxie-Halbleiterregion und die zweite Epitaxie-Halbleiterregion voneinander trennt, wobei die Isolationsregion aufweist: ein erstes dielektrisches Material, das einen ersten Abschnitt aufweist, der höher als die Halbleiterfinne liegt, und einen zweiten Abschnitt, der niedriger als die Halbleiterfinne liegt, wobei der erste Abschnitt schmaler als der zweite Abschnitt ist; und ein zweites dielektrisches Material, das von dem ersten Abschnitt des ersten dielektrischen Materials umgeben ist, wobei das zweite dielektrische Material einen dritten Abschnitt aufweist, der höher als die Halbleiterfinne liegt, und einen vierten Abschnitt, der niedriger als die Halbleiterfinne liegt, und wobei der vierte Abschnitt schmaler als der dritte Abschnitt ist.
  18. Vorrichtung nach Anspruch 17, wobei das erste dielektrische Material einen ersten Bandabstand aufweist, der größer ist als ein zweiter Bandabstand des zweiten dielektrischen Materials.
  19. Vorrichtung nach Anspruch 17 oder 18, wobei der dritte Abschnitt und der vierte Abschnitt eine erste Naht bzw. eine zweite Naht aufweisen und die erste Naht von der zweiten Naht durch einen Abschnitt des zweiten dielektrischen Materials getrennt ist.
  20. Vorrichtung nach Anspruch 19, wobei eine Unterseite der ersten Naht höher liegt als eine Oberseite der zweiten Naht.
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