KR20190026213A - 반도체 장치 - Google Patents

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민경석
김동권
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오영묵
이정윤
정현호
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Abstract

본 발명의 일 실시예는, 제1 방향으로 연장되는 활성 패턴을 갖는 기판과, 상기 제1 방향과 교차하는 제2 방향을 따라 연장되어 상기 활성 패턴을 가로지르고, 상기 제2 방향으로 마주하면서 서로 분리된 제1 및 제2 게이트 구조체와, 상기 제1 및 제2 게이트 구조체 사이의 영역에 배치되며, 보이드를 갖는 게이트 분리 패턴과, 상기 게이트 분리 패턴 내에 상기 제1 및 제2 게이트 구조체의 상면보다 낮게 위치하며, 상기 보이드의 적어도 상단에 연결된 충전 절연부를 포함하는 반도체 장치를 제공한다.

Description

반도체 장치{SEMICONDUCOTR DEVICE}
본 발명은 반도체 장치 및 그 제조방법에 관한 것이다.
반도체 장치에 대한 고성능, 고속화 및/또는 다기능화 등에 대한 요구가 증가되면서, 반도체 장치의 집적도가 증가되고 있다. 반도체 장치의 고집적화 경향에 대응한 미세 패턴의 반도체 소자를 제조하는 데 있어서, 미세한 폭 또는 미세한 이격 거리를 가지는 패턴들을 구현하는 것이 요구된다. 또한, 평면형(planar) MOSFET(metal oxide semiconductor FET)이 갖는 소자 특성의 한계를 극복하기 위하여, 3차원 구조의 채널을 구비하는 FinFET을 포함하는 반도체 장치를 개발하기 위한 노력이 진행되고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 집적도가 향상된 반도체 장치 및 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명의 일 실시예는, 제1 방향으로 연장되는 활성 패턴을 갖는 기판과, 상기 제1 방향과 교차하는 제2 방향을 따라 연장되어 상기 활성 패턴을 가로지르고, 상기 제2 방향으로 마주하면서 서로 분리된 제1 및 제2 게이트 구조체와, 상기 제1 및 제2 게이트 구조체 사이의 영역에 배치되며, 보이드를 갖는 게이트 분리 패턴과, 상기 게이트 분리 패턴 내에 상기 제1 및 제2 게이트 구조체의 상면보다 낮게 위치하며, 상기 보이드의 적어도 상단에 연결된 충전 절연부를 포함하는 반도체 장치를 제공한다.
본 발명의 일 실시예는, 일 방향을 따라 연장되며, 서로 분리된 제1 및 제2 게이트 구조체와, 상기 제1 및 제2 게이트 구조체의 주위에 배치되며, 제1 절연물질을 갖는 층간 절연막과, 상기 제1 및 제2 게이트 구조체 사이의 영역에 위치하며 상기 제1 절연 물질과 다른 제2 절연물질을 포함하는 게이트 분리 패턴과, 상기 게이트 분리 패턴 내에 위치하며 상기 제1 및 제2 게이트 구조체 사이의 영역에서 상기 제1 및 제2 게이트 구조체의 두께 방향을 따라 비선형적으로 연장되는 충전 절연부를 포함하는 반도체 장치를 포함한다.
본 발명의 일 실시예는, 제1 방향으로 연장되는 활성 패턴을 갖는 기판과, 상기 제1 방향과 교차하는 제2 방향을 따라 연장되어 상기 활성 패턴을 가로지르고, 각각 상기 제2 방향으로 마주하면서 서로 분리된 복수의 쌍의 게이트 구조체와, 상기 복수의 쌍의 게이트 구조체 사이의 분리 영역 사이에 배치되도록 연장되며, 상기 복수의 쌍의 게이트 구조체 사이의 분리 영역 중 적어도 하나의 분리 영역 내에 보이드가 형성된 게이트 분리 패턴과, 상기 게이트 분리 패턴 내에 상기 게이트 구조체의 상면보다 낮게 위치하며, 상기 보이드의 적어도 상단에 연결된 충전 절연부를 포함하는 반도체 장치를 제공한다.
절연 분리막이 원하지 않는 리세스 표면에 잔류하지 않도록 충분히 제거하면서도 보이드가 노출시키지 않음으로써 후속 공정에서 결함 발생을 방지할 수 있는 반도체 장치 및 제조방법을 제공할 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도1은 본 발명의 일 실시예에 따른 반도체 소자를 나타내는 평면도이다.
도2 내지 도5는 각각 도 1의 Ⅰ-Ⅰ'선, Ⅱ-Ⅱ'선, Ⅲ-Ⅲ'선 및 Ⅳ-Ⅳ'선에 따른 단면도들이다.
도6 및 도7은 각각 도 1의 Ⅱ-Ⅱ'선 및 Ⅳ-Ⅳ'선에 따른 단면도들이다.
도8 내지 도10은 본 발명의 다양한 실시예에 따른 반도체 소자에 채용 가능한 게이트 분리 패턴을 나타내는 단면도이다.
도11a 내지 도20a는 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 나타내는 단면도로서, 도1의 Ⅱ-Ⅱ'선에 대응된다.
도11b 내지 도20b는 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 나타내는 단면도로서, 도1의 Ⅳ-Ⅳ'선에 대응된다.
도21a 내지 도24a는 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 나타내는 단면도로서, 도1의 Ⅱ-Ⅱ'선에 대응된다.
도21b 내지 도24b는 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 나타내는 단면도로서, 도1의 Ⅳ-Ⅳ'선에 대응된다.
이하, 첨부된 도면을 참조하여 본 발명의 구체적인 실시예를 상세히 설명하기로 한다.
도1은 본 발명의 일 실시예에 따른 반도체 소자를 나타내는 평면도이며, 도2 내지 도5는 각각 도 1의 Ⅰ-Ⅰ'선, Ⅱ-Ⅱ'선, Ⅲ-Ⅲ'선 및 Ⅳ-Ⅳ'선에 따른 단면도들이다.
도1과 함께 도2 내지 5를 참조하면, 본 실시예에 따른 반도체 장치는 기판(101)과 상기 기판(101)에 배치되어 제1 및 제2 활성 영역(AR1,AR2)을 정의하는 소자 분리막(105)을 포함할 수 있다.
상기 기판(101)은 예를 들어 실리콘 기판 또는 게르마늄 기판이거나, SOI(Silicon On Insulator) 기판일 수 있다. 이에 한정되지 않으나, 본 실시예에서 제1 활성 영역(AR1)은 P-MOS 트랜지스터를 위한 n형 웰일 수 있으며, 제2 활성 영역(AR2)은 N-MOS 트랜지스터를 위한 p형 웰일 수 있다.
상기 제1 및 제2 활성 영역(AR1,AR2) 상에는 각각 제1 및 제2 활성 패턴(AP1,AP2)이 제공될 수 있다. 상기 제1 및 제2 활성 패턴(AP1,AP2)은 각각 제1 방향(x)으로 연장되며, 상기 제1 방향(x)과 교차하는 제2 방향(y)으로 배열될 수 있다. 상기 제1 및 제2 활성 패턴(AP1,AP2)은 트랜지스터의 활성 영역으로 제공될 수 있다. 본 실시예에서, 제1 및 제2 활성 패턴들(AP1,AP2)은 상기 제1 및 제2 활성 영역(AR1,AR2) 상에 각각 3개씩 제공되는 것으로 예시되어 있으나, 이에 한정되지 않으며, 다른 실시예에서는 하나 또는 다른 개수로 제공될 수 있다.
도2를 참조하면, 상기 소자 분리 영역(105)은 제1 및 제2 활성 영역(AR1,AR2)을 정의하는 제1 아이솔레이션 영역(105a)과, 제1 및 제2 활성 패턴(AP1,AP2)을 정의하는 제2 아이솔레이션 영역(105b)을 포함할 수 있다. 예를 들어, 상기 소자 분리 영역(105)은 실리콘 산화물 또는 실리콘 산화물 계열의 절연성 물질을 포함할 수 있다. 상기 제1 아이솔레이션 영역(105a)은 상기 제2 아이솔레이션 영역(105b)보다 깊은 바닥면을 갖는다.
상기 제1 아이솔레인 영역(105a)은 깊은 트렌치 아이솔레이션(deep trench isolation: DTI)이라고도 하며, 상기 제2 아이솔레이션 영역(105b)은 얕은 트렌치 아이솔레이션(shallow trench isolation: STI)이라고도 할 수 있다.
상기 제2 아이솔레이션 영역(105b)은 제1 및 제2 활성 영역(AR1,AR2) 상에 배치되며, 상기 제1 및 제2 활성 패턴(AP1,AP2) 각각은 상기 제2 아이솔레이션 영역(105b)에 의해 노출된 상부 영역(이하, 활성 핀(AF))을 가질 수 있다. 이와 같이, 제1 및 제2 활성 패턴(AP1,AP2)의 상면의 레벨은 소자 분리막(105)의 상면의 레벨보다 높을 수 있다. 그러나, 이에 한정되는 것은 아니며, 다른 실시예들에서는 제1 및 제2 활성 패턴(AP1,AP2)의 상면들은 소자 분리막(105)의 상면과 실질적으로 공면일 수 있다.
제1 및 제2 활성 패턴(AP1,AP2)을 가로지르는 게이트 구조체(GS)가 제공될 수 있다. 상기 게이트 구조체(GS) 각각은 제2 방향(y)으로 연장되고, 제1 방향(x)을 따라 배열될 수 있다.
도5에 도시된 바와 같이, 상기 게이트 구조체(GS)는 측벽 스페이서(131)와, 상기 측벽 스페이서(131) 사이에 배치된 게이트 절연막(134) 및 게이트 전극(135)을 포함할 수 있다. 본 실시예에 채용된 게이트 구조체(GS)는 게이트 절연막(134) 및 게이트 전극(135) 상에 게이트 캐핑층(gate capping layer)(137)을 포함할 수 있다. 상기 게이트 캐핑층(137)은 게이트 절연막(134)과 게이트 전극(135)을 위한 층들을 형성한 후에, 게이트 영역에서 그 층들의 일부를 에치백(etch-back)한 영역에 형성될 수 있다. 예를 들어, 게이트 캐핑층(137)은 실리콘 질화물과 같은 절연성 물질일 수 있다.
도1에 도시된 바와 같이, 적어도 하나의 게이트 구조체(GS)를 제2 방향(y)으로 분리하는 게이트 분리 패턴(CT)이 제공될 수 있다. 상기 게이트 분리 패턴(CT)에 의해 상기 게이트 구조체(GS)는 제1 및 제2 게이트 구조체(GS1,GS2)로 분할될 수 있다.
도1 및 도3에 도시된 바와 같이, 서로 분리된 제1 및 제2 게이트 구조체(GS1,GS2)는 그 연장 방향, 즉 제2 방향(y)으로 서로 마주하도록 배열될 수 있다. 본 실시예와 같이, 상기 게이트 분리 패턴은 상기 제1 및 제2 게이트 구조체 사이의 영역에 배치되며 제1 방향으로 연장될 수 있다. 이에 따라, 복수(예, 2개)의 게이트 구조체(GS)가 제2 방향(D2)으로 분리시킬 수 있다. 다른 실시예들에서는, 게이트 분리 패턴(CT)은 하나의 게이트 구조체(GS)만을 분리시킬 수 있다.
상기 게이트 분리 패턴(CT)은 상기 제1 및 제2 게이트 구조체(GS1,GS2) 사이에 위치한 절연 구조체를 포함한다. 이러한 게이트 분리 패턴(CT)은 게이트 구조체(GS)를 완성하기 전에 형성될 수 있다. 예를 들어, 게이트 구조체(GS)를 형성하기 위한 리플레이스먼트(replacement) 공정을 수행하기 전에, 상기 게이트 분리 패턴(CT)은 게이트 분리 영역에 위치한 희생층(예, 폴리 실리콘) 부분을 제거한 후에 그 분리 영역에 절연 물질을 충전함으로써 형성될 수 있다(도11b 내지 도22b 참조). 여기서, "게이트 분리 영역" 또는 "분리 영역"은 제1 및 제2 게이트 구조체(GS1,GS2) 사이에 위치한 희생층이 제거된 트렌치 영역을 특정하는 용어로 사용된다.
도3을 참조하면, 본 실시예에 채용된 게이트 분리 패턴(CT)은 보이드(V0)를 포함할 수 있다. 보이드(V0)는 게이트 분리 영역에 절연 물질을 충전하는 과정에서 충전되지 않은 부분이다. 이러한 보이드(V0)는 제1 및 제2 게이트 구조체(GS1,GS2)의 두께 방향(t)으로 연장되는 형상을 가질 수 있다.
보이드(V0)의 적어도 상단에 연결된 충전 절연부(150)이 형성될 수 있다. 상기 충전 절연부(150)는 보이드(V0)의 개방된 상단이 충전되도록 제공된다. 충전 절연부(150)는 보이드(VO)의 상단을 충전하는 제1 영역(150a)과 보이드(VO)의 내부 표면에 위치한 제2 영역(150b)을 포함할 수 있다. 상기 제2 영역(150b)은 상기 제1 영역(150a)으로부터 연장되어 보이드(V0)의 내부 표면에 형성될 수 있다.
도3에 도시된 바와 같이, 상기 충전 절연부(150)는 보이드(V0)를 완전히 충전하지 못할 수 있으므로, 이 경우에 잔류 보이드(V1)가 존재할 수 있다. 최종 구조물에서, 빈 영역으로는 잔류 보이드(V1)만이 관찰되며, 원래의 보이드(V0)는 최종 구조물에서는 충전 절연부(150)의 외곽으로 표시될 수 있을 것이다. 본 명세서에서는 설명의 편의를 위해서 충전 절연부(150) 형성 전의 보이드를 "보이드(V0)"라고 지칭하고, 최종 구조물에서 확인되는 충전 절연부(150) 형성 후의 보이드를 "잔류 보이드(V1)"라고 지칭한다.
상기 충전 절연부(150)는 다양한 형상 및 구조를 가질 수 있으며, 그에 따라 잔류 보이드(V1)의 형상도 다양하게 변경될 수 있다. 예를 들어, 도5에 도시된 바와 같이, 다른 보이드(V0')에 제공된 충전 절연부(150')는 제2 영역(150b')이 제1 영역(150a')과 분리되어 내부 표면의 일부에만 형성될 수도 있다. 동일한 공정들에 적용되더라도, 보이드(V0,V0')가 비정형화된 구조를 가지므로, 이러한 조건에 따라 충전 절연부(150,150')의 형상 및 구조도 다양해질 수 있다. 이에 대해서는 도8 내지 도10에서 더욱 상세하게 설명하기로 한다.
도3을 참조하면, 게이트 분리 패턴(CT)은 상기 제1 및 제2 게이트 구조체(GS1,GS2) 사이에 위치한 제1 절연부(141)와, 상기 제1 절연부(141) 상에 배치된 제2 절연부(149)를 포함할 수 있다.
상기 제1 절연부(141)는 상기 제1 및 제2 게이트 구조체(GS1,GS2)의 실제 분리 수단으로서 게이트 분리 영역에 한정되어 형성된다. 반면에, 상기 제2 절연부(142)는 제1 방향으로 연장되어 상기 제1 및 제2 게이트 구조체(GS1,GS2) 주위에 배치된 제1 층간 절연막(115)(이하, 제1 층간 절연막은 '층간 절연막'이라고도 함)으로 확장될 수 있다. 본 실시예에 채용된 게이트 분리 패턴(CT)는 2개의 게이트 구조체(GS)에 관련된다(도1 참조).
도5에 도시된 바와 같이, 상기 제2 절연부(149)는 인접한 2개의 게이트 분리 영역, 즉 2개의 제1 절연부(141)에 연결될 수 있다. 이와 같이, 본 실시예에 채용된 게이트 분리 패턴(CT)은 복수 쌍의 게이트 구조체(GS)에 관련된 게이트 분리 패턴일 수 있다. 도1 및 도5에 도시된 바와 같이, 상기 게이트 분리 패턴(CT)는 제1 방향(x)으로 연장된 세장형 구조를 가질 수 있다.
다시 말해, 상기 게이트 분리 패턴(CT)은, 각 쌍의 게이트 구조체 사이에 위치한 복수의 제1 절연부(141)와, 상기 복수의 제1 절연부(141) 상에 배치되며 상기 복수의 제1 절연부(141)를 연결하도록 제1 방향(x)으로 연장된 부분을 갖는 제2 절연부(149)를 포함할 수 있다. 물론, 다른 실시예에서, 상기 게이트 분리 패턴(CT)은 하나의 게이트 구조체를 분할하기 위한 하나의 제1 절연부(141)를 가질 수도 있다.
일부 실시예에서, 상기 제2 절연부(149)는 제1 층간 절연막(115)과 동일하거나 유사한 제1 절연 물질로 형성될 수 있으며, 상기 제1 절연부(141)는 제1 절연 물질과 상이한 제2 절연 물질로 형성될 수 있다. 예를 들어, 상기 제1 절연 물질은 실리콘 산화물 또는 실리콘 산화물 계열의 물질로 형성될 수 있고, 상기 제2 절연 물질은 SiOCN, SiON, SiCN 또는 SiN 등과 같은 절연성 물질로 형성될 수 있다.
일부 실시예에서, 상기 충전 절연부(150,150')은 상기 제1 절연부(141)와 유사하게 제2 절연 물질로 형성될 수 있다. 예를 들어, 상기 충전 절연부(150,150')은 SiOCN, SiON, SiCN 또는 SiN일 수 있다. 다만, 상기 충전 절연부는 상기 제1 절연부(141)와 동일한 물질을 사용하더라도, 다른 공정에 의해 형성되어 서로 구분될 수 있다. 예를 들어, 제1 절연부(141)와 충전 절연부(150,150')은 실리콘 질화물로 형성될 수 있으나, 제1 절연부(141)는 CVD 또는 PVD와 같은 기상 증착 공정에 의해 형성되는 반면에, 충전 절연부(150,150')는 원자층 증착(Atomic Layer DepositionL ALD)에 의해 형성될 수 있다. 최종 결과물에서, 충전 절연부(150,150')는 제1 절연부(141)에 비해 더 조밀한 막으로 나타날 수 있다.
도3 및 도5를 참조하면 상기 충전 절연부(150)의 상단 레벨(L2)은 상기 제1 절연부(141)의 상면과 실질적으로 동일한 레벨을 가질 수 있다(도15b 및 도16b 참조). 따라서, 충전 절연부(150)의 상단 레벨(L2)은 제1 및 제2 게이트 구조체(GS1,GS2)의 상면보다 높이보다 낮게 위치할 수 있다.
본 실시예와 같이 상기 제1 및 제2 게이트 구조체(GS1,GS2)는 게이트 캐핑층(137)을 포함하는 경우에, 상기 충전 절연부(150)의 상단은 상기 게이트 전극(135)의 상면보다 높고 상기 게이트 캐핑층(137)의 상면보다 낮게 위치할 수 있다.
충전 절연부(150,150')는 개방되었던 보이드(V0,V0')를 폐쇄(closed)하는데 사용될 수 있으므로, 평면 관점에서, 상기 충전 절연부(150,150')의 제1 영역(150a,150a')은 상기 제1 절연부(141)에 의해 둘러싸인 형태일 수 있다.
본 실시예에서, 상기 제2 절연부(149)는 상기 제1 층간 절연막(115)으로 확장될 수 있다. 제2 절연부(149)와 제1 층간 절연막(115)의 계면에는 상기 제1 절연부(141)과 동일한 제1 절연 물질(예, 실리콘 질화물)이 실질적으로 존재하지 않을 수 있다. 상기 제1 절연부(141)를 형성하는 과정에서 제1 층간 절연막(115)의 표면에 위치한 잔류하는 제1 절연 물질(예, SiN)이 충분히 제거되어 후속 성장 공정에서 결함 발생을 방지할 수 있다.
상기 게이트 분리 패턴(CT)은 상기 소자 분리막(105) 상에 배치될 수 있다. 예를 들어, 게이트 구조체(GS)를 p형 MOSTFET에 관련된 제1 게이트 구조체(GS1)와 n형 MOSTFET에 관련된 제2 게이트 구조체(GS2)로 분할시킬 수 있다. 본 실시예에서, 게이트 분리 패턴(CT)의 하부 영역은 소자 분리막(105) 내에 위치할 수 있다. 도3 및 도5에 도시된 바와 같이, 게이트 분리 패턴(CT)의 하면의 레벨(L1)은 소자 분리막(105)의 최상면 레벨보다 낮을 수 있다. 다른 관점에서, 게이트 분리 패턴(CT)의 하면의 레벨(L1)은 게이트 구조체(GS)의 하면 레벨보다 낮을 수 있다.
도3을 참조하면, 상기 게이트 절연막(134)은 게이트 전극(135)과 제1 및 제2 활성 패턴(AP1,AP2), 그리고 게이트 전극(135)과 소자 분리막(105) 사이에 배치될 수 있다. 또한, 게이트 절연막(134)은 게이트 전극(135)과 측벽 스페이서(132) 사이로 연장될 수 있다(도5 참조). 본 실시예에서는, 게이트 절연막(134)이 게이트 전극(135)과 게이트 분리 패턴(CT)의 측벽 사이로 더 연장될 수 있다. 예를 들어, 측벽 스페이서는 SiOCN, SiON, SiCN 또는 SiN 등과 같은 절연성 물질로 형성될 수 있으며, 게이트 절연막(134)은 실리콘 산화막, 실리콘 산질화막을 포함하거나, 실리콘 산화물보다 유전상수가 높은 고유전막을 포함할 수 있다.
게이트 구조체(GS)의 양측의 제1 및 제2 활성 패턴(AP1,AP2)에 제1 및 제2 소스/드레인 영역(SD1,SD2)이 제공될 수 있다. 도2에 도시된 바와 같이, 소스/드레인 영역(SD1,SD2)은 제1 및 제2 활성 패턴(AP1,AP2)을 시드로 하여 재성장된 에피택셜층일 수 있다. 일 예로, 제1 소스/드레인 영역들(SD1)은 p형 불순물이 도핑된 실리콘 게르마늄(SiGe)을 포함하여 p형 MOSFET을 제공할 수 있다. 또한, 제2 소스/드레인 영역들(SD2)은 n형 불순물이 도핑된 실리콘(Si) 및/또는 실리콘 카바이드(SiC)를 포함할 수 있다. 성장 과정에서 결정학적으로 안정적인 면을 따라 다른 형상을 가질 수 있다. 도2에 도시된 바와 같이, 상기 제1 소스/드레인 영역(SD1)의 단면은 오각형상일 수 있으며, 상기 제2 소스/드레인 영역(SD2)의 단면은 육각형상 또는 완만한 각을 갖는 다각형일 수 있다.
도2를 참조하면, 기판(101) 상에 제1 및 제2 게이트 구조체(GS1,GS2)의 주위에 배치되어 제1 및 제2 소스/드레인 영역들(SD1,SD2)을 덮는 제1 층간 절연막(115)이 제공될 수 있다. 상기 제1 층간 절연막(115) 상에 제2 층간 절연막(125)이 형성될 수 있다. 제2 층간 절연막(125)은 상기 제1 층간 절연막(115)과 유사하게 실리콘 산화물 또는 실리콘 산화물 계열의 물질로 형성될 수 있다.
도1과 함께, 도2를 참조하면, 게이트 구조체(GS)의 사이에 제1 콘택들(CA)이 제공될 수 있다. 제1 콘택들(CA)은 제1 층간 절연막(115) 및 제2 층간 절연막(125)을 관통하여 제1 및 제2 소스/드레인 영역들(SD1,SD2)에 연결될 수 있다. 본 실시예와 같이, 제1 콘택들(CA)은 제2 방향(y)으로 복수의 소스/드레인 영역들과 연결될 수 있으나, 이에 한정되는 것은 않는다.
제2 층간 절연막(125)을 관통하여 게이트 전극(135)과 전기적으로 연결되는 제2 콘택(CB)이 제공될 수 있다. 본 실시예와 같이, 제2 콘택(CB)는 제1 방향(x)으로 연장되어 복수의 게이트 전극과 연결될 수 있다. 하지만, 이에 한정되는 것은 아니다. 예를 들어, 제1 및 제2 콘택들(CA,CB)은 텅스텐(W), 코발트(Co), 티타늄(Ti), 이들의 합금 또는 이들의 조합으로 형성될 수 있다. .
추가적으로, 제1 콘택들(CA) 및 제2 콘택(CB)에 전기적으로 연결되는 배선들(미도시)이 제공될 수 있다. 상기 배선들은 제1 콘택들(CA) 및 제2 콘택(CB)을 통하여 제1 및 제2 소스/드레인 영역들(SD1,SD2) 및 게이트 전극들(135)에 각각 전압을 인가할 수 있다.
본 실시예에 따른 게이트 분리 패턴은 다른 구조의 반도체 장치에도 적용될 수 있다. 예를 들어, 다른 구조의 게이트 구조체의 경우에도 유익하게 적용될 수 있다. 도6 및 도7은 다른 구조의 게이트 구조체를 갖는 반도체 장치로서, 각각 도 1의 Ⅱ-Ⅱ'선 및 Ⅳ-Ⅳ'선에 따른 단면도로 이해될 수 있다.
도6 및 도7을 참조하면, 본 실시예에 따른 반도체 장치(100')는 측벽 스페이서(131')와, 상기 측벽 스페이서(131') 사이에 배치된 게이트 절연막(134') 및 게이트 전극(135')를 갖는 게이트 구조체(GS')를 포함할 수 있다. 본 실시예에 따른 반도체 장치(100')는 앞선 실시예와 달리, 게이트 캐핑층(도5의 137)은 포함하지 않을 수 있다. 이 경우에, 충전 절연층(150,150')의 상단은 게이트 전극의 상면보다 낮게 위치할 수 있다.
이와 같이, 반도체 장치의 다른 구조에 따라, 충전 절연부(150,151) 및 보이드(V0,V0')의 상대적인 위치는 다소 변경될 수 있으나, 게이트 분리 패턴(CT), 특히 게이트 분리영역에 위치한 제1 절연부(141) 내에 충전 절연부(150,150')가 위치하며, 충전 절연부(150,150')는 보이드(V0,V0')의 적어도 상단에 연결되도록 형성될 수 있다.
도8 내지 도10은 본 발명의 다양한 실시예에 따른 반도체 소자에 채용 가능한 게이트 분리 패턴을 나타내는 단면도로서, 도3에 도시된 반도체 장치의 "A" 영역을 확대하여 나타낸 단면도로 이해할 수 있다.
도8을 참조하면, 반도체 장치(100A)는, 게이트 구조체(GS)의 두께 방향에 따라 형성된 보이드(V0)와 충전 절연부(250)을 포함한다.
상기 충전 절연부(250)는 보이드(V0)의 상단을 충전하여 보이드(V0)를 폐쇄하는 제1 영역(250a)과 보이드(V0)의 내부 표면에 따라 부분적으로 연장된 제2 영역(250b)을 포함할 수 있다. 본 실시예에서는, 보이드(V0)의 오픈영역이 좁으므로 충전 절연부 형성과정에서 신속히 폐쇄되어 보이드(V0)의 상부 영역 주변에만 증착되고 하부 영역에는 거의 증착되지 않을 수 않아 잔류 보이드(V1)로 남을 수 있다.
또한, 본 실시예에서 채용된 충전 절연부(250)는 제1 절연부(141)의 상면에 부분적으로 잔류하는 제3 영역(250c)을 가질 수 있다. 충전 절연부 형성과정에서, 보이드에 관련되지 않은 부분은 제거되지만(도16b 및 도17b 참조), 완전히 제거되지 않은 채 일부가 잔류할 수 있으며, 제1 절연부(141) 상면에 위치한 제3 영역(250c)을 제공할 수 있다.
도9를 참조하면, 반도체 장치(100B)는, 보이드(V0)를 거의 충전한 충전 절연부(250')를 포함한다.
본 실시예와 같이, 상기 충전 절연부는 스텝 커버리지가 우수한 증착 물질을 이용하여 보이드의 내부 영역을 충분히 충전시킬 수 있다. 이 경우에, 잔류 보이드는 실질적으로 존재하지 않거나 매우 작게 잔류할 수 있다.
도10을 참조하면, 반도체 장치(100C)는, 다중막을 갖는 충전 절연부(350)을 포함한다.
본 실시예에 채용된 충전 절연부(350)은 서로 다른 물질로 이루어진 제1 및 제2 절연막(350a,350b)을 포함할 수 있다. 예를 들어, 상기 제1 절연막(350a)은 스텝 커버리지가 상대적으로 양호한 SiON, SiOCN 또는 SiO2일 수 있으며, 상기 제2 절연막(350b)은 후속 공정시에 선택비 관점에서 보이드(V0) 노출을 방지하기 위한 실리콘 질화물일 수 있다. 본 실시예에 따르면, 특성이 다른 2개 이상의 막을 사용함으로써 보이드(V0)를 효과적으로 채워 잔류 보이드(V1)를 감소시킬 수 있을 뿐 아니라, 후속 공정에서 보이드(V0)의 오픈을 효과적으로 방지할 수 있다. 이중층에 한정되지 않으며, 3이상의 층으로 구성될 수 있다. 예를 들어, 충전 절연부는 SIOCN/SIO2/Si3N4의 3중막 구조일 수도 있다.
이와 같이 형성된 충전 절연부(350)는 보이드(V0)의 상단을 충전하여 보이드(V0)를 폐쇄하는 제1 영역(350a)과 보이드(V0)의 내부 표면에 따라 부분적으로 연장된 제2 영역(350b)을 구분될 수 있다.
상술된 충전 절연부들의 다양한 구조와 특징은 다양하게 결합될 수 있다. 예를 들어, 도8에 도시된 제3 영역(250c)은 도9 또는 도10에 도시된 충전 절연부(250' 또는 350)과 결합되어, 상기 충전 절연부(250' 또는 350)의 일부 영역이 제1 절연부 상면에 연장된 부분을 가질 수 있다. 또한, 도10에 도시된 충전 절연부(350)도 도9에 도시된 바와 같이, 보이드(V0)가 실질적으로 완전히 충전된 형태로 구현될 수 있다.
도11a 내지 도20a는 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 나타내는 단면도로서, 도1의 Ⅱ-Ⅱ'선에 대응되며, 도11b 내지 도20b는 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 나타내는 단면도로서, 도1의 Ⅳ-Ⅳ'선에 대응된다.
본 실시예에 따른 제조방법은 도1 내지 도5를 참조하여 설명한 반도체 장치의 제조방법으로 이해될 수 있으며, 실질적으로 동일한 구성에 대하여는 동일/유사한 참조번호가 제공되고, 설명의 간소화를 위해 중복되는 설명은 생략될 수 있다.
도11a 및 도11b를 참조하면, 게이트 구조체를 형성하기 위한 영역에 측벽 스페이서(132)와 희생층(DG)이 형성되고, 게이트 분리를 위한 마스크 패턴(M)를 형성할 수 있다.
상기 희생층(DG)은 측벽 스페이서(132) 사이에 배치될 수 있다. 상기 희생층(DG)은 예를 들어 폴리 실리콘일 수 있다. 상기 마스크 패턴(M)은 상기 제1 층간 절연막(115) 상에 형성되며, 희생층(TG)의 게이트 분리 영역을 정의하는 개구(O)를 가질 수 있다. 예를 들어, 상기 마스크 패턴(M)은 SiN/TEOS와 같은 하드 마스크 물질로 형성될 수 있다. 후속 공정에서 노출된 희생층(TG)의 게이트 분리 영역은 제거될 수 있다.
도12a 및 도12b를 참조하면, 마스크 패턴(M)을 식각 마스크로 이용하여 노출된 희생층(TG)의 게이트 분리 영역이 제거될 수 있다.
이러한 식각 공정에 의해서, 게이트 분리용 트렌치(T)과 함께 제1 층간 절연막(110)의 리세스(R)가 형성될 수 있다. 평면 관점에서 제1 층간 절연막(110)의 리세스(R)는 도1에 도시된 게이트 분리 패턴(CT)과 같은 형상을 가질 수 있다.
도13a 및 도13b를 참조하면, 제1 절연부(도5의 141)를 형성하기 위한 분리 절연층(141')을 형성할 수 있다.
상기 분리 절연층(141')에 의해 게이트 분리용 트렌치(T)와 리세스(R)가 충전될 수 있다. 본 충전 과정에서 게이트 분리용 트렌치(T)에는 보이드(V0)가 발생될 수 있다. 상기 분리 절연층(141')은 일예로 SiOCN, SiON, SiCN 또는 SiN 등과 같은 절연성 물질로 형성될 수 있다. 본 실시예에서, 상기 분리 절연층(141')은 실리콘 질화물일 수 있다. 상기 분리 절연층(141)은 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정 또는 물리 기상 증착(Physical Vapor Deposition: PVD)과 같은 증착공정에 의해 형성되고, 화학기계적 연마(Chemical Mechanical Polishing, CMP)공정에 의해 평탄화된 상면을 가질 수 있다.
본 충전 공정은 비교적 얇은 막으로 증착하는 방식으로 대체될 수 있다. 리세스(R)를 완전히 충전시키지 않는 대신에, 게이트 분리용 트렌치(T)만을 충전시킬 수 있는 정도의 박막을 증착함으로써 추가적인 CMP 공정을 생략할 수 있다. 본 박막 증착 공정에서도 보이드가 발생될 수 있으며, 상대적으로 충전공정시에 형성되는 보이드(VO)에 비해 큰 폭의 보이드가 형성될 수 있다.
도14a 및 도14b를 참조하면, 리세스(R)에 위치한 분리 절연층(141') 부분을 제거하기 위한 1차 챔퍼링(chamfering)을 수행한다.
본 챔퍼링 공정에서, 리세스(R)에 위치한 분리 절연층(141') 부분을 제거하고, 게이트 분리용 트렌치(T)에 위치한 부분을 잔류시킴으로써 원하는 게이트 분리를 위한 제1 절연부(141)를 제공할 수 있다. 본 공정에서, 충분한 식각을 통해서 리세스에 위치한 분리 절연층(141')이 잔류하지 않도록 제거할 수 있다. 분리 절연층(141') 물질이 층간 절연층(115)의 표면에 잔류하여 후속 공정에서 결함을 유발하는 문제를 해결할 수 있다. 한편, 충분한 챔퍼링 공정에 의해 제1 절연부(141)에 위치한 보이드(V0)가 노출될 수 있다. 도14b에 도시된 바와 같이 보이드는 상기 제1 절연부 상면에 노출된 개구(OV)를 가질 수 있다.
도15a 및 도15b를 참조하면, 1차 챔퍼링 공정 후에 충전 절연막(150")을 형성할 수 있다.
본 공정에서 보이드의 개구(OV)는 충전 절연막(150")에 의해 폐쇄될 수 있다. 이러한 충전 절연막(150")은 원자층 증착(Atomic Layer DepositionL ALD) 공정에 의해 수행될 수 있다. 예를 들어, 상기 충전 절연막(150")은 상기 제1 절연부(141)의 물질과 유사하게, SiOCN, SiON, SiCN 또는 SiN 등과 같은 절연성 물질로 형성될 수 있다. 상기 충전 절연막(150")은 동일하거나 유사한 물질로 형성되더라도, ALD 공정에 의해 형성되어 더 조밀한 막으로 제공되므로, 최종 구조물에서 제1 절연부(141)과 구분될 수 있다.
도16a 및 도16b를 참조하면, 리세스에 위치한 충전 절연막(150") 부분을 제거하는 2차 챔퍼링 공정을 수행할 수 있다.
본 2차 챔퍼링 공정에서, 리세스(R)에 위치한 충전 절연막(150") 부분이 제거되고, 보이드(V0) 내에 위치한 부분은 잔류하여 충전 절연부(150,150')를 제공할 수 있다. 충전 절연부(150,150')는 보이드(V0) 상단에 배치된 제1 영역(150a,150a')과 보이드(V0)의 내부 표면으로 연장된 제2 영역(150b,150b')을 구분될 수 있다. 상기 충전 절연부(150)의 제1 영역(150a,150a')를 이용하여 보이드의 개구(OV)는 폐쇄될 수 있다. 이로써, 후속 공정에서 보이드(V0)의 오픈으로 인한 결함 발생을 방지할 수 있다.
도17a 및 도17b를 참조하면, 마스크 패턴(M)을 제거하기 전에, 리세스(R)에 절연 물질(146)을 충전시킨다. 본 공정에서 사용되는 절연 물질(146)은 이에 한정되지는 않으나, TOSZ(Torene SilaZene)와 같은 스핀 온 글래스일 수 있다.
이어, 도18a 및 도18b에 도시된 바와 같이, 마스크 패턴(M)을 제거하고, 게이트 구조체를 형성하기 위한 리플레이스먼트 공정을 수행하기 위해서 게이트 영역의 희생층(DG)을 노출시킬 수 있다. 마스크 패턴(M)의 제거공정은 절연물질(146) 형성공정 후에 CMP 공정에 의해 수행될 수 있다.
이어, 화학 산화물 제거(Chemical Oxide Removal, COR) 공정이 이용하여 리세스(R)의 절연물질(146)을 제거할 수 있다. 추가적으로, 하드 마스크를 구성하는 실리콘 질화물을 위한 에치백 공정을 수행할 수도 있다. 이러한 에치백 공정을 통해서 리세스(R)에 노출된 층간 절연막(115) 표면에 잔류한 질화물(예, 충전 절연막(150") 등의 잔류물)도 함께 제거될 수 있다. 이로써 후속공정에서 잔류 질화물에 의한 결함을 효과적으로 방지할 수 있다.
도19a 및 도19b를 참조하면, 리세스(R)에 제2 절연부(149)를 형성하고, 게이트 영역의 희생층(DG)을 제거한다.
상기 제2 절연부(149)는 제1 층간 절연막(115)과 동일하거나 유사한 물질로 형성될 수 있다. 예를 들어, 상기 제2 절연부(149)는 실리콘 산화물 또는 실리콘 산화물 계열의 물질로 형성될 수 있다. 동일하거나 유사한 물질을 사용하더라도, 일부 실시예에서 상기 제2 절연부(149)와 상기 제1 층간 절연막(115)의 경계는 구분될 수 있다. 이는 공정 및 형성 조건의 차이로 인한 결과로 이해될 수 있다.
게이트 영역의 희생층(DG)을 제거한 후에, 도20a 및 도20b에 도시된 바와 같이, 게이트 형성용 트렌치(TG)에 게이트 절연막(134)과 게이트 전극(135)을 형성할 수 있다. 측벽 스페이서(132) 사이에 위치하도록 게이트 절연막(134)과 게이트 전극(135)을 증착하고, 이어 CMP 공정을 통해서 층간 절연막(115)의 상면과 평탄한 상면을 갖는 게이트 구조체(GS)를 형성할 수 있다. 예를 들어, 게이트 절연막(134)은 실리콘 산화막, 실리콘 산질화막을 포함하거나, 실리콘 산화물보다 유전상수가 높은 고유전막을 포함하고, 게이트 전극(135)은 금속, 금속 질화물 또는 도핑된 폴리실리콘을 포함할 수 있다.
추가적으로, 도2 내지 도5의 반도체 장치를 얻기 위한 후속 공정들로서, 게이트 구조체에 대한 에치백 공정, 게이트 캐핑층 형성 공정 및 제1 및 제2 콘택을 위한 공정들이 수행될 수 있다.
도21a 내지 도24a는 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 나타내는 단면도로서, 도1의 Ⅱ-Ⅱ'선에 대응되며, 도21b 내지 도24b는 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 나타내는 단면도로서, 도1의 Ⅳ-Ⅳ'선에 대응된다.
앞선 실시예에 따른 제조방법 중 도11 내지 도14에 도시된 공정이 도21a 및 도21b에 도시된 공정의 선행되는 공정들로 이해될 수 있다. 본 실시예는 보이드(V0)가 앞선 실시예에서 형성된 보이드(도13b의 V0)에 비해 상대적으로 큰 사이즈에 유익하게 적용될 수 있다.
도21a 및 도21b를 참조하면, 1차 챔퍼링 공정 후에 제1 충전 절연막(351')을 형성할 수 있다.
본 공정에서 보이드의 내부 공간이 충전되도록 제1 충전 절연막(351)을 형성할 수 있다. 본 공정에서 보이드의 개구(OV')를 크게 축소시키기 위해서 제1 충전 절연막(351')은 스텝 커버리지가 상대적으로 양호한 SiOCN, SiON 또는 SiO2 과 같은 절연성 물질로 형성될 수 있다. 하지만, 여전히 보이드의 개구(OV')는 폐쇄되지 않을 수 있다.
이어, 도22a 및 도22b에 도시된 바와 같이, 제2 충전 절연막(352')을 형성할 수 있다.
본 공정에서 보이드의 개구(OV')는 제2 충전 절연막(352')에 의해 폐쇄될 수 있다. 상기 제2 충전 절연막(352')은 후속 공정시에 선택비 관점에서 보이드(V0) 노출을 방지하기 위한 실리콘 질화물로 형성될 수 있다. 제2 충전 절연막(352')은 ALD 공정에 의해 수행될 수 있다. 본 실시예에 따른 이중층은 SiON/Si3N4와 같이 다른 2 이상의 절연막(351',352')으로 구성되므로, 최종 구조물에서 쉽게 식별될 수 있다. 또한, 이러한 이중층은 상대적으로 큰 보이드도 효과적으로 커버할 수 있는 장점을 제공한다.
도23a 및 도23b를 참조하면, 리세스(R)에 위치한 제1 및 제2 충전 절연막(351',352') 부분을 제거하는 2차 챔퍼링 공정을 수행할 수 있다.
본 2차 챔퍼링 공정에서, 리세스(R)에 위치한 제1 및 제2 충전 절연막(351',352') 부분이 제거되고, 보이드(V0) 내에 위치한 부분을 잔류하여 충전 절연부(350)을 제공할 수 있다. 충전 절연부(350)는 보이드(V0) 상단에 배치된 제1 영역(350a)과 보이드(V0)의 내부 표면으로 연장된 제2 영역(350b)을 구분될 수 있다. 상기 충전 절연부(350)의 제1 영역(350a)에 의해 보이드의 개구(OV)를 효과적으로 폐쇄할 수 있으며, 그 결과 후속 공정에서 보이드(V0)의 오픈으로 인한 결함발생을 방지할 수 있다.
도24a 및 도24b를 참조하면, 마스크 패턴(M)을 제거하고, 게이트 구조체를 형성하기 위한 리플레이스먼트 공정을 수행하기 위해서 게이트 영역의 희생층(DG)을 노출시킬 수 있다.
이러한 마스크 패턴(M)의 제거공정은 리세스(R)에 절연물질을 충전한 후에 CMP 공정에 의해 수행될 수 있다. 본 공정의 상세한 설명으로 도17 및 도18을 참조하여 수행되는 공정들이 참조될 수 있다.
이어, 앞선 실시예에 따른 제조방법 중 도19 및 도20에 도시된 게이트 구조체 형성공정과 함께, 게이트 캐핑층 형성 공정 및 제1 및 제2 콘택을 위한 공정들이 수행될 수 있다.
이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
101: 기판
105: 소자 분리막
115: 제1 층간 절연막
125: 제2 층간 절연막
150,150',250,250',350: 충전 절연부
V0,V0': 보이드
V1,V1': 잔류 보이드
GS: 게이트 구조체
CT: 게이트 분리 패턴

Claims (10)

  1. 제1 방향으로 연장되는 활성 패턴을 갖는 기판;
    상기 제1 방향과 교차하는 제2 방향을 따라 연장되어 상기 활성 패턴을 가로지르고, 상기 제2 방향으로 마주하면서 서로 분리된 제1 및 제2 게이트 구조체;
    상기 제1 및 제2 게이트 구조체 사이의 영역에 배치되며, 보이드를 갖는 게이트 분리 패턴; 및
    상기 게이트 분리 패턴 내에 상기 제1 및 제2 게이트 구조체의 상면보다 낮게 위치하며, 상기 보이드의 적어도 상단에 연결된 충전 절연부를 포함하는 반도체 장치.
  2. 제1항에 있어서,
    상기 보이드는 상기 제1 및 제2 게이트 구조체의 두께 방향으로 연장되는 형상을 갖는 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서,
    상기 충전 절연부는 보이드의 내부 표면의 적어도 일부 영역에 추가적으로 형성되는 것을 특징으로 하는 반도체 장치.
  4. 제1항에 있어서,
    상기 충전 절연부는 보이드의 내부 공간을 실질적으로 완전히 충전하는 것을 특징으로 하는 반도체 장치.
  5. 제1항에 있어서,
    상기 충전 절연부는 서로 다른 물질로 이루어진 적어도 2개의 절연막을 포함하는 것을 특징으로 하는 반도체 장치.
  6. 제1항에 있어서,
    상기 제1 및 제2 게이트 구조체 주위에 배치된 층간 절연막을 더 포함하며,
    상기 게이트 분리 패턴은, 상기 제1 및 제2 게이트 구조체 사이에 위치하며 상기 충전 절연부의 상단이 위치한 상면을 갖는 제1 절연부와, 상기 제1 절연부 상에 배치되며 상기 제1 방향으로 연장되어 상기 층간 절연막으로 확장된 제2 절연부를 포함하는 것을 특징으로 하는 반도체 장치.
  7. 제6항에 있어서,
    상기 제2 절연부와 상기 층간 절연막의 계면에는 상기 제1 절연부의 절연물질과 동일한 절연물질이 실질적으로 존재하지 않는 것을 특징으로 하는 반도체 장치.
  8. 제1항에 있어서,
    상기 제1 및 제2 게이트 구조체는 게이트 전극과 상기 게이트 전극 상에 배치된 게이트 캐핑층을 포함하며,
    상기 충전 절연부의 상단은 상기 게이트 전극의 상면보다 높고 상기 게이트 캐핑층의 상면보다 낮게 위치하는 것을 특징으로 하는 반도체 장치.
  9. 일 방향을 따라 연장되며, 서로 분리된 제1 및 제2 게이트 구조체;
    상기 제1 및 제2 게이트 구조체의 주위에 배치되며, 제1 절연물질을 갖는 층간 절연막;
    상기 제1 및 제2 게이트 구조체 사이의 영역에 위치하며 상기 제1 절연 물질과 다른 제2 절연물질을 포함하는 게이트 분리 패턴; 및
    상기 게이트 분리 패턴 내에 위치하며 상기 제1 및 제2 게이트 구조체 사이의 영역에서 상기 제1 및 제2 게이트 구조체의 두께 방향을 따라 비선형적으로 연장되는 충전 절연부를 포함하는 반도체 장치.
  10. 제1 방향으로 연장되는 활성 패턴을 갖는 기판;
    상기 제1 방향과 교차하는 제2 방향을 따라 연장되어 상기 활성 패턴을 가로지르고, 각각 상기 제2 방향으로 마주하면서 서로 분리된 복수의 쌍의 게이트 구조체;
    상기 복수의 쌍의 게이트 구조체 사이의 분리 영역 사이에 배치되도록 연장되며, 상기 복수의 쌍의 게이트 구조체 사이의 분리 영역 중 적어도 하나의 분리 영역 내에 보이드가 형성된 게이트 분리 패턴; 및
    상기 게이트 분리 패턴 내에 상기 게이트 구조체의 상면보다 낮게 위치하며, 상기 보이드의 적어도 상단에 연결된 충전 절연부를 포함하는 반도체 장치.
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210134202A (ko) * 2020-04-29 2021-11-09 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 리세싱 및 재퇴적을 통한 하이브리드 격리 영역들의 형성
KR20210148893A (ko) * 2020-05-29 2021-12-08 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 멀티게이트 디바이스를 위한 게이트 격리
KR20230052194A (ko) * 2021-10-12 2023-04-19 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 격리 영역에서의 바람직한 치수를 가진 심 형성
US11637102B2 (en) 2020-05-29 2023-04-25 Taiwan Semiconductor Manufacturing Co., Ltd. Gate isolation for multigate device
US11837505B2 (en) 2020-04-29 2023-12-05 Taiwan Semiconductor Manufacturing Co., Ltd. Formation of hybrid isolation regions through recess and re-deposition

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7244394B2 (ja) * 2019-09-18 2023-03-22 株式会社東芝 デジタルアイソレータ

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1804293A1 (en) * 2005-12-30 2007-07-04 STMicroelectronics S.r.l. Process for manufacturing a non volatile memory electronic device
KR20080060347A (ko) * 2006-12-27 2008-07-02 주식회사 하이닉스반도체 비휘발성 메모리 소자 제조방법
KR102217246B1 (ko) * 2014-11-12 2021-02-18 삼성전자주식회사 집적회로 소자 및 그 제조 방법
US9768170B2 (en) * 2016-02-05 2017-09-19 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor and method for fabricating the same

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210134202A (ko) * 2020-04-29 2021-11-09 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 리세싱 및 재퇴적을 통한 하이브리드 격리 영역들의 형성
US11404323B2 (en) 2020-04-29 2022-08-02 Taiwan Semiconductor Manufacturing Co., Ltd. Formation of hybrid isolation regions through recess and re-deposition
US11837505B2 (en) 2020-04-29 2023-12-05 Taiwan Semiconductor Manufacturing Co., Ltd. Formation of hybrid isolation regions through recess and re-deposition
KR20210148893A (ko) * 2020-05-29 2021-12-08 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 멀티게이트 디바이스를 위한 게이트 격리
US11637102B2 (en) 2020-05-29 2023-04-25 Taiwan Semiconductor Manufacturing Co., Ltd. Gate isolation for multigate device
US11990471B2 (en) 2020-05-29 2024-05-21 Taiwan Semiconductor Manufacturing Co., Ltd. Gate isolation for multigate device
KR20230052194A (ko) * 2021-10-12 2023-04-19 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 격리 영역에서의 바람직한 치수를 가진 심 형성

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