KR102291559B1 - 반도체 장치 - Google Patents

반도체 장치 Download PDF

Info

Publication number
KR102291559B1
KR102291559B1 KR1020170072389A KR20170072389A KR102291559B1 KR 102291559 B1 KR102291559 B1 KR 102291559B1 KR 1020170072389 A KR1020170072389 A KR 1020170072389A KR 20170072389 A KR20170072389 A KR 20170072389A KR 102291559 B1 KR102291559 B1 KR 102291559B1
Authority
KR
South Korea
Prior art keywords
gate structure
layer
dummy gate
insulating layer
disposed
Prior art date
Application number
KR1020170072389A
Other languages
English (en)
Other versions
KR20180134542A (ko
Inventor
김주연
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020170072389A priority Critical patent/KR102291559B1/ko
Priority to US15/842,050 priority patent/US10431673B2/en
Priority to CN201810524887.2A priority patent/CN109037308B/zh
Publication of KR20180134542A publication Critical patent/KR20180134542A/ko
Application granted granted Critical
Publication of KR102291559B1 publication Critical patent/KR102291559B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/6681—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET using dummy structures having essentially the same shape as the semiconductor body, e.g. to provide stability
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7831—Field effect transistors with field effect produced by an insulated gate with multiple gate structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41791—Source or drain electrodes for field effect devices for transistors with a horizontal current flow in a vertical sidewall, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7846—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the lateral device isolation region, e.g. STI
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7855—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with at least two independent gates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain

Abstract

반도체 장치가 제공된다. 반도체 장치는, 기판으로부터 돌출되어 제1 방향으로 연장되는 핀, 상기 핀 내에 배치되는 소오스/드레인 영역, 상기 소오스/드레인 영역 사이에 상기 소오스/드레인 영역과 이격되어 형성되는 리세스, 상기 리세스의 내벽을 따라 배치되는 캡핑막 및 상기 캡핑막 상에 배치되어 상기 리세스를 채우는 소자 분리막을 포함하는 소자 분리 영역, 상기 소자 분리 영역 상에 상기 제1 방향과 다른 제2 방향으로 연장되고, 더미 게이트 절연막을 포함하는 더미 게이트 구조체, 상기 더미 게이트 구조체의 양 측벽 상에 배치되는 외부 스페이서, 상기 더미 게이트 구조체와 상기 외부 스페이서 사이에 배치되는 제1 내부 스페이서, 및 상기 더미 게이트 절연막과 상기 소자 분리 영역 사이에 배치되는 제2 내부 스페이서를 포함한다.

Description

반도체 장치{semiconductor device}
본 발명은 반도체 장치에 관한 것이다.
반도체 장치의 밀도를 높이기 위한 스케일링(scaling) 기술 중 하나로서, 기판 상에 핀(fin) 또는 나노와이어(nanowire) 형상의 다채널 액티브 패턴(또는 실리콘 바디)을 형성하고 다채널 액티브 패턴의 표면 위에 게이트를 형성하는 멀티 게이트 트랜지스터(multi gate transistor)가 제안되었다.
이러한 멀티 게이트 트랜지스터는 3차원의 채널을 이용하기 때문에, 스케일링하는 것이 용이하다. 또한, 멀티 게이트 트랜지스터의 게이트 길이를 증가시키지 않아도, 전류 제어 능력을 향상시킬 수 있다. 뿐만 아니라, 드레인 전압에 의해 채널 영역의 전위가 영향을 받는 SCE(short channel effect)를 효과적으로 억제할 수 있다.
본 발명이 해결하고자 하는 과제는, 소자 분리 특성을 향상하여 신뢰성을 개선하고, 설계 적합성을 개선하여 소자 성능을 향상시킬 수 있는 반도체 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 과제는, 소자 분리 특성을 향상하여 신뢰성을 개선하고, 설계 적합성을 개선하여 소자 성능을 향상시킬 수 있는 반도체 장치 제조 방법을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 기술적 사상에 따른 반도체 장치의 일 실시예는, 기판으로부터 돌출되어 제1 방향으로 연장되는 핀, 상기 핀 내에 배치되는 소오스/드레인 영역, 상기 소오스/드레인 영역 사이에 상기 소오스/드레인 영역과 이격되어 형성되는 리세스, 상기 리세스의 내벽을 따라 배치되는 캡핑막 및 상기 캡핑막 상에 배치되어 상기 리세스를 채우는 소자 분리막을 포함하는 소자 분리 영역, 상기 소자 분리 영역 상에 상기 제1 방향과 다른 제2 방향으로 연장되고, 더미 게이트 절연막을 포함하는 더미 게이트 구조체, 상기 더미 게이트 구조체의 양 측벽 상에 배치되는 외부 스페이서, 상기 더미 게이트 구조체와 상기 외부 스페이서 사이에 배치되는 제1 내부 스페이서, 및 상기 더미 게이트 절연막과 상기 소자 분리 영역 사이에 배치되는 제2 내부 스페이서를 포함한다.
상기 과제를 해결하기 위한 본 발명의 기술적 사상에 따른 반도체 장치의 다른 실시예는, 기판으로부터 돌출되어 제1 방향으로 연장되는 핀, 상기 핀 상에 상기 제1 방향과 다른 제2 방향으로 연장되는 제1 및 제2 게이트 구조체, 상기 제1 및 제2 게이트 구조체 사이에 배치되고, 상기 핀 내에 형성되는 리세스, 상기 리세스에 형성되는 소자 분리 영역, 상기 제1 및 제2 게이트 구조체 사이에 배치되는 외부 스페이서, 상기 외부 스페이서의 측벽 일부 상에 배치되는 제1 내부 스페이서, 상기 제1 내부 스페이서를 연결하는 제2 내부 스페이서, 및 상기 제1 내부 스페이서 및 상기 제2 내부 스페이서 상에, 상기 외부 스페이서 사이에 배치되는 더미 게이트 구조체로, 상기 더미 게이트 구조체는 상기 제1 내부 스페이서 사이에 배치되는 제1 영역과, 상기 제1 내부 스페이서의 상면 상에 배치되는 제2 영역을 포함하는 더미 게이트 구조체를 포함한다.
상기 과제를 해결하기 위한 본 발명의 기술적 사상에 따른 반도체 장치의 또 다른 실시예는, 기판으로부터 돌출되어 제1 방향으로 연장되는 핀, 상기 핀 상에 상기 제1 방향과 다른 제2 방향으로 연장되는 제1 및 제2 게이트 구조체, 상기 제1 및 제2 게이트 구조체 사이에 배치되고, 상기 핀 내에 형성되는 리세스, 상기 리세스에 형성되는 소자 분리막, 상기 소자 분리막 상에 배치되고, 더미 게이트 절연막을 포함하는 더미 게이트 구조체, 상기 더미 게이트 구조체의 양 측벽 상에 배치되는 외부 스페이서, 및 상기 외부 스페이서의 측벽 일부 상에 배치되는 제1 부분과, 상기 제1 부분을 연결하고 상기 소자 분리막과 상기 더미 게이트 절연막 사이에 배치되는 제2 부분과, 상기 리세스의 내벽과 상기 소자 분리막 사이에 배치되는 제3 부분을 포함하는 유전막을 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 기술적 사상에 따른 일 실시예에 따른 반도체 장치의 레이 아웃도이다.
도 2는 도 1의 A-A' 선을 따라 절단한 단면도이다.
도 3a는 도 1의 B-B' 선을 따라 절단한 단면도이다.
도 3b는 도 2의 C 부분을 확대하여 도시한 도면이다.
도 4 내지 도 20은 본 발명의 기술적 사상에 따른 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 21은 본 발명의 기술적 사상에 따른 다른 실시예에 따른 반도체 장치를 도시한 단면도이다.
도 22는 본 발명의 기술적 사상에 따른 또 다른 실시예에 따른 반도체 장치를 도시한 단면도이다.
도 23은 본 발명의 기술적 사상에 따른 또 다른 실시예에 따른 반도체 장치를 도시한 단면도이다.
도 24는 본 발명의 기술적 사상에 따른 또 다른 실시예에 따른 반도체 장치를 도시한 단면도이다.
이하에서, 도 1 내지 도 3b를 참조하여 본 발명의 기술적 사상에 따른 일 실시예에 따른 반도체 장치를 설명한다.
도 1은 본 발명의 기술적 사상에 따른 일 실시예에 따른 반도체 장치의 레이 아웃도이다. 도 2는 도 1의 A-A' 선을 따라 절단한 단면도이다. 도 3a는 도 1의 B-B' 선을 따라 절단한 단면도이다. 도 3b는 도 2의 C 부분을 확대하여 도시한 도면이다. 도 1에서는 설명의 편의상 제1 및 제2 층간 절연막(131, 132)과 컨택(163)을 생략한다.
도 1 내지 도 3b를 참조하면, 본 발명의 기술적 사상에 따른 일 실시예에 따른 반도체 장치는, 기판(101), 제1 내지 제3 핀(F1, F2, F3), 필드 절연막(110), 외부 스페이서(115), 소오스/드레인 영역(123), 제1 및 제2 층간 절연막(131, 132), 소자 분리 영역(140), 제1 리세스(144), 제1 및 제2 게이트 구조체(151, 152), 더미 게이트 구조체(153), 실리사이드막(161), 컨택(163), 제1 및 제2 내부 스페이서(171, 172)를 포함한다.
기판(101)은 Si, Ge, SiGe, GaP, GaAs, SiC, SiGeC, InAs 및 InP로 이루어지는 군에서 선택되는 하나 이상의 반도체 재료로 이루어질 수 있다. 또한, SOI(silicon on insulator) 기판을 사용하여도 무방하다.
제1 내지 제3 핀(F1, F2, F3)은 기판(101)으로부터 제3 방향(Z1)으로 돌출되어 형성될 수 있다. 제1 내지 제3 핀(F1, F2, F3)은 각각 길이 방향, 즉 제1 방향(X1)을 따라서 길게 연장될 수 있다. 제1 내지 제3 핀(F1, F2, F3)은 장변과 단변을 가질 수 있다. 제1 내지 제3 핀(F1, F2, F3)은 서로 이격되어 기판(101) 상에 배치될 수 있다. 예를 들어, 제1 내지 제3 핀(F1, F2, F3)은 서로 제2 방향(Y1)으로 이격될 수 있다. 도 1에는 장변 방향이 제1 방향(X1)으로, 단변 방향이 제2 방향(Y1)으로 도시되어 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어 제1 내지 제3 핀(F1, F2, F3)은 장변 방향이 제2 방향(Y1), 단변 방향이 제1 방향(X1) 일 수 있다.
제1 내지 제3 핀(F1, F2, F3)은 기판(101)의 일부일 수도 있고, 기판(101)으로부터 성장된 에피층(epitaxial layer)을 포함할 수 있다. 제1 내지 제3 핀(F1, F2, F3)은 예를 들어, Si 또는 SiGe 등을 포함할 수 있다.
필드 절연막(110)은 기판(101) 상에 형성될 수 있다. 필드 절연막(110)은 제1 내지 제3 핀(F1, F2, F3) 각각의 사이에 형성될 수 있다. 필드 절연막(110)은 제1 내지 제3 핀(F1, F2, F3)의 일부를 덮을 수 있다. 필드 절연막(110)은 제1 내지 제3 핀(F1, F2, F3) 각각의 측벽 일부를 덮을 수 있다.
제1 내지 제3 핀(F1, F2, F3) 각각의 상면은 제1 내지 제3 핀(F1, F2, F3)의 각각의 장변 사이에 형성된 필드 절연막(110)의 상면보다 위로 돌출되어 있을 수 있다. 제1 내지 제3 핀(F1, F2, F3)은 기판(101) 상의 필드 절연막(110)에 의해 정의될 수 있다.
필드 절연막(110)은 예를 들어, 실리콘 산화막(SiO2), 실리콘 질화막(SiN), 실리콘 산질화막(SiON) 중 적어도 하나를 포함할 수 있다.
제1 게이트 구조체(151), 제2 게이트 구조체(152) 및 더미 게이트 구조체(153)는 서로 이격되어 배치될 수 있다. 제1 게이트 구조체(151), 제2 게이트 구조체(152) 및 더미 게이트 구조체(153) 각각은 제1 내지 제3 핀(F1, F2, F3)과 교차할 수 있다. 더미 게이트 구조체(153)는 소자 분리 영역(140) 상에 배치될 수 있다. 도 1에는 제1 게이트 구조체(151), 제2 게이트 구조체(152) 및 더미 게이트 구조체(153)가 제2 방향(Y1)으로 연장되는 것으로 도시되어 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 다른 몇몇 실시예에서, 제1 게이트 구조체(151), 제2 게이트 구조체(152) 및 더미 게이트 구조체(153)는 제1 내지 제3 핀(F1, F2, F3)과 예각 또는 둔각을 이루면서 제1 내지 제3 핀(F1, F2, F3)과 교차할 수 있다.
제1 내지 제3 핀(F1, F2, F3) 각각에는 제2 방향(Y1)으로 정렬되는 제1 리세스(144)가 형성된다. 제1 리세스(144)는 제1 내지 제3 핀(F1, F2, F3) 내에 형성될 수 있다. 제1 리세스(144)는 소오스/드레인 영역(123) 사이에서 소오스/드레인 영역(123)과 이격되어 형성될 수 있다. 이로 인해, 제1 리세스(144)의 내에 형성되는 소자 분리 영역(140)은 소오스/드레인 영역(123)과 이격되도록 배치될 수 있다.
제1 리세스(144)의 하면은 소오스/드레인 영역(123)의 하면보다 낮거나 같을 수 있다. 도 2에는 제1 리세스(144)가 상부에서 하부로 내려갈수록 폭이 좁아지는 트렌치 형상을 갖는 것으로 도시되어 있으나, 본 발명이 이에 제한되는 것은 아니다. 즉, 다른 몇몇 실시예에서, 제1 리세스(144)는 예를 들어, U자형, V자형, 직사각형, 사다리꼴 등의 형상을 가질 수 있다.
제1 게이트 구조체(151) 및 제2 게이트 구조체(152) 각각은 제2 방향(Y1)으로 연장될 수 있다. 제1 게이트 구조체(151) 및 제2 게이트 구조체(152)는 각각 제1 내지 제3 핀(F1, F2, F3) 상에, 제1 내지 제3 핀(F1, F2, F3)과 교차하도록 형성될 수 있다. 제1 게이트 구조체(151) 및 제2 게이트 구조체(152)는 제1 방향(X1)으로 이격되어 배치될 수 있다.
제1 게이트 구조체(151)는 제1 게이트 절연막(151a) 및 제1 게이트 전극(151b)을 포함할 수 있다. 또한, 제2 게이트 구조체(152)는 제2 게이트 절연막(152a) 및 제2 게이트 전극(152b)을 포함할 수 있다.
제1 게이트 절연막(151a) 및 제2 게이트 절연막(152a) 각각은 제1 내지 제3 핀(F1, F2, F3) 과 제1 및 제2 게이트 전극(151b, 152b) 사이에 형성될 수 있다. 제1 게이트 절연막(151a) 및 제2 게이트 절연막(152a)은 제1 내지 제3 핀(F1, F2, F3)의 상면과 측면의 상부에 형성될 수 있다. 또한, 제1 게이트 절연막(151a) 및 제2 게이트 절연막(152a) 각각은 제1 및 제2 게이트 전극(151b, 152b)과 필드 절연막(110) 사이에 형성될 수 있다.
제1 게이트 전극(151b) 및 제2 게이트 전극(152b) 각각은 제1 금속층(MG1) 및 제2 금속층(MG2)을 포함할 수 있다. 제1 게이트 전극(151b) 및 제2 게이트 전극(152b) 각각은 2층 이상의 적층된 제1 금속층(MG1) 및 제2 금속층(MG2)을 포함할 수 있다. 제1 금속층(MG1)은 일함수 조절을 하고, 제2 금속층(MG2)은 제1 금속층(MG1)에 의해 형성된 공간을 채우는 역할을 한다. 제1 금속층(MG1)은 도 3a에 도시된 바와 같이, 필드 절연막(110)의 상면, 제1 내지 제3 핀(F1, F2, F3)의 상면과 측벽의 상부를 따라 컨포말하게 형성될 수 있다. 예를 들어, 제1 금속층(MG1)은 TiN, TaN, TiC, TiAlC 및 TaC 중 적어도 하나를 포함할 수 있다. 또한, 제2 금속층(MG2)은 W 또는 Al을 포함할 수 있다. 또는, 제1 게이트 전극(151b) 및 제2 게이트 전극(152b)은 금속이 아닌, Si, SiGe 등을 포함할 수 있다.
이러한 제1 게이트 구조체(151) 및 제2 게이트 구조체(152)는 예를 들어, 리플레이스먼트(replacement) 공정을 통해서 형성될 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
더미 게이트 구조체(153)는 제2 방향(Y1)으로 연장될 수 있다. 더미 게이트 구조체(153)는 제1 내지 제3 핀(F1, F2, F3) 상에, 제1 내지 제3 핀(F1, F2, F3)과 교차하도록 형성될 수 있다. 더미 게이트 구조체(153)는 제1 게이트 구조체(151) 및 제2 게이트 구조체(152) 사이에서 제1 게이트 구조체(151) 및 제2 게이트 구조체(152)와 제1 방향(X1)으로 이격되어 배치될 수 있다.
더미 게이트 구조체(153)는 소자 분리 영역(140) 상에 배치될 수 있다. 구체적으로, 더미 게이트 구조체(153)는 제1 내부 스페이서(171) 및 제2 내부 스페이서(172) 상에, 외부 스페이서(115) 사이에 배치될 수 있다.
더미 게이트 구조체(153)는 제1 내부 스페이서(171) 사이에 배치되는 제1 영역(153_1p) 및 제1 내부 스페이서(171)의 상면 및 제1 영역(153_1p) 상에 배치되는 제2 영역(153_2p)을 포함할 수 있다. 이 경우, 더미 게이트 구조체(153)의 제1 영역(153_1p)의 측면은 제1 내부 스페이서(171)와 접하고, 더미 게이트 구조체(153)의 제1 영역(153_1p)의 하면은 제2 내부 스페이서(172)와 접할 수 있다. 또한, 더미 게이트 구조체(153)의 제2 영역(153_2p)의 측면은 외부 스페이서(115)와 접하고, 더미 게이트 구조체(153)의 제2 영역(153_2p)의 상면은 제2 층간 절연막(132)과 접할 수 있다.
더미 게이트 구조체(153)의 제2 영역(153_2p)의 폭(W2)은 더미 게이트 구조체(153)의 제1 영역(153_1p)의 폭(W1)보다 클 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 다른 몇몇 실시예에서, 더미 게이트 구조체(153)의 제2 영역(153_2p)의 폭(W2)은 더미 게이트 구조체(153)의 제1 영역(153_1p)의 폭(W1)과 실질적으로 동일할 수 있다.
더미 게이트 구조체(153)는 더미 게이트 절연막(153a)과 더미 게이트 전극(153b)을 포함할 수 있다. 더미 게이트 구조체(153)는 제1 및 제2 게이트 구조체(151, 152)와 달리 트랜지스터의 게이트로 동작하지 않는다. 예를 들어, 더미 게이트 구조체(153)는 제2 방향(Y1)으로 배치되는 트랜지스터의 게이트 전극을 연결하는 부분 배선(local interconnection)으로 사용될 수 있다.
더미 게이트 절연막(153a)은 제1 내지 제3 핀(F1, F2, F3)과 더미 게이트 전극(153b) 사이에 형성될 수 있다. 더미 게이트 절연막(153a)은 소자 분리 영역(140) 상에 형성될 수 있다.
더미 게이트 전극(153b)은 제1 금속층(MG1) 및 제2 금속층(MG2)을 포함할 수 있다. 더미 게이트 전극(153b)은 2층 이상의 제1 금속층(MG1) 및 제2 금속층(MG2)이 적층될 수 있다. 예를 들어, 제1 금속층(MG1)은 TiN, TaN, TiC, TiAlC 및 TaC 중 적어도 하나를 포함할 수 있다. 또한, 제2 금속층(MG2)은 W 또는 Al을 포함할 수 있다. 또는, 더미 게이트 전극(153b)은 금속이 아닌, Si, SiGe 등으로 이루어질 수도 있다. 이러한 더미 게이트 구조체(153)는 예를 들어, 리플레이스먼트(replacement) 공정을 통해서 형성될 수 있으나, 이에 한정되는 것은 아니다.
제1 게이트 절연막(151a), 제2 게이트 절연막(152a) 및 더미 게이트 절연막(153a)은 실리콘 산화막보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있다.
예를 들어, 각각의 제1 게이트 절연막(151a), 제2 게이트 절연막(152a) 및 더미 게이트 절연막(153a)은 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 하프늄 알루미늄 산화물(hafnium aluminum oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있다.
더미 게이트 구조체(153)와 제1 및 제2 게이트 구조체(151, 152)는 동일 제조 공정에서 형성될 수 있으며, 자세한 내용은 후술하기로 한다.
외부 스페이서(115)는 제1 게이트 구조체(151), 제2 게이트 구조체(152) 및 더미 게이트 구조체(153) 각각의 양 측벽 상에 배치될 수 있다. 외부 스페이서(115)는 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있으면, 도면에 도시된 바와 달리 단일층이 아닌 다층이 적층되어 형성될 수 있다.
제1 내부 스페이서(171)는 더미 게이트 구조체(153)와 외부 스페이서(115) 사이에, 외부 스페이서(115)의 측벽의 일부 상에 배치될 수 있다. 이로 인해, 제1 내부 스페이서(171)의 상면은 제1 및 제2 게이트 구조체(151, 152)의 상면보다 낮게 즉, 기판(101)에 가깝게 형성될 수 있다.
제1 내부 스페이서(171)의 상면은 더미 게이트 구조체(153)의 제2 영역(153_2p)과 접할 수 있다. 제1 내부 스페이서(171)의 일 측면은 외부 스페이서(115)와 접할 수 있다. 제1 내부 스페이서(171)의 타 측면은 더미 게이트 구조체(153)의 제1 영역(153_1p), 제2 내부 스페이서(172)의 측면 및 소자 분리막(142)과 접할 수 있다. 제1 내부 스페이서(171)의 하면은 제1 내지 제3 핀(F1, F2, F3)의 상면 및 캡핑막(141)의 상면과 접합 수 있다.
제1 내부 스페이서(171)는 예를 들어, 실리콘 질화물(SiN)을 포함할 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 다른 몇몇 실시예에서, 제1 내부 스페이서(171)는 실리콘 산화물(SiO2), 실리콘 탄화물(SiC), 실리콘 산탄화물(SiOC), 실리콘 산질화물(SiON) 및 실리콘 산탄질화물(SiOCN) 중 적어도 하나를 포함할 수 있다.
제1 내부 스페이서(171)의 두께(t1) 즉, 더미 게이트 구조체(153)의 제1 영역(153_1p)과 외부 스페이서(115) 사이에 형성된 제1 내부 스페이서(171)의 두께(t1)는 캡핑막(141)의 두께(t2)보다 크게 형성될 수 있다.
제2 내부 스페이서(172)는 더미 게이트 구조체(153)와 소자 분리막(142) 사이에 배치되어, 더미 게이트 구조체(153)의 제1 영역(153_1p)의 양 측에 배치된 제1 내부 스페이서(171) 사이를 연결할 수 있다.
구체적으로, 제2 내부 스페이서(172)의 상면은 더미 게이트 구조체(153)의 제1 영역(153_1p)에 접할 수 있다. 제2 내부 스페이서(172)의 양 측면은 제1 내부 스페이서(171)와 접할 수 있다. 제2 내부 스페이서(172)의의 하면은 소자 분리막(142)과 접할 수 있다.
제2 내부 스페이서(172)는 예를 들어, 실리콘 질화물(SiN)을 포함할 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 다른 몇몇 실시예에서, 제2 내부 스페이서(172)는 실리콘 산화물(SiO2), 실리콘 탄화물(SiC), 실리콘 산탄화물(SiOC), 실리콘 산질화물(SiON) 및 실리콘 산탄질화물(SiOCN) 중 적어도 하나를 포함할 수 있다.
소자 분리 영역(140)은 캡핑막(141) 및 소자 분리막(142)을 포함한다. 소자 분리 영역(140)은 제1 리세스(144)를 채울 수 있다.
구체적으로, 캡핑막(141)은 제1 리세스(144)의 내벽을 따라 배치될 수 있다. 이 경우, 캡핑막(141)은 제1 리세스(144)의 내벽을 따라 컨포말하게 배치될 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
캡핑막(141)은 제1 내지 제3 핀(F1, F2, F3)과 접촉하는 제1 면 및 제1 면과 마주보는 제2 면을 포함하고, 소자 분리막(142)은 캡핑막(141)의 제2 면 상에 형성될 수 있다.
캡핑막(141)의 두께(t2)는 제1 내부 스페이서(171)의 두께(t1)보다 작게 형성될 수 있다. 이로 인해, 제1 내부 스페이서(171)의 일부는 캡핑막(141)의 제2 면보다 측면 방향 즉, 더미 게이트 구조체(153)의 제1 영역(153_1p)을 향해 돌출되도록 형성될 수 있다. 즉, 제1 내부 스페이서(171)의 하면 중 일부는 소자 분리막(142)의 상면과 접할 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
캡핑막(141)은 예를 들어, 실리콘 질화물(SiN)을 포함할 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 다른 몇몇 실시예에서, 캡핑막(141)은 실리콘 산화물(SiO2), 실리콘 탄화물(SiC), 실리콘 산탄화물(SiOC), 실리콘 산질화물(SiON) 및 실리콘 산탄질화물(SiOCN) 중 적어도 하나를 포함할 수 있다.
캡핑막(141)은 제1 내부 스페이서(171) 및 제2 내부 스페이서(172)와 동일한 물질을 포함할 수 있다. 예를 들어, 제1 내부 스페이서(171) 및 제2 내부 스페이서(172)가 각각 실리콘 질화물(SiN)을 포함하는 경우, 캡핑막(141) 역시 실리콘 질화물(SiN)을 포함할 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
소자 분리막(142)은 캡핑막(141) 상에 배치되어 제1 리세스(144)를 채우도록 배치될 수 있다. 이 경우, 소자 분리막(142)의 상면은 제1 내지 제3 핀(F1, F2, F3)의 상면보다 높게 형성될 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
소자 분리막(142)은 제2 방향(Y1)으로 연장될 수 있다. 소자 분리막(142)은 필드 절연막(110) 상에 형성될 수 있고, 제1 내지 제3 핀(F1, F2, F3) 내에 형성될 수 있다. 소자 분리막(142)은 제1 리세스(144)를 채우므로 소자 분리막(142)의 하면은 소오스/드레인 영역(123)의 하면보다 낮게 형성될 수 있다.
소자 분리막(142)은 소자 분리막(142)의 양 측에 형성되는 소오스/드레인 영역(123) 사이를 분리시켜 쇼트를 방지하고 전류가 흐르는 것을 방지할 수 있다.
소자 분리막(142)의 폭(W3)(예로, 소자분리막(142)의 상부 쪽)은 더미 게이트 구조체(153)의 제1 영역(153_1p)의 폭(W1)보다 클 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 다른 몇몇 실시예에서, 소자 분리막(142)의 폭(W3)은 더미 게이트 구조체(153)의 제1 영역(153_1p)의 폭(W1)과 동일할 수 있다.
소자 분리막(142)은 예를 들어, 실리콘 산화물(SiO2)을 포함할 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 다른 몇몇 실시예에서, 소자 분리막(142)은 실리콘 질화물(SiN), 실리콘 탄화물(SiC), 실리콘 산탄화물(SiOC), 실리콘 산질화물(SiON) 및 실리콘 산탄질화물(SiOCN) 중 적어도 하나를 포함할 수 있다.
도 3b를 참조하면, 유전막(170)은 제1 내부 스페이서(171), 제2 내부 스페이서(172) 및 캡핑막(141)을 포함할 수 있다. 구체적으로, 유전막(170)은 외부 스페이서(115)의 측벽의 일부 상에 배치되는 제1 내부 스페이서(171)(제1 부분)와, 제1 내부 스페이서(171)를 연결하고 소자 분리막(142)과 더미 게이트 절연막(153a) 사이에 배치되는 제2 내부 스페이서(172)(제2 부분)와, 제1 리세스(144)의 내벽과 소자 분리막(142) 사이에 배치되는 캡핑막(141)(제3 부분)을 포함할 수 있다.
이 경우, 유전막(170)은 소자 분리막(142)과 서로 다른 물질을 포함할 수 있다. 예를 들어, 유전막(170)은 실리콘 질화물(SiN)을 포함할 수 있고, 소자 분리막(142)은 실리콘 산화물(SiO2)을 포함할 수 있다.
소오스/드레인 영역(123)은 제1 게이트 구조체(151), 제2 게이트 구조체(152), 더미 게이트 구조체(153) 각각의 양 측에 배치될 수 있다. 다시 말해서, 소오스/드레인 영역(123)은 제1 게이트 구조체(151)와 더미 게이트 구조체(153) 사이, 제2 게이트 구조체(152)와 더미 게이트 구조체(153) 사이에 배치될 수 있다. 소오스/드레인 영역(123)은 제1 내지 제3 핀(F1, F2, F3) 내에 배치될 수 있다. 따라서, 소오스/드레인 영역(123)은 제1 내지 제3 핀(F1, F2, F3)의 각각의 일부를 식각하고, 식각된 부분에 에피텍셜층을 각각 성장시켜 형성될 수 있다.
소오스/드레인 영역(123)은 상승된(elevated) 소오스/드레인 영역일 수 있다. 따라서, 소오스/드레인 영역(123)의 상면은 제1 내지 제3 핀(F1, F2, F3)의 상면보다 높을 수 있다.
반도체 장치가 PMOS 트랜지스터인 경우, 소오스/드레인 영역(123)은 압축 스트레스 물질을 포함할 수 있다. 예를 들어, 압축 스트레스 물질은 Si에 비해서 격자상수가 큰 물질일 수 있고, 예를 들어 SiGe일 수 있다. 압축 스트레스 물질은 제1 및 제2 게이트 구조체(151, 152) 하부의 제1 내지 제3 핀(F1, F2, F3), 즉 채널 영역에 압축 스트레스를 가하여 채널 영역의 캐리어의 이동도(mobility)를 향상시킬 수 있다.
반도체 장치가 NMOS 트랜지스터인 경우, 소오스/드레인 영역(123)은 기판(101)과 동일 물질 또는, 인장 스트레스 물질을 포함할 수 있다. 예를 들어, 기판(101)이 Si일 때, 소오스/드레인 영역(123)은 Si일 수 있다. 다만, 다른 몇몇 실시예에서, 소오스/드레인 영역(123)은 Si보다 격자 상수가 작은 물질(예를 들어, SiC, SiP)일 수 있다.
소오스/드레인 영역(123) 상에는 실리사이드막(161)이 배치될 수 있다. 실리사이드막(161)은 소오스/드레인 영역(123)의 상면을 따라 형성될 수 있다. 실리사이드막(161)은 소오스/드레인 영역(123)이 컨택(163)과 접할 때의 면 저항, 접촉 저항 등을 감소시키는 역할을 할 수 있으며, 도전 물질, 예를 들어, Pt, Ni, Co 등을 포함할 수 있다.
또한, 도 2에는 실리사이드막(161)이 소오스/드레인 영역(123) 상에 전체적으로 형성되는 것으로 도시되어 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 다른 몇몇 실시예에서, 실리사이드막(161)은 소오스/드레인 영역(123)의 일부 영역 상에만 형성될 수 있다.
또한, 도 2에는 반도체 장치가 실리사이드막(161)을 포함하는 것으로 도시되어 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 다른 몇몇 실시예에서, 반도체 장치는 실리사이드막을 포함하지 않을 수 있다.
실리사이드막(161) 상에는 컨택(163)이 형성된다. 컨택(163)은 도전 물질로 형성될 수 있으며, 예를 들어, W, Al Cu 등을 포함할 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
삭제
삭제
제1 층간 절연막(131) 및 제2 층간 절연막(132)은 필드 절연막(110) 및 제1 내지 제3 핀(F1, F2, F3) 상에 순차적으로 형성된다. 제1 층간 절연막(131)은 외부 스페이서(115)의 측벽을 덮고, 컨택(163)의 측벽 일부를 덮을 수 있다. 제2 층간 절연막(132)은 컨택(163)의 나머지 측벽을 덮을 수 있다.
삭제
삭제
도 2에 도시된 것처럼, 제1 층간 절연막(131)의 상면은, 제1 게이트 구조체(151), 제2 게이트 구조체(152) 및 더미 게이트 구조체(153) 각각의 상면과 동일 평면에 위치할 수 있다. 평탄화 공정(예를 들어, CMP 공정)에 의해 제1 층간 절연막(131)의 상면과 제1 게이트 구조체(151), 제2 게이트 구조체(152) 및 더미 게이트 구조체(153) 각각의 상면이 동일 레밸에 위치할 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 다른 몇몇 실시예에서, 제1 층간 절연막(131)의 상면은, 제1 게이트 구조체(151), 제2 게이트 구조체(152) 및 더미 게이트 구조체(153) 각각의 상면과 다른 평면에 위치할 수 있다.
제2 층간 절연막(132)은 제1 게이트 구조체(151), 제2 게이트 구조체(152) 및 더미 게이트 구조체(153) 각각을 덮도록 형성될 수 있다. 제1 층간 절연막(131) 및 제2 층간 절연막(132)은 산화막, 질화막 및 산질화막 중 적어도 하나를 포함할 수 있다.
이하에서, 도 4 내지 도 20을 참조하여 본 발명의 기술적 사상에 따른 일 실시예에 따른 반도체 장치의 제조 방법을 설명한다.
도 4 내지 도 20은 본 발명의 기술적 사상에 따른 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다. 도 4 내지 도 20은 도 1의 A-A'를 절단한 단면에 해당하는 도면들이다. 이후, 도 4 내지 도 20을 참조로 제2 핀(F2)에 형성되는 반도체 장치의 제조 방법에 대해 주로 설명한다.
도 4를 참조하면, 기판(101) 상에 제2 핀(F2)을 형성한다. 제2 핀(F2)은 기판(101) 상에 형성되며, 제3 방향(Z1)으로 돌출될 수 있다. 제2 핀(F2)은 길이 방향인 제1 방향(X1)을 따라 길게 연장될 수 있으며, 제1 방향(X1)의 장변과 제2 방향(Y1)의 단변을 가질 수 있다. 제2 핀(F2)은 기판(101)의 일부 일 수도 있고, 기판(101)으로부터 성장된 에피층(epitaxial layer)을 포함할 수 있다. 예를 들어, 제2 핀(F2)은 Si 또는 SiGe 등을 포함할 수 있다.
이어서, 제2 핀(F2)의 측벽을 덮도록 절연막을 형성한다. 절연막은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막 중 적어도 하나를 포함하는 물질로 형성될 수 있다.
이어서, 절연막의 상부를 리세스하여 필드 절연막(110)을 형성하고, 제2 핀(F2)의 상부를 노출시킨다. 리세스 공정은 선택적 식각 공정을 포함할 수 있다.
한편, 필드 절연막(110) 위로 돌출된 제2 핀(F2)의 일부는, 에피택셜 공정에 의하여 형성될 수도 있다. 예를 들어, 절연막을 형성한 후에, 리세스 공정 없이 절연막에 의하여 노출된 제2 핀(F2)의 상면을 시드로 하는 에피택셜 공정에 의하여 제2 핀(F2)의 일부가 형성될 수 있다.
또한, 노출된 제2 핀(F2)에 문턱 전압 조절용 도핑이 수행될 수 있다. 예를 들어, NMOS 트랜지스터를 형성할 경우, 불순물은 붕소(B)일 수 있고, PMOS 트랜지스터를 형성할 경우, 불순물은 인(P) 또는 비소(As)일 수 있다.
이어서, 제2 핀(F2) 상에 제2 핀(F2)과 교차하는 제1 내지 제3 희생 게이트 구조체(111a, 111b, 111c)를 형성한다. 제1 내지 제3 희생 게이트 구조체(111a, 111b, 111c)는 제1 방향(X1)으로 서로 이격된다.
도 4에는 제1 내지 제3 희생 게이트 구조체(111a, 111b, 111c)의 길이 방향과 직각으로 즉, 제2 방향(Y1)으로 제2 핀(F2)과 교차하는 것으로 도시되어 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 다른 몇몇 실시예에서, 제1 내지 제3 희생 게이트 구조체(111a, 111b, 111c)는 제1 방향(X1)과 예각 및/또는 둔각을 이루면서 제2 핀(F2)과 교차할 수 있다.
제1 내지 제3 희생 게이트 구조체(111a, 111b, 111c)는 제2 핀(F2)의 상면과 측벽의 상부에 형성될 수 있다. 제1 내지 제3 희생 게이트 구조체(111a, 111b, 111c)는 예를 들어, 폴리 실리콘 또는 비정질 실리콘 일 수 있다.
제1 내지 제3 하드 마스크막(113a, 113b, 113c)은 각각 제1 내지 제3 희생 게이트 구조체(111a, 111b, 111c) 상에 형성될 수 있다. 제1 내지 제3 하드 마스크막(113a, 113b, 113c)은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막 중 적어도 하나를 포함하는 물질로 형성될 수 있다.
도 5를 참조하면, 제1 내지 제3 희생 게이트 구조체(111a, 111b, 111c)의 양 측벽에 외부 스페이서(115)를 형성한다. 외부 스페이서(115)는 제1 내지 제3 하드 마스크막(113a, 113b, 113c)의 상면을 노출할 수 있다. 외부 스페이서(115)는 실리콘 질화막, 실리콘 산질화막 또는 실리콘 산탄질화막 중 적어도 하나를 포함할 수 있다.
도 6을 참조하면, 제2 핀(F2)을 식각한다. 제1 내지 제3 희생 게이트 구조체(111a, 111b, 111c)가 덮은 부분을 제외하고 제2 핀(F2)의 나머지 부분을 식각한다. 따라서, 제1 내지 제3 희생 게이트 구조체(111a, 111b, 111c) 사이에서 노출된 제2 핀(F2)이 식각될 수 있다. 외부 스페이서(115)와 제1 내지 제3 하드 마스크막(113a, 113b, 113c)을 식각 마스크로 이용하여, 제2 핀(F2)을 식각할 수 있다.
이어서, 제2 핀(F2)의 식각된 부분에 소오스/드레인 영역(123)을 형성한다. 소오스/드레인 영역(123)은 상승된(elevated) 소오스/드레인 영역일 수 있다. 따라서, 소오스/드레인 영역(123)의 상면은 제2 핀(F2)의 상면보다 높을 수 있다. 소오스/드레인 영역(123)은 에피택셜 성장에 의해 형성될 수 있다.
도 7을 참조하면, 소오스/드레인 영역(123)을 덮는 제1 층간 절연막(131)을 형성한다. 제1 층간 절연막(131)은 외부 스페이서(115)의 측벽을 덮을 수 있으며, 제1 내지 제3 하드 마스크막(113a, 113b, 113c)의 상면은 노출시킨다. 제1 층간 절연막(131)은 예를 들어, 산화막을 포함할 수 있다. 이어서, 제1 내지 제3 하드 마스크막(113a, 113b, 113c)을 제거한다.
도 8을 참조하면, 제1 층간 절연막(131), 제1 내지 제3 희생 게이트 구조체(111a, 111b, 111c)의 상면을 덮는 보호막(133)을 형성한다. 보호막(133)은 후속 공정에서 제1 층간 절연막(131)이 식각되는 것을 방지할 수 있다. 보호막(133)은 예를 들어, 질화막, 산질화막 등을 포함할 수 있다.
도 9를 참조하면, 보호막(133) 상에 식각 마스크 패턴을 형성하고, 식각 마스크 패턴을 이용해 식각 공정을 수행하여 제2 리세스(143)를 형성한다. 제2 리세스(143)를 형성하기 위하여 순차적으로 제2 희생 게이트 구조체(111b) 상의 보호막(133), 제2 희생 게이트 구조체(111b)를 식각한다. 제2 리세스(143)는 제2 핀(F2)의 일부를 노출시킨다. 식각 마스크 패턴은 제거될 수 있다.
도 10을 참조하면, 제2 리세스(143)의 측벽, 제2 리세스(143)에 의해 노출된 제2 핀(F2)의 일부 및 보호막(133) 상에 제1 절연막(116)을 컨포말하게 형성한다. 이 경우, 제1 절연막(116)의 일부는 후속 공정을 통해 제1 내부 스페이서(171)의 일부를 형성할 수 있다.
제1 절연막(116)은 예를 들어, 실리콘 질화물(SiN)을 포함할 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
도 11을 참조하면, 에치-백(etch-back) 공정을 통해 제1 절연막(116) 및 보호막(133)의 일부를 식각한다. 구체적으로, 에치-백 고정을 통해 보호막(133) 상에 형성된 제1 절연막(166), 보호막(133)의 상부 일부 및 제2 리세스(143)의 상부 측벽에 형성된 제1 절연막(166)의 일부를 식각한다.
이로 인해, 제1 절연막(166)은 제2 리세스(143)의 측벽의 나머지 일부에만 형성될 수 있다.
도 12를 참조하면, 제2 핀(F2)을 식각하여 제2 리세스(143) 하부에 제1 리세스(144)를 형성한다. 제1 리세스(144)는 보호막(133) 및 제1 절연막(116)을 식각 마스크로 이용하여 형성될 수 있다. 제1 절연막(116)의 프로파일과 제1 리세스(144)의 프로파일은 서로 이어질 수 있다.
도 13을 참조하면, 보호막(133)의 상면과, 제2 리세스(143)의 측벽과, 제1 절연막(116)의 상면 및 측면과, 제1 리세스(144)의 내벽에 제2 절연막(117)을 컨포말하게 형성한다. 이 경우, 제2 절연막(117)의 일부는 후속 공정을 통해 제1 내부 스페이서(171)의 일부 및 캡핑막(141)을 형성할 수 있다.
제2 절연막(117)은 예를 들어, 실리콘 질화물(SiN)을 포함할 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
도 14를 참조하면, 제2 절연막(117) 상에 제3 절연막(118)을 형성한다. 구체적으로, 보호막(133) 상에 형성된 제2 절연막(117)을 덮고, 제1 및 제2 리세스(143, 144)를 채우도록 제3 절연막(118)을 형성한다. 제3 절연막(118)은 예를 들어, 실리콘 산화물(SiO2)을 포함할 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
도 15를 참조하면, 보호막(133) 상에 형성된 제3 절연막(118) 및 제2 리세스(143)에 형성된 제3 절연막(118)의 일부를 식각하여 소자 분리막(142)을 형성하고 제2 절연막(117)의 일부를 노출시킬 수 있다. 이 경우, 소자 분리막(142)의 상면은 제2 핀(F2)의 상면보다 높게 형성될 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
도 16을 참조하면, 노출된 제2 절연막(117) 및 소자 분리막(142) 상에 제4 절연막(119)을 컨포말하게 형성한다. 이 경우, 제4 절연막(119)의 일부는 후속 공정을 통해 제1 내부 스페이서(171)의 일부 및 제2 내부 스페이서(172)를 형성할 수 있다.
제4 절연막(119)은 예를 들어, 실리콘 질화물(SiN)을 포함할 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
도 17을 참조하면, 제4 절연막(119) 상에 희생 게이트막(114)을 형성한다. 구체적으로, 보호막(133) 상에 형성된 제4 절연막(119)을 덮고, 제2 리세스(143)를 채우도록 희생 게이트막(114)을 형성한다. 희생 게이트막(114)은 예를 들어, 폴리 실리콘 또는 비정질 실리콘 일 수 있다.
도 18을 참조하면, 평탄화 공정(예를 들어, CMP 공정)에 의해 보호막(133)의 상면, 제2 절연막(117)의 상면, 제4 절연막(119)의 상면 및 희생 게이트막(114)의 상면은 동일 평면에 형성될 수 있다.
도 19를 참조하면, 보호막(133) 상에 식각 마스크 패턴을 형성하고, 식각 마스크 패턴을 이용해 식각 공정을 수행하여 제1 절연막(116), 제2 절연막(117), 제4 절연막(119) 및 희생 게이트막(114) 각각의 일부를 식각한다. 이로 인해, 제4 절연막(119)에 의해 정의된 공간 내부에 제4 희생 게이트 구조체(111d)를 형성할 수 있다. 식각 마스크 패턴이 제거될 수 있다.
도 2 및 도 20을 참조하면, 보호막(133)을 제거한 후에, 제1 희생 게이트 구조체(111a), 제2 희생 게이트 구조체(111b) 및 제4 희생 게이트 구조체(111d)를 제거한다.
이어서, 제1 희생 게이트 구조체(111a)가 제거된 영역에 제1 게이트 구조체(151)를 형성하고, 제2 희생 게이트 구조체(111b)가 제거된 영역에 제2 게이트 구조체(152)를 형성하고, 제4 희생 게이트 구조체(111d)가 제거된 영역에 더미 게이트 구조체(153)를 형성한다
이 경우, 제1 게이트 구조체(151), 제2 게이트 구조체(152) 및 더미 게이트 구조체(153)는 동시에 형성될 수 있다.
이어서, 제1 게이트 구조체(151), 제2 게이트 구조체(152), 더미 게이트 구조체(153) 및 제1 층간 절연막(131) 상에 제2 층간 절연막(132)을 형성한다. 이어서, 제1 및 제2 층간 절연막(131, 132)을 관통하도록 컨택(163)을 형성함으로써 도 2에 도시된 반도체 장치를 제조할 수 있다.
이하에서, 도 21을 참조하여 본 발명의 기술적 사상에 따른 다른 실시예에 따른 반도체 장치를 설명한다. 도 2에 도시된 반도체 장치와의 차이점을 중심으로 설명한다.
도 21은 본 발명의 기술적 사상에 따른 다른 실시예에 따른 반도체 장치를 도시한 단면도이다.
도 21을 참조하면, 본 발명의 기술적 사상의 다른 실시예에 따른 반도체 장치는 도 2에 도시된 반도체 장치와 달리, 제1 내지 제3 캡핑 패턴(281, 282, 283)을 더 포함한다.
구체적으로, 도 21에 도시된 반도체 장치는 도 2에 도시된 반도체 장치와 비교하여, 제1 게이트 구조체(151) 상에 제1 캡핑 패턴(281)이 배치되고, 제2 게이트 구조체(152) 상에 제2 캡핑 패턴(282)이 배치되고, 더미 게이트 구조체(153) 상에 제3 캡핑 패턴(283)이 배치될 수 있다.
제1 내지 제3 캡핑 패턴(281, 282, 283)은 예를 들어, SiCN, SiN, SiON, SiCON, SiCO 중 적어도 하나를 포함할 수 있다.
이하에서, 도 22를 참조하여, 본 발명의 기술적 사상에 따른 또 다른 실시예에 따른 반도체 장치를 설명한다. 도 2에 도시된 반도체 장치와의 차이점을 중심으로 설명한다.
도 22는 본 발명의 기술적 사상의 또 다른 실시예에 따른 반도체 장치를 도시한 단면도이다.
도 22를 참조하면, 본 발명의 기술적 사상에 따른 또 다른 실시예에 따른 반도체 장치는 도 2에 도시된 반도체 장치와 달리, 소자 분리 영역(340)의 상면이 제1 내지 제3 핀(F1, F2, F3)의 상면과 동일한 높이 즉, 동일 평면 상에 형성된다.
구체적으로, 도 22에 도시된 반도체 장치 도 2에 도시된 반도체 장치와 비교하여, 캡핑막(341)의 상면, 소자 분리막(342)의 상면 및 제1 내지 제3 핀(F1, F2, F3)의 상면이 동일 평면 상에 형성될 수 있다. 또한, 제1 내부 스페이서(371)의 하면 및 제2 내부 스페이서(372)의 하면 역시 동일 평면 상에 형성될 수 있다.
이하에서, 도 23을 참조하여, 본 발명의 기술적 사상에 따른 또 다른 실시예에 따른 반도체 장치를 설명한다. 도 2에 도시된 반도체 장치와의 차이점을 중심으로 설명한다.
도 23은 본 발명의 기술적 사상에 따른 또 다른 실시예에 따른 반도체 장치를 도시한 단면도이다.
도 23을 참조하면, 본 발명의 기술적 사상에 따른 또 다른 실시예에 따른 반도체 장치는 도 2에 도시된 반도체 장치와 달리, 캡핑막이 없는 소자 분리 영역(즉, 소자 분리막)(442)이 형성된다.
이 경우, 소자 분리 영역(442)은 예를 들어, 실리콘 산화물(SiO2)을 포함할 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 다른 몇몇 실시예에서, 소자 분리 영역(442)은 실리콘 질화물(SiN), 실리콘 탄화물(SiC), 실리콘 산탄화물(SiOC), 실리콘 산질화물(SiON) 및 실리콘 산탄질화물(SiOCN) 중 적어도 하나를 포함할 수 있다.
삭제
이하에서, 도 24를 참조하여, 본 발명의 기술적 사상에 따른 또 다른 실시예에 따른 반도체 장치를 설명한다. 도 2에 도시된 반도체 장치와의 차이점을 중심으로 설명한다.
도 24는 본 발명의 기술적 사상에 따른 또 다른 실시예에 따른 반도체 장치를 도시한 단면도이다.
도 24를 참조하면, 본 발명의 기술적 사상에 따른 또 다른 실시예에 따른 반도체 장치는 도 2에 도시된 반도체 장치와 달리, 동일 평면 상에 있는 상면을 각각 가지는 제1 내부 스페이서(571) 및 더미 게이트 구조체(553)를 포함한다.
구체적으로, 도 24에 도시된 반도체 장치에서 도 2에 도시된 반도체 장치와 비교하여, 더미 게이트 절연층(553a)의 측면 및 하면이 제1 및 제2 내부 스페이서(571, 572)에 의해 전체적으로 둘러싸이고, 더미 게이트 전극(553b)이 더미 게이트 절연층(553a)의 내부를 채울 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 기술적 사상에 따른 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
F1, F2, F3: 제1 내지 제3 핀
101: 기판 110: 필드 절연막
123: 제1 내지 제3 소오스/드레인 영역
115: 외부 스페이서 131: 제1 층간 절연막
141: 캡핑막 142: 소자 분리막
151: 제1 게이트 구조체 152: 제2 게이트 구조체
153: 더미 게이트 구조체 161: 실리사이드막
163: 컨택 171: 제1 내부 스페이서
172: 제2 내부 스페이서

Claims (10)

  1. 기판으로부터 돌출되어 제1 방향으로 연장되는 적어도 하나의 핀;
    상기 적어도 하나의 핀 내에 배치되는 복수의 소오스/드레인 영역;
    상기 복수의 소오스/드레인 영역 사이에 형성되는 리세스;
    상기 리세스의 내벽을 따라 연장되는 캡핑막 및 상기 캡핑막 상에 배치되어 상기 리세스를 채우는 소자 분리막을 포함하는 소자 분리 영역;
    상기 소자 분리 영역 상에 상기 제1 방향과 다른 제2 방향으로 연장되고, 더미 게이트 절연막을 포함하는 더미 게이트 구조체;
    상기 더미 게이트 구조체의 양 측벽 상에 배치되는 복수의 외부 스페이서;
    상기 더미 게이트 절연막과 상기 복수의 외부 스페이서 사이에 배치되는 복수의 제1 내부 스페이서; 및
    상기 더미 게이트 절연막과 상기 소자 분리 영역 사이에 배치되고, 상기 복수의 제1 내부 스페이서 사이에 배치되고, 상기 캡핑막으로부터 이격된 제2 내부 스페이서를 포함하되,
    상기 복수의 제1 내부 스페이서는 상기 더미 게이트 구조체의 일부와 수직적으로 오버랩되고,
    상기 제2 내부 스페이서의 폭은 상기 더미 게이트 구조체의 상면의 폭보다 작은 반도체 장치.
  2. 제 1항에 있어서,
    상기 복수의 제1 내부 스페이서 각각의 두께는 상기 캡핑막의 두께보다 큰 반도체 장치.
  3. 제 1항에 있어서,
    상기 더미 게이트 구조체는 상기 더미 게이트 절연막 상에 배치되는 금속층을 더 포함하는 반도체 장치.
  4. 제 1항에 있어서,
    상기 캡핑막은 상기 적어도 하나의 핀과 접촉하는 제1 면과, 상기 제1 면과 대향하는 제2 면을 포함하고, 상기 소자 분리막은 상기 캡핑막의 제2 면 상에 형성되고,
    상기 복수의 제1 내부 스페이서 각각의 일부는 상기 캡핑막의 제2 면보다 측면 방향으로 더 돌출된 반도체 장치.
  5. 제 1항에 있어서,
    상기 소자 분리막의 상면은 상기 적어도 하나의 핀의 상면보다 높게 형성되는 반도체 장치.
  6. 제 1항에 있어서,
    상기 소자 분리막의 상면은 상기 적어도 하나의 핀의 상면과 실질적으로 동일 평면에 위치하는 반도체 장치.
  7. 제 1항에 있어서,
    상기 캡핑막, 상기 복수의 제1 내부 스페이서 및 상기 제2 내부 스페이서는 적어도 하나의 동일한 물질을 포함하고,
    상기 캡핑막, 상기 복수의 제1 내부 스페이서 및 상기 제2 내부 스페이서 각각의 물질은 상기 소자 분리막의 물질과는 다른 적어도 하나의 물질을 포함하는 반도체 장치.
  8. 제 1항에 있어서,
    상기 더미 게이트 구조체의 양 측벽에 위치한 제1 게이트 구조체 및 제2 게이트 구조체를 더 포함하되,
    상기 제1 게이트 구조체 및 상기 제2 게이트 구조체 각각은 상기 제2 방향으로 연장되는 반도체 장치.
  9. 제 8항에 있어서,
    상기 복수의 제1 내부 스페이서의 상면은 상기 제1 및 제2 게이트 구조체의 상면보다 낮게 형성되는 반도체 장치.
  10. 제 1항에 있어서,
    상기 복수의 외부 스페이서의 상면은 상기 복수의 제1 내부 스페이서의 상면과 실질적으로 동일 평면에 위치하는 반도체 장치.
KR1020170072389A 2017-06-09 2017-06-09 반도체 장치 KR102291559B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020170072389A KR102291559B1 (ko) 2017-06-09 2017-06-09 반도체 장치
US15/842,050 US10431673B2 (en) 2017-06-09 2017-12-14 Semiconductor devices
CN201810524887.2A CN109037308B (zh) 2017-06-09 2018-05-28 半导体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020170072389A KR102291559B1 (ko) 2017-06-09 2017-06-09 반도체 장치

Publications (2)

Publication Number Publication Date
KR20180134542A KR20180134542A (ko) 2018-12-19
KR102291559B1 true KR102291559B1 (ko) 2021-08-18

Family

ID=64564289

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020170072389A KR102291559B1 (ko) 2017-06-09 2017-06-09 반도체 장치

Country Status (3)

Country Link
US (1) US10431673B2 (ko)
KR (1) KR102291559B1 (ko)
CN (1) CN109037308B (ko)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102314134B1 (ko) 2017-03-10 2021-10-18 삼성전자 주식회사 집적회로 소자 및 그 제조 방법
US10490458B2 (en) 2017-09-29 2019-11-26 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of cutting metal gates and structures formed thereof
US10658225B2 (en) * 2018-01-19 2020-05-19 Taiwan Semiconductor Manufacturing Co., Ltd. FinFET devices and methods of forming the same
US10529860B2 (en) * 2018-05-31 2020-01-07 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and method for FinFET device with contact over dielectric gate
US10763255B2 (en) * 2018-08-14 2020-09-01 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US20200227323A1 (en) * 2019-01-13 2020-07-16 Globalfoundries Inc. Isolation structures of finfet semiconductor devices
US11056399B2 (en) * 2019-04-10 2021-07-06 International Business Machines Corporation Source and drain EPI protective spacer during single diffusion break formation
US11127834B2 (en) * 2019-10-11 2021-09-21 Globalfoundries U.S. Inc Gate structures
US11437277B2 (en) * 2020-04-28 2022-09-06 Taiwan Semiconductor Manufacturing Co., Ltd. Forming isolation regions for separating fins and gate stacks
DE102020119859A1 (de) 2020-04-29 2021-11-04 Taiwan Semiconductor Manufacturing Co., Ltd. Bildung von hybrid-isolationsregionen durch aussparen und erneutes abscheiden
US11404323B2 (en) * 2020-04-29 2022-08-02 Taiwan Semiconductor Manufacturing Co., Ltd. Formation of hybrid isolation regions through recess and re-deposition
CN112349722B (zh) * 2020-10-15 2021-11-09 长江存储科技有限责任公司 半导体器件结构及其制备方法
US20220416026A1 (en) * 2021-06-29 2022-12-29 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of manufacturing the same

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140374830A1 (en) 2013-06-25 2014-12-25 Samsung Electronics Co., Ltd. Semiconductor device and fabricating method thereof

Family Cites Families (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6970372B1 (en) 2004-06-29 2005-11-29 International Business Machines Corporation Dual gated finfet gain cell
US8669145B2 (en) 2004-06-30 2014-03-11 International Business Machines Corporation Method and structure for strained FinFET devices
US20070018239A1 (en) 2005-07-20 2007-01-25 International Business Machines Corporation Sea-of-fins structure on a semiconductor substrate and method of fabrication
US20070287256A1 (en) 2006-06-07 2007-12-13 International Business Machines Corporation Contact scheme for FINFET structures with multiple FINs
US7898037B2 (en) 2007-04-18 2011-03-01 Taiwan Semiconductor Manufacturing Company, Ltd. Contact scheme for MOSFETs
US8952547B2 (en) 2007-07-09 2015-02-10 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device with contact structure with first/second contacts formed in first/second dielectric layers and method of forming same
DE102008063429B4 (de) 2008-12-31 2015-03-26 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Einstellen der Konfiguration eines Mehr-Gatetransistors durch Steuern einzelner Stege
US8362572B2 (en) 2010-02-09 2013-01-29 Taiwan Semiconductor Manufacturing Co., Ltd. Lower parasitic capacitance FinFET
US8642416B2 (en) 2010-07-30 2014-02-04 Monolithic 3D Inc. Method of forming three dimensional integrated circuit devices using layer transfer technique
US8848423B2 (en) 2011-02-14 2014-09-30 Shine C. Chung Circuit and system of using FinFET for building programmable resistive devices
US9368502B2 (en) 2011-10-17 2016-06-14 GlogalFoundries, Inc. Replacement gate multigate transistor for embedded DRAM
US8693235B2 (en) 2011-12-06 2014-04-08 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus for finFET SRAM arrays in integrated circuits
US8964453B2 (en) 2012-06-28 2015-02-24 Synopsys, Inc. SRAM layouts
CN102832133B (zh) 2012-08-29 2014-12-03 北京大学 在体硅上制备独立双栅FinFET的方法
US8723225B2 (en) 2012-10-04 2014-05-13 Taiwan Semiconductor Manufacturing Company, Ltd. Guard rings on fin structures
US8866235B2 (en) 2012-11-09 2014-10-21 Taiwan Semiconductor Manufacturing Company, Ltd. Source and drain dislocation fabrication in FinFETs
US9111801B2 (en) 2013-04-04 2015-08-18 Stmicroelectronics, Inc. Integrated circuit devices and fabrication techniques
US9953975B2 (en) 2013-07-19 2018-04-24 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for forming STI regions in integrated circuits
US9209201B2 (en) 2013-10-23 2015-12-08 Taiwan Semiconductor Manufacturing Company Limited Systems and methods for integrating different channel materials into a CMOS circuit by using a semiconductor structure having multiple transistor layers
US9515172B2 (en) 2014-01-28 2016-12-06 Samsung Electronics Co., Ltd. Semiconductor devices having isolation insulating layers and methods of manufacturing the same
US9530777B2 (en) 2014-03-04 2016-12-27 Stmicroelectronics, Inc. FinFETs of different compositions formed on a same substrate
US9397101B2 (en) 2014-03-06 2016-07-19 Qualcomm Incorporated Stacked common gate finFET devices for area optimization
KR102158962B1 (ko) * 2014-05-08 2020-09-24 삼성전자 주식회사 반도체 장치 및 그 제조 방법
KR102202753B1 (ko) * 2014-08-11 2021-01-14 삼성전자주식회사 반도체 장치 및 그 제조 방법
US9171752B1 (en) 2014-08-12 2015-10-27 Globalfoundries Inc. Product comprised of FinFET devices with single diffusion break isolation structures, and methods of making such a product
US9395489B2 (en) 2014-10-08 2016-07-19 International Business Machines Corporation Complementary metal oxide semiconductor device with III-V optical interconnect having III-V epitaxially formed material
US9362181B1 (en) 2014-12-05 2016-06-07 Globalfoundries Inc. Methods of forming diffusion breaks on integrated circuit products comprised of FinFET devices and the resulting products
US9536882B2 (en) 2014-12-18 2017-01-03 Globalfoundries Inc. Field-isolated bulk FinFET
TWI642185B (zh) 2015-03-18 2018-11-21 聯華電子股份有限公司 半導體元件及其製作方法
TWI638385B (zh) * 2015-03-31 2018-10-11 聯華電子股份有限公司 半導體裝置的圖案化結構及其製作方法
US9536964B2 (en) 2015-05-29 2017-01-03 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming via profile of interconnect structure of semiconductor device structure
KR102399027B1 (ko) 2015-06-24 2022-05-16 삼성전자주식회사 반도체 장치
CN106340455B (zh) * 2015-07-06 2021-08-03 联华电子股份有限公司 半导体元件及其制作方法
CN106711213B (zh) * 2015-07-20 2021-02-26 联华电子股份有限公司 半导体元件及其制作方法
KR102399029B1 (ko) * 2015-10-20 2022-05-16 삼성전자주식회사 반도체 장치
US9647116B1 (en) * 2015-10-28 2017-05-09 Taiwan Semiconductor Manufacturing Co., Ltd. Method for fabricating self-aligned contact in a semiconductor device

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140374830A1 (en) 2013-06-25 2014-12-25 Samsung Electronics Co., Ltd. Semiconductor device and fabricating method thereof

Also Published As

Publication number Publication date
KR20180134542A (ko) 2018-12-19
CN109037308A (zh) 2018-12-18
US20180358450A1 (en) 2018-12-13
US10431673B2 (en) 2019-10-01
CN109037308B (zh) 2022-06-14

Similar Documents

Publication Publication Date Title
KR102291559B1 (ko) 반도체 장치
KR102514620B1 (ko) 반도체 소자 및 이의 제조 방법
US10847515B2 (en) Semiconductor devices with nanowires and methods for fabricating the same
KR102574320B1 (ko) 핀펫을 구비하는 반도체 소자
US11107815B2 (en) Semiconductor device
KR102544153B1 (ko) 반도체 장치 및 그 제조 방법
US10804403B2 (en) Method of fabricating semiconductor devices
KR20200067225A (ko) 반도체 장치 및 그 제조 방법
US11189707B2 (en) Semiconductor device
US11462613B2 (en) Semiconductor device
KR102577262B1 (ko) 확산 방지 영역을 갖는 반도체 소자
US10741659B2 (en) Semiconductor device
KR20220030374A (ko) 반도체 장치
US20230411517A1 (en) Semiconductor devices
CN111490044A (zh) 半导体器件
US20220285511A1 (en) Semiconductor device
KR102582074B1 (ko) 반도체 장치 및 그 제조 방법
TW202040697A (zh) 形成半導體裝置的方法
KR20190075532A (ko) 반도체 장치 및 그 제조 방법
US11621353B2 (en) Semiconductor devices and methods of fabricating the same
US20240030326A1 (en) Semiconductor device and method of manufacturing the same
US20230187519A1 (en) Semiconductor devices
US20230109987A1 (en) Semiconductor device
TW202224186A (zh) 半導體裝置
KR20230166596A (ko) 반도체 소자

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant