KR102574320B1 - 핀펫을 구비하는 반도체 소자 - Google Patents

핀펫을 구비하는 반도체 소자 Download PDF

Info

Publication number
KR102574320B1
KR102574320B1 KR1020180070820A KR20180070820A KR102574320B1 KR 102574320 B1 KR102574320 B1 KR 102574320B1 KR 1020180070820 A KR1020180070820 A KR 1020180070820A KR 20180070820 A KR20180070820 A KR 20180070820A KR 102574320 B1 KR102574320 B1 KR 102574320B1
Authority
KR
South Korea
Prior art keywords
source
layer
etch stop
stop layer
drain region
Prior art date
Application number
KR1020180070820A
Other languages
English (en)
Other versions
KR20190143185A (ko
Inventor
노창우
송승민
배금종
배동일
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020180070820A priority Critical patent/KR102574320B1/ko
Priority to US16/205,851 priority patent/US10903324B2/en
Priority to CN201910145007.5A priority patent/CN110620110B/zh
Publication of KR20190143185A publication Critical patent/KR20190143185A/ko
Priority to US17/127,230 priority patent/US11699728B2/en
Application granted granted Critical
Publication of KR102574320B1 publication Critical patent/KR102574320B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41791—Source or drain electrodes for field effect devices for transistors with a horizontal current flow in a vertical sidewall, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76832—Multiple layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7853—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET the body having a non-rectangular crossection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L2029/7858—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET having contacts specially adapted to the FinFET geometry, e.g. wrap-around contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

핀펫을 구비하는 반도체 소자는 기판 상에 배치되는 활성 핀들; 상기 활성 핀의 양 측에 배치되는 소자분리층; 상기 활성 핀들 및 상기 소자분리층과 교차되는 게이트 구조체; 상기 게이트 구조체의 측벽에서 상기 활성 핀들 상에 배치되는 소스/드레인 영역; 상기 소자분리층 상에 배치되며, 상기 게이트 구조체의 측벽의 일부 및 상기 소스/드레인 영역의 표면의 일부와 접하여 형성되는 제1 층간 절연층; 상기 제1 층간 절연층, 상기 게이트 구조체, 및 상기 소스/드레인 영역을 덮는 식각 정지층; 및 상기 식각 정지층을 관통하여 상기 소스/드레인 영역에 접촉되는 콘택 플러그를 포함하며, 상기 소스/드레인 영역은 상기 활성 핀들의 상면과 접촉하는 주 성장부들과 상기 주 성장부들의 가장자리 부분이 병합된 병합 성장부를 포함할 수 있다.

Description

핀펫을 구비하는 반도체 소자{Semiconductor device including fin-FET}
핀펫을 구비하는 반도체 소자 및 이의 제조 방법에 관한 것이다.
반도체 소자의 고집적화 필요에 따라 다수의 콘택 플러그들을 제한된 공간에 형성하는 것이 점점 어려워지고 있다. 콘택 플러그들은 하부 패턴들과 상부 배선들 사이에 전기적인 접속을 제공하는 역할을 한다.
콘택 플러그를 형성하는 공정에서 하부 패턴이 과도하게 리세스 되어 게이트 전극와 콘택 플러그 사이에 기생 커패시턴스가 발생하고, 전류 딜레이가 유발되는 문제점이 발생하고 있다.
본 개시의 실시예들에 따른 과제는 기생 커패시턴스의 발생을 최소화하고 우수한 동작 특성을 갖는 반도체 소자를 제공하는데 있다.
본 개시의 실시예에 따른 반도체 소자는 기판 상에 제1 방향으로 연장되어 배치되는 활성 핀들; 상기 활성 핀의 양 측에 배치되는 소자분리층; 상기 활성 핀들 및 상기 소자분리층과 교차되어 제2 방향으로 연장되는 게이트 구조체; 상기 게이트 구조체의 측벽에서 상기 활성 핀들 상에 배치되는 소스/드레인 영역; 상기 소자분리층 상에 배치되며, 상기 게이트 구조체의 측벽의 일부 및 상기 소스/드레인 영역의 표면의 일부와 접하여 형성되는 제1 층간 절연층; 상기 제1 층간 절연층, 상기 게이트 구조체의 측벽의 일부, 및 상기 소스/드레인 영역의 표면의 일부를 덮는 식각 정지층; 및 상기 식각 정지층을 관통하여 상기 소스/드레인 영역에 접촉되는 콘택 플러그를 포함하며, 상기 소스/드레인 영역은 상기 활성 핀들의 상면과 접촉하는 주 성장부들과 상기 주 성장부들의 가장자리 부분이 병합된 병합 성장부를 포함할 수 있다.
본 개시의 다른 실시예에 따른 반도체 소자는 기판 상에 제1 방향으로 연장되어 배치되는 활성 핀; 상기 활성 핀의 양 측에 배치되는 소자분리층; 상기 활성 핀 및 상기 소자분리층과 교차되어 제2 방향으로 연장되는 게이트 구조체; 상기 게이트 구조체의 양측에서, 상기 활성 핀 상에 배치되는 소스/드레인 영역; 상기 소자분리층, 상기 게이트 구조체의 측벽, 및 상기 소스/드레인 영역을 덮으며, 시그마-모양(∑을 가지는 식각 정지층; 상기 식각 정지층에 개재되는 제1 층간 절연층; 및 상기 식각 정지층을 관통하여 상기 소스/드레인 영역의 상면에 접하는 콘택 플러그를 포함할 수 있다.
본 개시의 또 다른 실시예에 따른 반도체 소자는 기판 상에 제1 방향으로 연장되어 배치되는 활성 핀; 상기 활성 핀의 양 측에 배치되는 소자분리층; 상기 활성 핀 및 상기 소자분리층과 교차되어 제2 방향으로 연장되는 게이트 구조체; 상기 게이트 구조체의 측벽에서 상기 활성 핀 상에 배치되는 소스/드레인 영역; 상기 소자분리층, 상기 소스/드레인 영역, 및 상기 게이트 구조체의 측벽을 덮는 하부 식각 정지층; 상기 하부 식각 정지층 상에 배치되며, 상기 소스/드레인 영역의 상단보다 낮은 높이를 갖는 제1 층간 절연층; 상기 하부 식각 정지층의 일부와 상기 제1 층간 절연층을 덮는 상부 식각 정지층; 상기 하부 식각 정지층 및 상기 상부 식각 정지층을 관통하여 상기 소스/ 드레인 영역의 상면에 접촉되는 콘택 플러그를 포함하며, 상기 콘택 플러그의 중심선은 상기 제2 방향으로 상기 소스/드레인 영역의 중심선과 어긋나게 배치될 수 있다.
본 개시의 실시예에 따르면, 콘택 플러그를 형성하는 공정에서 층간 절연층의 과도한 리세스를 방지하는 식각 정지층을 제공할 수 있다. 식각 정지층은 콘택 플러그와 게이트 전극 사이의 기생 커패시턴스의 발생을 최소화하도록 콘택 플러그가 배치되는 콘택 홀의 깊이를 조절하는 역할을 할 수 있다.
도 1은 본 개시의 실시예에 따른 반도체 소자의 개략적인 레이아웃이다.
도 2는 본 개시의 실시예에 따른 반도체 소자를 도시하는 사시도이다.
도 3a는 도 2의 A-A'에 대한 단면도이다.
도 3b는 도 2의 B-B'에 대한 단면도이다.
도 3c는 도 2의 C-C'에 대한 단면도이다.
도 4는 도 2의 다른 실시예에 따른 B-B'에 대한 단면도이다.
도 5는 본 개시의 다른 실시예에 따른 반도체 소자를 도시하는 사시도이다.
도 6a는 도 5의 A-A'에 대한 단면도이다.
도 6b는 도 5의 B-B'에 대한 단면도이다.
도 7은 본 개시의 또 다른 실시예에 따른 반도체 소자를 도시하는 사시도이다.
도 8a는 도 7의 A-A'에 대한 단면도이다.
도 8b는 도 7의 B-B'에 대한 단면도이다.
도 9는 본 개시의 또 다른 실시예에 따른 반도체 소자를 도시하는 사시도이다.
도 10는 도 9의 A-A'에 대한 단면도이다.
도 11 내지 도 30은 본 개시의 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 도면들이다.
도 1은 본 개시의 실시예에 따른 반도체 소자의 개략적인 레이아웃이다. 도 2는 본 개시의 실시예에 따른 반도체 소자를 도시하는 사시도이다. 도 3a는 도 2의 A-A'에 대한 단면도이다. 도 3b는 도 2의 B-B'에 대한 단면도이다. 도 3c는 도 2의 C-C'에 대한 단면도이다. 도 4는 도 2의 다른 실시예에 따른 B-B'에 대한 단면도이다. 설명의 편의를 위하여 도 1에서는 주요 구성요소들만 도시하였으며, 도 2에서는 제2 층간 절연층과 상부 콘택 플러그를 생략하고 도시하였다.
도 1 내지 도 4를 참조하면, 반도체 소자(100)는 기판(101), 활성 핀들(105), 소자분리층(107), 소스/드레인 영역들(110), 게이트 구조체(140), 제1 층간 절연층(153), 식각 정지층(160), 제2 층간 절연층(153), 콘택 플러그들(180), 및 상부 콘택 플러그들(190)을 포함할 수 있다. 본 개시의 실시예에 따른 반도체 소자(100)는 활성 핀들(105)이 핀(fin) 구조를 갖는 트랜지스터(Fin-FET)일 수 있다.
기판(101)은 X방향(제1 방향)과 Y방향(제2 방향)으로 연장되는 상면을 가질 수 있다. 기판(101)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 산화물 반도체를 포함할 수 있다. 예를 들어, Ⅳ족 반도체는 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다. 기판(101)은 벌크 웨이퍼, 에피택셜층, SOI(Silicon On Insulator)층, 또는 SeOI(Semiconductor On Insulator)층 등으로 제공될 수 있다.
활성 핀들(105)은 기판(101)의 주면으로부터 돌출되어 핀(fin) 구조로 형성될 수 있다. 활성 핀들(105)은 X방향(제1 방향)으로 연장되도록 배치될 수 있다. 활성 핀들(105)은 기판(101)의 일부로 이루어지거나, 기판(101)으로부터 성장된 에피층을 포함할 수 있다. 다만, 게이트 구조체(140)의 측면에서는 기판(101) 상의 활성 핀들(105)이 리세스되고 소스/드레인 영역(110)이 배치될 수 있다.
소자분리층(107)은 기판(101)에서 활성 핀들(105)을 정의할 수 있다. 소자분리층(107)은 기판(101) 상에 활성 핀들(105)의 양 측에 배치될 수 있다. 소자분리층(107)은 절연 물질로 이루어질 수 있다. 예를 들어, 소자분리층(107)은 쉘로우 트렌치 소자 분리(shallow trench isolation, STI) 공정에 의하여 형성될 수 있다. 소자분리층(107)은 예를 들어, 산화물, 질화물, 또는 이들의 조합일 수 있다.
소스/드레인 영역들(110)은 게이트 구조체(140)의 양측에서, 활성 핀들(105) 상에 배치될 수 있다. 소스/드레인 영역들(110)은 반도체 소자(110)의 소스 영역 또는 드레인 영역으로 제공될 수 있다. 일 실시예에 있어서, 소스/드레인 영역들(110)은 상면이 게이트 구조체(140)의 하면보다 높게 위치하는 엘리베이티드(elevated) 소스/드레인 형태일 수 있으나 이에 한정되는 것은 아니다. 본 개시의 실시예에서는, 소스/드레인 영역들(110)이 오각형 형상으로 도시되었으나, 소스/드레인 영역들(110)은 다양한 형상을 가질 수 있으며, 예를 들어, 다각형, 원 및 직사각형 중 어느 하나의 형상을 가질 수 있다.
소스/드레인 영역들(110)은 활성 핀들(105) 상에서 서로 연결된 또는 병합된(merged) 구조를 가질 수 있다. 본 개시의 실시예에서, 소스/드레인 영역들(110)은 세 개의 활성 핀들(105) 상에서 서로 연결되는 구조가 도시되었으나, 이에 한정되지 않는다. 예를 들어, 소스/드레인 영역들(110)은 두 개의 활성 핀들(105) 상에서 서로 연결된 구조를 가질 수 있다. 또는, 도 4에 도시된 것과 같이, 한 개의 활성 핀 상에 형성될 수도 있다. 소스/드레인 영역들(110)은 예를 들어, 실리콘(Si) 또는 실리콘 게르마늄(SiGe)을 포함할 수 있다.
소스/드레인 영역들(110)은 주 성장부(GE)와 병합 성장부(ME)를 포함할 수 있다. 주 성장부(GE)는 활성 핀들(105)의 리세스된 영역으로부터 결정 성장된 부분일 수 있다. 병합 성장부(ME)는 주 성장부들(GE)의 가장자리 부분이 서로 병합된 부분일 수 있다. 병합 성장부(ME)는 결정화 공정이 진행되는 동안 주 성장부들(GE)의 인접한 가장자리 부분들이 병합되고, 병합된 부분이 상하로 확장되어 형성될 수 있다.
소스/드레인 영역(110)은 측방 돌출부(P)와 측방 돌출단(E)을 포함할 수 있다. 측방 돌출부(P)는 소스/드레인 영역(110)에서 활성 핀(105)의 외측 방향으로 돌출된 부분일 수 있다. 예를 들어, 측방 돌출단(E)은 측방 돌출부(P)에서 활성 핀(105)과의 수평 거리가 최대인 지점일 수 있다. 측방 돌출부(P)와 측방 돌출단(E)은 소스/드레인 영역(110)의 양 측에 형성될 수 있다.
소스/드레인 영역(110)은 제1 표면(SUR1), 및 제2 표면(SUR2)을 포함할 수 있다. 제1 표면(SUR1)은 측방 돌출단(E)을 기준으로 소스/드레인 영역(110)의 하부에 위치하며, 기판(101)의 상면에 대하여 경사지게 형성될 수 있다. 제1 표면(SUR1)은 소스/드레인 영역(110)의 하면으로부터 소스/드레인 영역(110)의 외측 상방으로 연장될 수 있다. 제2 표면(SUR2)은 제1 표면(SUR1)은 측방 돌출단(E)을 기준으로 소스/드레인 영역(110)의 상부에 위치할 수 있다. 제2 표면(SUR2)은 굴곡을 가질 수 있다. 제2 표면(SUR2)은 웨이브(wave) 형상을 가질 수 있다. 제2 표면(SUR2)은 제1 표면(SUR1)과 접하면서 측방 돌출단(E)을 형성할 수 있다. 제2 표면(SUR2)에는 병합 성장부(ME)의 상단(MT)이 위치할 수 있다. 예를 들어, 제2 표면(SUR2)의 활성 핀들(105) 사이에 배치된 골짜기 영역의 최하단이 병합(ME) 성장부의 상단(MT)과 대응될 수 있다.
게이트 구조체(140)은 활성 핀들(105)의 상부에서 활성 핀들(105)과 교차하도록 배치되며, 게이트 절연층(142), 제1 게이트 전극(145), 제2 게이트 전극(147), 게이트 캡핑층(148) 및 스페이서(149)를 포함할 수 있다.
게이트 절연층(142)은 활성 핀들(105)과 제1 게이트 전극(145) 및 제2 게이트 전극(147)의 사이에 배치될 수 있다. 게이트 절연층(142)은 산화물, 질화물 또는 고유전율(high-k) 물질을 포함할 수 있다. 고유전율 물질은, 실리콘 산화막(SiO2)보다 높은 유전 상수(dielectric constant)를 가지는 유전 물질을 의미할 수 있다. 고유전율 물질은, 예를 들어, 알루미늄 산화물(Al2O3), 탄탈륨 산화물(Ta2O3), 티타늄 산화물(TiO2), 이트륨 산화물(Y2O3), 지르코늄 산화물(ZrO2), 지르코늄 실리콘 산화물(ZrSixOy), 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSixOy), 란탄 산화물(La2O3), 란탄 알루미늄 산화물(LaAlxOy), 란탄 하프늄 산화물(LaHfxOy), 하프늄 알루미늄 산화물(HfAlxOy), 및 프라세오디뮴 산화물(Pr2O3) 중 어느 하나일 수 있다. 다른 실시예에 있어서, 게이트 절연층(142)은 제1 및 제2 게이트 전극(145, 147)의 하면에만 형성될 수 있다.
제1 게이트 전극(145) 및 제2 게이트 전극(147)은 순차적으로 게이트 절연층(142) 상에 배치될 수 있다. 반도체 소자가 트랜지스터인 경우, 제1 및 제2 게이트 전극(147)과 교차되는 활성 핀들(105)에는 채널 영역이 형성될 수 있다. 제1 및 제2 게이트 전극(147)은 서로 다른 물질로 이루어질 수 있다. 제1 게이트 전극(145)은 예를 들어, 티타늄 질화막(TiN), 탄탈륨 질화막(TaN), 또는 텅스텐 질화막(WN)과 같은 금속 질화물을 포함할 수 있다. 제2 게이트 전극(147)은 예를 들어, 알루미늄(Al), 텅스텐(W), 또는 몰리브덴(Mo) 등의 금속 물질 또는 도핑된(doped) 폴리실리콘과 같은 반도체 물질을 포함할 수 있다. 제1 게이트 전극(145)은 제2 게이트 전극(147)에 대한 확산 방지층으로서의 역할을 할 수 있으나, 이에 한정되지는 않는다. 다른 실시예에서, 게이트 구조체는 하나의 층으로 이루어진 게이트 전극을 포함할 수 있고, 또는 3층 이상으로 이루어진 게이트 전극들을 포함할 수 있다.
게이트 캡핑층(148)은 게이트 절연층(142), 제1 게이트 전극(145), 및 제2 게이트 전극(147) 상에 배치될 수 있다. 게이트 캡핑층의 상면은 스페이서(149)의 상면과 실질적으로 동일 평면상에 위치할 수 있다. 예를 들어, 게이트 캡핑층(148)은 실리콘 질화막, 실리콘 산질화막 중 적어도 하나를 포함할 수 있으나, 이에 한정되는 것은 아니다. 또한, 일부 실시예에 있어서, 게이트 캡핑층(148)은 필요에 따라 생략될 수도 있다.
스페이서(149)는 게이트 캡핑층(148), 제1 게이트 전극(145) 및 제2 게이트 전극(147)의 양 측에 배치될 수 있다. 스페이서(149)는 게이트 절연층(142)의 측벽에 접하여 배치될 수 있다. 스페이서(149)는 소스/드레인 영역(110)과 제1 및 제2 게이트 전극(145, 147)을 절연시킬 수 있다. 스페이서(149)는 산화물, 질화물 및 산질화물로 이루어질 수 있으며, 다층막으로 이루어질 수도 있다.
제1 층간 절연층(153)은 소자분리층(107) 상에 배치되며, 소스/드레인 영역(110)의 표면의 일부와 게이트 구조체(140)의 측벽의 일부에 접촉될 수 있다. 제1 층간 절연층(153)은 소스/드레인 영역(110)의 제1 표면(SUR1)에 접촉되고, 제2 표면(SUR2)의 일부에 접촉될 수 있다. 제1 층간 절연층(153)은 소스/드레인 영역(110)보다 높이가 낮을 수 있다. 제1 층간 절연층(153)의 높이는 소스/드레인 영역(110)의 측방 돌출단(E)보다 높고, 병합 성장부(ME)의 상단(MT)보다는 낮을 수 있다. 제1 층간 절연층(153)은 절연성 물질로 이루어질 수 있으며, 산화막, 질화막, 및 산질화막 중 적어도 하나를 포함할 수 있다. 예를 들어, 제1 층간 절연층(153)은 TOSZ(tonen silazene) 또는 TESO(tetraethylortho silicate)막 일 수 있다.
식각 정지층(160)은 제1 층간 절연층(153)의 상면, 콘택 플러그(180)가 배치된 영역을 제외한 소스/드레인 영역(110)의 표면, 및 게이트 구조체(140)의 측면을 덮을 수 있다. 식각 정지층(160)은 콘택 플러그(180)의 형성을 위하여 제2 층간 절연층(155)의 일부를 식각하는 공정에서 식각 종료점(endpoint)을 검출하는데 사용될 수 있다. 예를 들어, 식각 정지층(160)은 실리콘 질화물(Si3N4)일 수 있다.
식각 정지층(160)은 제1 층간 절연층(153)의 상면과 접하는 평탄한 하면(SUR_L)과 소스/드레인 영역(110)의 상면과 접하는 웨이브 하면을 포함할 수 있다. 일 실시예에 있어서, 평탄한 하면(SUR_L)은 소스/드레인 영역(110)의 측방 돌출단(E)의 레벨(LV1)보다 높은 레벨에 위치할 수 있다. 또한, 평탄한 하면(SUR_L)은 소스/드레인 영역(110)의 병합 성장부(ME)의 상단(MT)(LV2)보다 낮은 레벨에 위치할 수 있다. 다른 실시예에 있어서, 평탄한 하면(SUR_L)은 소스/드레인 영역(110)의 측방 돌출단(E)의 레벨(LV1)과 병합 성장부(ME)의 상단(MT)의 레벨(LV2)의 중간(LV12)과 대응되거나 그보다 높고, 병합 성장부(ME)의 상단(MT)의 레벨(LV2)과 대응되거나 그보다 낮은 레벨에 위치할 수 있다.
제2 층간 절연층(155)은 식각 정지층(160)을 덮을 수 있다. 제2 층간 절연층(155)은 제1 층간 절연층(153)과 동일한 물질로 형성될 수 있으나, 이에 한정되는 것은 아니다.
콘택 플러그들(180)은 제1 층간 절연층(153), 식각 정지층(160), 및 제2 층간 절연층(155)을 관통하여 소스/드레인 영역(110) 상에 배치될 수 있다. 콘택 플러그들(180)은 소스/드레인 영역(110)과 상부 콘택 플러그(190)를 전기적으로 연결할 수 있다. 예를 들어, 콘택 플러그들(180)은 평면 상에서 세장형(elongated)의 형상을 가질 수 있다.
일 실시예에 있어서, 콘택 플러그들(180)은 중심선(CM)이 X축에서 소스/드레인 영역(110)의 중심선(SDM)과 어긋나도록 배치될 수 있다. 콘택 플러그(180)의 중심선(CM)은 콘택 플러그(180)의 X-Y평면 상의 중심점을 수직으로 관통하는 선일 수 있다. 소스/드레인 영역(110)의 중심선(SDM)은 소스/드레인 영역의 X-Y평면 상의 중심점을 수직으로 관통하는 선일 수 있다. 콘택 플러그들(180)은 게이트 구조체(140)의 연장 방향, 즉 Y방향(제2 방향)을 따라 연장된 형상을 가질 수 있으며, 직사각형 또는 타원형 등의 형상을 가질 수 있다.
일 실시예에 있어서, 게이트 구조체(140)의 일 측벽과 가깝게 배치된 콘택 플러그(180)의 일 단은 소스/드레인 영역(110)의 일 단으로부터 그 외측으로 제1 길이(L1)만큼 연장될 수 있고, 타 단은 소스/드레인 영역(110) 상에 배치될 수 있다. 게이트 구조체(140)의 타 측벽에 가깝게 배치된 콘택 플러그(180)의 일 단은 소스/드레인 영역(110) 상에 배치될 수 있고, 타 단은 소스/드레인 영역(110)의 다른 일단으로부터 그 외측으로 제2 길이(L2)만큼 연장될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니며, 게이트 구조체(140)의 양 측에 배치된 콘택 플러그(180)는 상부 콘택 플러그(190)의 배치에 따라 서로 동일한 방향으로 연장될 수도 있다. 제1 및 제2 길이(L1, L2)는 다양하게 변화될 수 있다. 다만, 콘택 플러그들(180)은 소스/드레인 영역(110)의 일 측에 위치하는 상부 콘택 플러그들(190)과 연결될 수 있도록 제1 길이(L1) 및 제2 길이(L2)가 결정될 수 있다. 도 1에는 콘택 플러그들(180)이 게이트 구조체(140)의 양 측에 배치되어 있으나, 이에 한정되지 않으며, 콘택 플러그(180)는 게이트 구조체(140) 어느 일 측에만 배치될 수도 있다.
콘택 플러그들(180)의 하면은 소스/드레인 영역(110)의 상면의 형상을 따라 굴곡을 가질 수 있다. 즉, 콘택 플러그들(180)은 웨이브(wave)의 하면을 가질 수 있다. 콘택 플러그들(180)은 굴곡진 하면을 가지므로, 소스/드레인 영역(110)과의 접촉 면적이 증가될 수 있다.
콘택 플러그들(180)은 실리사이드층(181), 베리어층(182) 및 도전층(184)을 포함할 수 있다. 실리사이드층(181)은 소스/드레인 영역(110)과 베리어층(182) 및 도전층(184) 사이에 배치될 수 있다. 실리사이드층(181)은 콘택 플러그(180)와 접하는 소스/드레인 영역(110)이 실리사이드화 되어 형성된 층일 수 있으며, 실시예에 따라 생략될 수도 있다. 예를 들어, 실리사이드층(181)은 MSixDy로 표시되는 조성을 가질 수 있다. 여기서, M은 금속이고, D는 M 및 Si와는 다른 성분의 원소일 수 있다. M은 Ti, Co, Ni, Ta, Pt 또는 이들의 조합이며, D는 Ge, C, Ar, Kr, Xe, 또는 이들의 조합일 수 있다.
베리어층(182)은 도전층(184)을 이루는 금속 물질에 대한 확산 방지층으로 기능할 수 있다. 베리어층(182)은 소스/드레인 영역들(110)의 상부 및 콘택 플러그들(180)의 측벽을 따라 형성될 수 있다. 베리어층(182)은 도전성 금속 질화물막일 수 있다. 예를 들어, 베리어층(182)은 TiN, TaN, AlN, WN 및 이들의 조합일 수 있다. 도전층(184)은 베리어층(182) 상에 형성될 수 있다. 도전층(184)은 Al, Cu, W, Mo 등과 같은 도전성 물질을 포함할 수 있다.
일 실시예에 있어서, 상부 콘택 플러그(190)는 배선 라인일 수도 있다. 상부 콘택 플러그(190)가 배선 라인인 경우 콘택 플러그(180)와 배선 라인 사이에는 메탈 비아가 배치될 수도 있다.
도 5는 본 개시의 다른 실시예에 따른 반도체 소자를 도시하는 사시도이다. 도 6a은 도 5의 A-A'에 대한 단면도이다. 도 6b는 도 5의 B-B'에 대한 단면도이다. 설명의 편의를 위하여 도 5에서는 제2 층간 절연층과 상부 콘택 플러그를 생략하고 도시하였다. 도 5, 도 6a, 및 도 6b의 반도체 소자는 보호층을 제외하면 도 1 내지 도 4를 참조로 설명한 반도체 소자와 유사하므로, 전술한 내용과의 차이점을 중심으로 설명한다. 이하에서 동일한 참조 부호는 동일한 부재를 의미하는 것으로 이해될 수 있다.
도 5, 도 6a, 및 도 6b를 참조하면, 본 실시예에 따른 반도체 소자(100a)는 보호층(151)을 더 포함할 수 있다. 보호층(151)은 소자분리층(107)의 상면, 콘택 플러그(180)가 배치된 영역을 제외한 소스/드레인 영역(110)의 표면, 및 게이트 구조체(140)의 측면을 덮을 수 있다. 보호층(151)은 제1 층간 절연층(153)과 식각 정지층(160)의 하부에 배치될 수 있다. 예를 들어, 보호층(151)은 산화물로 형성될 수 있으나, 이에 한정되는 것은 아니다. 보호층(151)은 불순물 도핑으로부터 소스/드레인 영역(110)을 보호할 수 있다. 보호층(151) 콘택 플러그(180)의 형성을 위해 제1 층간 절연층(153), 제2 층간 절연층(155) 및 식각 정지층(160)을 식각하는 과정에서 소스/드레인 영역(110)이 리세스 되는 것을 보호할 수 있다.
도 7은 본 개시의 또 다른 실시예에 따른 반도체 소자를 도시하는 사시도이다. 도 8a는 도 7의 A-A'에 대한 단면도이다. 도 8b은 도 7의 B-B'에 대한 단면도이다. 설명의 편의를 위하여 도 7에서는 제2 층간 절연층과 상부 콘택 플러그를 생략하고 도시하였다. 도 7, 도 8a, 및 도 8b의 반도체 소자는 식각 정지층을 제외하면 도 1 내지 도 4를 참조로 설명한 반도체 소자와 유사하므로, 전술한 내용과의 차이점을 중심으로 설명한다. 이하에서 동일한 참조 부호는 동일한 부재를 의미하는 것으로 이해될 수 있다.
도 7, 도 8a 및 도 8b를 참조하면, 반도체 소자(100b)는 식각 정지층(160)과 제1 층간 절연층(153)을 포함할 수 있다. 식각 정지층(160)은 소자분리층(107)과, 소스/드레인 영역(110), 및 게이트 구조체(140)의 측면을 덮을 수 있다. 식각 정지층(160)은 소스/드레인 영역(110)의 양 측에서 시그마-모양(∑-shape)의 단면을 가질 수 있다.
식각 정지층(160)은 하부 식각 정지층(161)과 상부 식각 정지층(163)을 포함할 수 있다. 하부 식각 정지층(161)은 소자분리층(107), 콘택 플러그(180)가 배치된 영역을 제외한 소스/드레인 영역(110), 및 게이트 구조체(140)의 측면을 덮을 수 있다. 하부 식각 정지층(161)은 하부상면(SUR_U), 제1 측면(SID_1) 및 제2 측면(SID_2)을 포함할 수 있다. 하부상면(SUR_U)과 제1 측면(SID_1) 사이에 제1 모서리(E1)가 형성될 수 있다. 제1 측면(SID_1)과 제2 측면(SID_2) 사이에 제2 모서리(E2)가 형성될 수 있다. 예를 들어, 제2 모서리(E2)는 소스/드레인 영역(110)의 측방 돌출단(E)와 대응되는 레벨에 위치할 수 있다. 제1 층간 절연층(153)의 상면과 접하는 상부 식각 정지층(163)의 평탄한 하면(SUR_L)과 제2 측면(SID_2) 사이에는 제3 모서리(E3)가 형성될 수 있다.
상부 식각 정지층(163)은 하부 식각 정지층(161)과 제1 층간 절연층(153)을 덮을 수 있다. 상부 식각 정지층(163)은 하부 식각 정지층(161)의 일부와 접촉되어 형성될 수 있다. 상부 식각 정지층(163)은 제3 모서리(E3)보다 높은 레벨에 위치하는 하부 식각 정지층(161)의 일부와 접촉될 수 있다. 식각 정지층(160)은 제3 모서리(E3)보다 높은 레벨에서 상부 식각 정지층(163)과 하부 식각 정지층(161)으로 이루어지고, 제3 모서리(E3)보다 낮은 레벨에서는 하부 식각 정지층(161)으로 이루어질 수 있다. 식각 정지층(160)은 제3 모서리(E3)보다 높은 레벨에 위치하는 부분이 제3 모서리(E3)보다 낮은 레벨에 위치하는 부분보다 두께가 두꺼울 수 있다.
일 실시예에 있어서, 상부 식각 정지층(163)의 평탄한 하면(SUR_L)은 소스/드레인 영역(110)의 측방 돌출단(E)보다 높은 레벨에 위치할 수 있다. 상부 식각 정지층(163)의 평탄한 하면(SUR_L)은 제2 모서리(E2)(LV1')보다 높은 레벨에 위치할 수 있다. 또한, 상부 식각 정지층(163)의 평탄한 하면(SUR_L)은 소스/드레인 영역(110)의 병합 성장부(ME)의 상단(MT)(LV2)보다는 낮은 레벨에 위치할 수 있다. 일 실시예에 있어서, 상부 식각 정지층(163)의 평탄한 하면(SUR_L)은 제2 모서리(E2)의 레벨(LV1')과 병합 성장부(ME) 상단(MT)의 레벨의 중간(LV12')과 대응되거나 그보다 높을 레벨에 위치할 수 있다.
하부 식각 정지층(161)의 하부상면(SUR_U), 제1 모서리(E1), 제1 측면(SID_1), 제2 모서리(E2), 제2 측면(SID_2), 제3 모서리(E3) 및 상부 식각 정지층(163)의 평탄한 하면(SUR_L)을 연결하면 시그마-모양(∑-shape)이 구성될 수 있다.
제1 층간 절연층(153)은 소스/드레인 영역(110)의 양 측에서 하부 식각 정지층(161)과 상부 식각 정지층(163)의 사이에 개재될 수 있다. 제1 층간 절연층(153)은 소스/드레인 영역(110)의 양측에서 하부 식각 정지층(161)의 일부를 덮을 수 있다. 제1 층간 절연층(153)은 하부 식각 정지층(161)의 제1 측면(SID_1)과 제2 측면(SID_2)에 접하여 형성될 수 있다. 제1 층간 절연층(153)은 식각 정지층(160)의 표면 형상을 따라 시그마-모양(∑-shape)의 표면을 가질 수 있다.
도 9는 본 개시의 또 다른 실시예에 따른 반도체 소자를 도시하는 사시도이다. 도 10은 도 9의 B-B'에 대한 단면도이다. 도 9 및 도 10의 반도체 소자는 보호층을 제외하면 도 7, 도 8a, 및 도 8b를 참조로 설명한 반도체 소자와 유사하므로, 전술한 내용과의 차이점을 중심으로 설명한다. 이하에서 동일한 참조 부호는 동일한 부재를 의미하는 것으로 이해될 수 있다.
도 9 및 도 10을 참조하면, 반도체 소자(100c)는 보호층(151)을 더 포함할 수 있다. 보호층(151)은 하부 식각 정지층(161)의 하부에 배치될 수 있다. 보호층(151)은 소자분리층(107)의 상면, 콘택 플러그(180)가 배치된 영역을 제외한 소스/드레인 영역(110)의 표면, 및 게이트 구조체(140)의 측면을 덮을 수 있다. 예를 들어, 보호층(151)은 산화물로 형성될 수 있으나, 이제 한정되는 것은 아니다. 보호층(151)은 불순물 도핑으로부터 소스/드레인 영역(110)을 보호할 수 있다. 보호층(151)은 콘택 플러그(180)의 형성을 위해 제1 층간 절연층(153), 제2 층간 절연층(155) 및 식각 정지층(160)을 식각하는 과정에서 소스/드레인 영역(110)이 리세스 되는 것을 보호할 수 있다.
도 11 내지 도 24는 본 개시의 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 도면들이다. 도 1 내지 도 24에서 동일한 부호는 동일 구성 요소를 지칭한다. 이하에서는 설명의 간략화를 위해 도 1 내지 도 10에서 설명한 것과 실질적으로 동일한 내용은 생략한다.
도 11을 참조하면, 기판(101)이 패터닝되어 활성 핀들(105)을 정의하는 트렌치(TI)가 형성될 수 있다. 기판(101) 상에 패드 산화물 패턴(122) 및 마스크 패턴(124)이 형성될 수 있다. 패드 산화물 패턴(122)은 활성 핀들(105)의 상면을 보호하기 위한 층일 수 있으며, 실시예에 따라 생략될 수도 있다. 마스크 패턴(124)은 기판(101)을 패터닝하기 위한 마스크층으로, 실리콘 질화물, 탄소 함유물 등을 포함할 수 있다. 마스크 패턴(124)은 다층 구조로 이루어질 수도 있다.
패드 산화물 패턴(122) 및 마스크 패턴(124)을 이용하여 기판(101)이 이방성 식각되고, 트렌치(TI)가 형성될 수 있다. 트렌치(TI)는 높은 종횡비를 가지므로, 하부로 갈수록 폭이 좁아질 수 있다. 활성 핀들(105)은 상부로 갈수록 좁아지는 형상을 가질 수 있다.
도 12를 참조하면, 트렌치(TI)를 매립하는 소자분리층(107)이 형성될 수 있다. 소자분리층(107)은 절연성 물질일 수 있다. 소자분리층(107)이 트렌치(TI)를 매립한 후 평탄화 공정이 수행될 수 있다. 평탄화 공정 중에 패드 산화물 패턴(122) 및 마스크 패턴(124)의 적어도 일부가 제거될 수 있다. 일 실시예에 있어서, 트렌치(TI) 내에 상대적으로 얇은 라이너층이 먼저 형성된 후 트렌치(TI)가 매립될 수도 있다.
트렌치(TI)를 매립한 소자분리층(107)이 일부 제거되고 활성 핀들(105)이 기판(101) 상으로 돌출될 수 있다. 소자분리층(107)은, 예를 들어, 패드 산화물 패턴(122)의 적어도 일부를 식각 마스크로 이용하는 습식 식각 공정에 의해 제거될 수 있다. 활성 핀들(105)은 상부로 소정의 높이(H1)만큼 돌출될 수 있으며, 돌출되는 높이(H1)는 다양하게 변화될 수 있다. 식각 중에, 패드 산화물 패턴(122)도 함께 제거될 수 있다.
도 13을 참조하면, 활성 핀들(105)과 교차하여 연장되는 더미 게이트 절연층(132), 더미 게이트 전극(135), 및 스페이서(149)가 형성될 수 있다. 예를 들어, 더미 게이트 절연층(132) 및 더미 게이트 전극(135)은 마스크 패턴층(136)을 이용한 식각 공정에 의해 형성될 수 있다.
더미 게이트 절연층(132) 및 더미 게이트 전극(135)은 게이트 절연층(142) 및 제1 및 제2 게이트 전극(147)(도 2 참조)이 형성될 영역에 형성되며, 후속 공정 중에 제거될 수 있다. 예를 들어, 더미 게이트 절연층(132)은 실리콘 산화물을 포함할 수 있으며, 더미 게이트 전극(135)은 폴리 실리콘을 포함할 수 있다.
스페이서(149)는 더미 게이트 절연층(132), 더미 게이트 전극(135) 및 마스크 패턴층(136)의 상부에 균일한 두께의 막이 형성되고, 그 막이 이방성 식각되어 형성될 수 있다. 스페이서(149)는 복수의 막을 적층한 구조를 가질 수도 있다.
도 14를 참조하면, 스페이서(149) 양측의 활성 핀들(105)이 선택적으로 제거될 수 있다. 스페이서(149)의 양측에 활성 핀들(105)이 제거되어 리세스가 형성될 수 있다. 리세스는 별도로 형성된 마스크층(도면 미도시)이나, 마스크 패턴층(136) 및 스페이서(149)를 식각 마스크로 하여 활성 핀들(105)의 일부가 식각됨으로써 형성될 수 있다. 예를 들어, 리세스는 건식 식각 공정과 습식 각각 공정이 순차적으로 적용되어 형성될 수 있다. 선택적으로, 리세스가 형성된 후, 별도의 공정을 통하여 리세스된 활성 핀들(105)의 표면이 큐어링 되는 공정이 수행될 수 있다. 일 실시예에 있어서, 리세스된 활성 핀들(105)의 상면은 소자분리층(107)의 상면과 동일한 레벨인 것으로 도시되었으나, 이에 한정되는 것은 아니다. 다른 실시예에 있어서, 리세스된 활성 핀들(105)의 상면은 소자분리층(107)의 상면보다 높거나 낮을 수 있다.
리세스가 형성되기 전 또는 형성된 후에, 더미 게이트 전극(135) 양측의 활성 핀들(105)에 불순물을 주입하는 공정이 수행될 수 있다. 불순물 주입 공정은 마스크 패턴층(136) 및 스페이서(149)를 마스크로 이용하여 수행될 수 있다.
도 15를 참조하면, 스페이서(149) 양측의 리세스된 활성 핀들(105) 상에 소스/드레인 영역(110)이 형성될 수 있다. 예를 들어, 소스/드레인 영역(110)은 선택적 에피택셜 성장(Selective Epitaxial Growth, SEG) 공정을 이용하여 형성될 수 있다. 각각의 활성 핀들(105) 상에 형성되는 소스/드레인 영역들(110)이 성장 과정에서 서로 연결되면서 병합 성장부(ME)가 형성될 수 있다.
각각의 활성 핀들(105) 상에 형성된 소스/드레인 영역들(110)은 서로 동일하거나 다른 농도의 게르마늄(Ge)을 포함할 수 있다. 소스/드레인 영역(110)은 성장 과정에서 결정학적으로 안정적인 면을 따라 성장되어 Y-Z 평면을 따라 자른 단면이 오각형 또는 육각형의 형상을 가질 수 있다. 다만, 소스/드레인 영역(110)의 크기 및 형상은 도면에 도시된 것에 한정되지 않는다.
소스/드레인 영역(110)은 불순물을 포함할 수 있다. 불순물은 소스/드레인 영역(110)의 성장 중에 인-시츄(insitu)로 이루어지거나, 성장 후에 별도로 이온 주입함으로써 이루어질 수 있다. 성장된 소스/드레인 영역(110)은 반도체 소자의 소스 또는 드레인 영역으로 제공될 수 있다.
도 16을 참조하면, 마스크 패턴층(136)의 상면, 스페이서(149)의 측면, 소스/드레인 영역(110)의 표면 및 소자분리층(107)의 상면을 덮는 보호층(151)이 형성될 수 있다. 예를 들어, 보호층(151)은 산화물로 형성될 수 있으나, 이제 한정되는 것은 아니다. 보호층(151)은 불순물 도핑으로부터 소스/드레인 영역(110)을 보호할 수 있다. 또한, 보호층(151)은 콘택 플러그(180)의 형성을 위해 제1 층간 절연층(153), 제2 층간 절연층(155) 및 식각 정지층(160)(도 5 및 도 9 참조)을 식각하는 과정에서 소스/드레인 영역(110)이 리세스 되는 것을 보호할 수 있다. 일 실시예에 있어서, 보호층(151)은 생략될 수도 있다.
보호층(151) 상에 하부 식각 정지층(161)이 형성될 수 있다. 하부 식각 정지층(161)은 보호층(151)의 상면을 완전히 덮을 수 있다. 예를 들어, 하부 식각 정지층(161)은 화학 기상 증착(Chemical Vapor Deposition, CVD) 또는 원자층 증착(Atomic Layer Deposition, ALD)에 의해 증착될 수 있다.
도 17을 참조하면, 하부 식각 정지층(161) 상에 제1 층간 절연층(153)이 형성될 수 있다. 제1 층간 절연층(153)은 하부 식각 정지층(161)을 덮는 절연성 물질의 층이 형성되고, 더미 게이트 전극(135)의 상면이 노출되도록 평탄화 하는 공정이 수행되어 형성될 수 있다. 평탄화 공정에서 더미 게이트 전극(135) 상의 보호층(151), 하부 식각 정지층(161), 및 마스크 패턴층(136)이 제거되어 더미 게이트 전극(135)의 상면이 노출될 수 있다. 또는, 마스크 패턴층(136)은 이후 제2 층간 절연층의 평탄화 공정에서 제거될 수도 있다.
도 18 및 도 19를 참조하면, 제1 층간 절연층(153)이 일부 제거될 수 있다. 제1 층간 절연층(153)이 더미 게이트 전극(135), 스페이서(149), 및 하부 식각 정지층(161)에 대하여 선택적으로 제거되어 스페이서(149)의 일부와 하부 식각 정지층(161)의 일부가 노출될 수 있다. 제1 층간 절연층(153)은 상면이 소스/드레인 영역(110)의 병합 성장부(ME)의 상단(MT)과 대응되거나 그보다 낮은 레벨을 가지며, 소스/드레인 영역(110)의 측방 돌출단(E)보다 높은 레벨을 가지도록 일부가 제거될 수 있다.
스페이서(149)의 노출된 상부, 하부 식각 정지층(161)의 노출된 상부, 및 제1 층간 절연층(153)의 상면을 덮는 상부 식각 정지층(163)이 형성될 수 있다. 상부 식각 정지층(163)은 하부 식각 정지층(161)과 동일한 방법으로 형성될 수 있다.
도 20을 참조하면, 상부 식각 정지층(163) 상에 제2 층간 절연층(155)이 형성될 수 있다. 제2 층간 절연층(155)은 상부 식각 정지층(163)을 덮는 절연성 물질이 형성되고, 더미 게이트 전극(135)의 상면이 노출되도록 평탄화 하는 공정이 수행되어 형성될 수 있다. 평탄화 공정을 통해 더미 게이트 전극(135) 상의 상부 식각 정지층(163)이 제거되어 더미 게이트 전극(135)의 상면이 노출될 수 있다. 더미 게이트 전극(135) 상에 마스크 패턴층(136)이 남아 있는 경우 이 단계의 평탄화 공정에서 마스크 패턴층(136)이 제거될 수 있다.
노출된 더미 게이트 전극(135)의 상면을 통해 더미 게이트 절연층(132) 및 더미 게이트 전극(135)이 제거될 수 있다. 더미 게이트 절연층(132) 및 더미 게이트 전극(135)이 하부의 소자분리층(107) 및 활성 핀들(105)에 대하여 선택적으로 제거되어, 소자분리층(107) 및 활성 핀들(105)을 노출시키는 제1 개구부(OP1)가 형성될 수 있다. 더미 게이트 절연층(132) 및 더미 게이트 전극(135)의 제거 공정은 건식 식각 공정 및 습식 식각 공정 중 적어도 하나에 의해 수행될 수 있다.
도 21을 참조하면, 제1 개구부(OP1)(도 20 참조) 내에 게이트 절연층(142), 제1 및 제2 게이트 전극(145, 147), 및 게이트 캡핑층(148)이 형성되어 게이트 구조체(140)이 형성될 수 있다. 게이트 절연층(142)은 제1 개구부(OP1)의 측벽 및 하면을 따라 실질적으로 컨포멀하게 형성될 수 있다. 게이트 절연층(142)은 게이트 절연층(142)은 산화물, 질화물 또는 고유전율(high-k) 물질을 포함할 수 있다. 제1 및 제2 게이트 전극(145, 147)은 금속 또는 반도체 물질을 포함할 수 있다. 게이트 캡핑층(148)은 게이트 절연층(142), 제1 및 제2 게이트 전극(145, 147)의 상부가 리세스 되고, 리세스 된 영역을 채우도록 형성될 수 있다. 게이트 캡핑층(148)이 형성되고 평탄화 공정이 수행될 수 있다.
도 22및 도 23를 참조하면, 제2 층간 절연층(155)이 패터닝되어 제2 개구부(OP2)가 형성될 수 있다. 포토레지스트 패턴과 같은 별도의 마스크층(157)을 통해 콘택 플러그(180)(도 1, 2, 5, 및 9 참조)가 형성될 영역에 제2 층간 절연층(155)의 일부가 제거되어 제2 개구부(OP2)가 형성될 수 있다. 제2 개구부(OP2)를 통해 상부 식각 정지층(163)의 상면이 노출될 수 있다.
도 24를 참조하면, 제2 개구부(OP2)를 통하여 노출된 상부 식각 정지층(163)이 제거되고 제1 층간 절연층(153)의 상면이 노출될 수 있다. 상부 식각 정지층(163)과 함께 하부 식각 정지층(161)도 함께 제거되어 보호층(151)의 상면이 노출될 수 있다. 상부 식각 정지층(163)과 하부 식각 정지층(161)의 식각 과정에서 제1 층간 절연층(153)과 보호층(151)이 리세스될 수도 있다. 상부 식각 정지층(163)과 하부 식각 정지층(161)이 제거되고 노출된 보호층(151)이 제거되어 소스/드레인 영역(110)의 상면이 제2 개구부(OP2)를 통해 노출될 수 있다. 보호층(151)의 식각 과정에서 제1 층간 절연층(153)의 일부와 소스/드레인 영역(110)의 일부가 함께 리세스될 수도 있다. 도 24 및 도 10을 참조하면, 제2 개구부(OP2) 내에 실리사이드층(181), 베리어층(182), 및 도전층(184)이 순차적으로 형성되어 콘택 플러그(180)가 형성될 수 있다
도 25 내지 도 30은 본 개시의 또 다른 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 도면들이다. 도 25 내지 도 30는 도 11 내지 도 15의 공정 단계 이후에 수행되는 공정들일 수 있다.
도 25를 참조하면, 소자분리층(107), 소스/드레인 영역(110), 및 더미 게이트 구조체(130)을 덮는 보호층(151)이 형성될 수 있다. 보호층(151) 상에는 제1 층간 절연층(153)이 형성될 수 있다. 제1 층간 절연층(153)은 보호층(151)을 덮는 절연성 물질의 층이 형성되고, 더미 게이트 전극(135)의 상면이 노출되도록 평탄화 하는 공정이 수행되어 형성될 수 있다. 평탄화 공정을 통해 더미 게이트 전극(135) 상의 보호층(151)이 제거되어 더미 게이트 전극(135)의 상면이 노출될 수 있다. 제1 층간 절연층(153)은 상면이 소스/드레인 영역(110)의 병합 성장부(ME)의 상단(MT)과 대응되거나 그보다 낮은 레벨을 가지며, 소스/드레인 영역(110)의 측방 돌출단(E)보다 높은 레벨을 가지도록 일부가 제거될 수 있다.
도 26을 참조하면, 제1 층간 절연층(153)의 상면, 노출된 보호층(151)의 상면 및 노출된 더미 게이트 구조체(130)의 측면을 덮는 식각 정지층(160)이 형성될 수 있다. 식각 정지층(160)은 절연성 물질의 층이 형성되고, 더미 게이트 전극(135)의 상면이 노출되도록 평탄화 하는 공정이 수행되어 형성될 수 있다.
도 27을 참조하면, 노출된 더미 게이트 전극(135)의 상면을 통해 더미 게이트 전극(135)과 더미 게이트 절연층(132)이 제거되고 제1 개구부(OP1)가 형성될 수 있다.
도 28을 참조하면, 제1 개구부(OP1)(도 27 참조) 내에 게이트 절연층(142) 및 제1 및 제2 게이트 전극(145, 147), 및 게이트 캡핑층(148)이 형성되어 게이트 구조체(140)이 형성될 수 있다.
도 29 및 도 30을 참조하면, 제2 층간 절연층(155)이 패터닝되어 제2 개구부(OP2)가 형성될 수 있다. 포토레지스트 패턴과 같은 별도의 마스크층(157)을 통해 콘택 플러그(180)(도 1, 2, 5, 및 9 참조)가 형성될 영역에 제1 층간 절연층(153)의 일부가 제거되고, 제2 개구부(OP2)가 형성될 수 있다. 제2 개구부(OP2)를 통해 식각 정지층(160)의 상면이 노출될 수 있다. 상면이 노출된 식각 정지층(160)이 제거되고 제1 층간 절연층(153)의 상면과 보호층(151)의 상면이 노출될 수 있다. 보호층(151)이 제거되고, 소스/드레인 영역(110)의 표면이 일부 노출될 수 있다. 노출된 소스/드레인 영역(110)의 표면 상에 실리사이드층(181)이 형성될 수 있다.
다시, 도 6b를 참조하면, 제2 개구부(OP2)(도 30 참조) 내에 베리어층(182), 및 도전층(184)이 순차적으로 형성되어 콘택 플러그(180)가 형성될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 기술적 사상에 따른 실시 예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다.
101: 기판 105: 활성 핀, 활성 핀들
107: 소자분리층 110: 소스/드레인 영역, 소스/드레인 영역들
122: 패드 산화물 패턴 124: 마스크 패턴
H1: 소정의 높이 132: 더미 게이트 절연층
135: 더미 게이트 전극 136: 마스크 패턴층
140: 게이트 구조체 142: 게이트 절연층
145: 제1 게이트 전극 147: 제2 게이트 전극
148: 게이트 캡핑층
149: 스페이서 151: 제1 층간 절연층
153: 제2 층간 절연층 180: 콘택 플러그
181: 실리사이드층 182: 베리어층
184: 도전층 190: 상부 콘택 플러그들
OP1: 제1 개구부 OP2: 제2 개구부
GE: 주 성장부 ME: 병합 성장부

Claims (10)

  1. 기판 상에 제1 방향으로 연장되어 배치되는 활성 핀들;
    상기 활성 핀들의 양 측에 배치되는 소자분리층;
    상기 활성 핀들 및 상기 소자분리층과 교차되어 제2 방향으로 연장되는 게이트 구조체;
    상기 게이트 구조체의 측벽에서 상기 활성 핀들 상에 배치되는 소스/드레인 영역;
    상기 소자분리층 상에 배치되며, 상기 게이트 구조체의 측벽의 일부 및 상기 소스/드레인 영역의 표면의 일부와 접하여 형성되는 제1 층간 절연층;
    상기 제1 층간 절연층, 상기 게이트 구조체의 측벽의 일부, 및 상기 소스/드레인 영역의 표면의 일부를 덮는 식각 정지층; 및
    상기 식각 정지층을 관통하여 상기 소스/드레인 영역에 접촉되는 콘택 플러그를 포함하며,
    상기 소스/드레인 영역은 상기 활성 핀들의 상면과 접촉하는 주 성장부들과 상기 주 성장부들의 가장자리 부분이 병합된 병합 성장부를 포함하고,
    상기 소스/드레인 영역은 상기 활성 핀들의 외측으로 돌출되며, 측방 돌출단을 포함하는 측방 돌출부를 포함하고,
    상기 식각 정지층은 상기 병합 성장부의 상단과 접하며, 및
    상기 식각 정지층의 평탄한 하면은 상기 기판을 기준으로 상기 측방 돌출단보다 높고 상기 병합 성장부의 상단보다 낮은 레벨에 위치하는 반도체 소자.
  2. 삭제
  3. 제1항에 있어서,
    상기 식각 정지층의 평탄한 하면은,
    상기 측방 돌출단의 레벨과 상기 병합 성장부의 상단의 레벨의 중간에 대응되거나 그보다 높은 레벨에 위치하는 반도체 소자.
  4. 제1항에 있어서,
    상기 소자분리층, 상기 게이트 구조체의 측벽, 및 상기 소스/드레인 영역을 덮는 보호층을 더 포함하며,
    상기 보호층은,
    상기 소자분리층과 상기 제1 층간 절연층 사이, 상기 제1 층간 절연층과 상기 소스/드레인 영역 사이, 상기 소스/드레인 영역과 상기 식각 정지층 사이, 및 상기 식각 정지층과 상기 게이트 구조체 사이에 배치되는 반도체 소자.
  5. 제1항에 있어서,
    상기 소자분리층, 상기 소스/드레인 영역, 및 상기 게이트 구조체의 측벽을 덮는 하부 식각 정지층을 더 포함하며,
    상기 하부 식각 정지층은,
    상기 소자분리층과 상기 제1 층간 절연층 사이, 상기 제1 층간 절연층과 상기 소스/드레인 영역 사이, 상기 소스/드레인 영역과 상기 식각 정지층 사이, 및 상기 식각 정지층과 상기 게이트 구조체 사이에 배치되는 반도체 소자.
  6. 제1항에 있어서,
    상기 콘택 플러그의 중심선은 상기 제2 방향으로 상기 소스/드레인 영역의 중심선과 어긋나게 배치되는 반도체 소자.
  7. 기판 상에 제1 방향으로 연장되어 배치되는 활성 핀;
    상기 활성 핀의 양 측에 배치되는 소자분리층;
    상기 활성 핀 및 상기 소자분리층과 교차되어 제2 방향으로 연장되는 게이트 구조체;
    상기 게이트 구조체의 측벽에서 상기 활성 핀 상에 배치되는 소스/드레인 영역;
    상기 소자분리층, 상기 소스/드레인 영역, 및 상기 게이트 구조체의 측벽을 덮는 하부 식각 정지층;
    상기 하부 식각 정지층 상에 배치되며, 상기 소스/드레인 영역의 상단보다 낮은 높이를 갖는 제1 층간 절연층;
    상기 하부 식각 정지층의 일부와 상기 제1 층간 절연층을 덮는 상부 식각 정지층;
    상기 하부 식각 정지층 및 상기 상부 식각 정지층을 관통하여 상기 소스/ 드레인 영역의 상면에 접촉되는 콘택 플러그를 포함하며,
    상기 콘택 플러그의 중심선은 상기 제2 방향으로 상기 소스/드레인 영역의 중심선과 어긋나게 배치되는 반도체 소자.
  8. 제7항에 있어서,
    상기 소스/드레인 영역은,
    상기 활성 핀의 외측으로 돌출되며, 측방 돌출단을 포함하는 측방 돌출부를 포함하고,
    상기 상부 식각 정지층의 하면은 상기 측방 돌출단보다 높은 레벨에 위치하는 반도체 소자.
  9. 제8항에 있어서,
    상기 하부 식각 정지층은,
    상기 소스/드레인 영역의 상기 측방 돌출단을 기준으로 하부에 위치하는 제1 측면과 상부에 위치하는 제2 측면을 포함하고,
    상기 제1 측면은 상기 소스/드레인의 하단으로부터 상기 소스/드레인의 외측 상방으로 연장되며, 상기 제2 측면은 상기 제1 측면의 상단으로부터 상기 소스/드레인의 내측 상방으로 연장되는 반도체 소자.
  10. 제7항에 있어서,
    상기 소스/드레인 영역은,
    상기 활성 핀의 상면과 접촉하는 주 성장부와 상기 주 성장부의 가장자리 부분이 병합된 병합 성장부를 포함하고,
    상기 상부 식각 정지층의 하면은,
    상기 소스/드레인 영역의 병합 성장부의 상단보다 낮은 레벨에 위치하는 반도체 소자.
KR1020180070820A 2018-06-20 2018-06-20 핀펫을 구비하는 반도체 소자 KR102574320B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020180070820A KR102574320B1 (ko) 2018-06-20 2018-06-20 핀펫을 구비하는 반도체 소자
US16/205,851 US10903324B2 (en) 2018-06-20 2018-11-30 Semiconductor device including fin-FET and etch stop layers
CN201910145007.5A CN110620110B (zh) 2018-06-20 2019-02-27 包括鳍型场效应晶体管的半导体器件
US17/127,230 US11699728B2 (en) 2018-06-20 2020-12-18 Semiconductor device including fin-FET and misaligned source and drain contacts

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020180070820A KR102574320B1 (ko) 2018-06-20 2018-06-20 핀펫을 구비하는 반도체 소자

Publications (2)

Publication Number Publication Date
KR20190143185A KR20190143185A (ko) 2019-12-30
KR102574320B1 true KR102574320B1 (ko) 2023-09-04

Family

ID=68921140

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020180070820A KR102574320B1 (ko) 2018-06-20 2018-06-20 핀펫을 구비하는 반도체 소자

Country Status (3)

Country Link
US (2) US10903324B2 (ko)
KR (1) KR102574320B1 (ko)
CN (1) CN110620110B (ko)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102574321B1 (ko) * 2018-08-08 2023-09-04 삼성전자주식회사 게이트 분리층을 갖는 반도체 소자
US11158741B2 (en) * 2020-02-11 2021-10-26 Taiwan Semiconductor Manufacturing Company, Ltd. Nanostructure device and method
KR20220049175A (ko) 2020-10-14 2022-04-21 삼성전자주식회사 반도체 장치
CN112687627A (zh) * 2020-12-25 2021-04-20 上海华力集成电路制造有限公司 鳍式场效应晶体管及其制造方法
US11837603B2 (en) 2021-01-22 2023-12-05 Taiwan Semiconductor Manufacturing Co., Ltd. Extended side contacts for transistors and methods forming same
US11942550B2 (en) * 2021-02-24 2024-03-26 Taiwan Semiconductor Manufacturing Company, Ltd. Nanosheet semiconductor device and method for manufacturing the same
CN113506745A (zh) * 2021-06-21 2021-10-15 上海华力集成电路制造有限公司 鳍式场效应晶体管及其制造方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160322393A1 (en) * 2014-09-12 2016-11-03 International Business Machines Corporation Method and structure for preventing epi merging in embedded dynamic random access memory
US20170352559A1 (en) 2016-06-01 2017-12-07 Taiwan Semiconductor Manufacturing Co., Ltd. Fluorine contamination control in semiconductor manufacturing process

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102049774B1 (ko) * 2013-01-24 2019-11-28 삼성전자 주식회사 반도체 장치 및 그 제조 방법
KR102068980B1 (ko) * 2013-08-01 2020-01-22 삼성전자 주식회사 반도체 장치 및 그 제조 방법
US9159794B2 (en) 2014-01-16 2015-10-13 Globalfoundries Inc. Method to form wrap-around contact for finFET
US9159812B1 (en) 2014-03-26 2015-10-13 Taiwan Semiconductor Manufacturing Co., Ltd. Fin sidewall removal to enlarge epitaxial source/drain volume
KR102235578B1 (ko) * 2014-11-19 2021-04-02 삼성전자주식회사 반도체 장치 및 그 제조 방법
CN105845725B (zh) 2015-01-12 2019-01-22 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法和电子装置
KR102389813B1 (ko) 2015-05-19 2022-04-22 삼성전자주식회사 반도체 소자
KR20160141034A (ko) * 2015-05-27 2016-12-08 삼성전자주식회사 반도체 소자 및 반도체 소자의 제조 방법
KR102310081B1 (ko) 2015-06-08 2021-10-12 삼성전자주식회사 반도체 장치의 제조 방법
US9853128B2 (en) 2015-06-10 2017-12-26 Globalfoundries Inc. Devices and methods of forming unmerged epitaxy for FinFET device
TWI668866B (zh) 2015-10-07 2019-08-11 聯華電子股份有限公司 半導體元件及其製作方法
KR102323943B1 (ko) * 2015-10-21 2021-11-08 삼성전자주식회사 반도체 장치 제조 방법
KR102413371B1 (ko) * 2015-11-25 2022-06-28 삼성전자주식회사 반도체 소자
US9755019B1 (en) * 2016-03-03 2017-09-05 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US9865504B2 (en) * 2016-03-04 2018-01-09 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and manufacturing method thereof
KR20170122930A (ko) * 2016-04-28 2017-11-07 삼성전자주식회사 반도체 장치
US10121873B2 (en) * 2016-07-29 2018-11-06 Taiwan Semiconductor Manufacturing Company, Ltd. Metal gate and contact plug design and method forming same
KR102184449B1 (ko) * 2016-11-09 2020-12-01 삼성전자주식회사 반도체 소자
US10083863B1 (en) * 2017-05-30 2018-09-25 Taiwan Semiconductor Manufacturing Co., Ltd. Contact structure for semiconductor device
KR102336827B1 (ko) * 2017-06-08 2021-12-09 삼성전자주식회사 반도체 장치

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160322393A1 (en) * 2014-09-12 2016-11-03 International Business Machines Corporation Method and structure for preventing epi merging in embedded dynamic random access memory
US20170352559A1 (en) 2016-06-01 2017-12-07 Taiwan Semiconductor Manufacturing Co., Ltd. Fluorine contamination control in semiconductor manufacturing process

Also Published As

Publication number Publication date
CN110620110A (zh) 2019-12-27
US10903324B2 (en) 2021-01-26
KR20190143185A (ko) 2019-12-30
US11699728B2 (en) 2023-07-11
CN110620110B (zh) 2024-02-23
US20210104613A1 (en) 2021-04-08
US20190393315A1 (en) 2019-12-26

Similar Documents

Publication Publication Date Title
KR102636464B1 (ko) 게이트 분리층을 갖는 반도체 소자 및 그 제조 방법
KR102574320B1 (ko) 핀펫을 구비하는 반도체 소자
KR102612196B1 (ko) 반도체 장치
US20220216107A1 (en) Semiconductor devices and methods of manufacturing semiconductor devices
US11710796B2 (en) Semiconductor devices
US11862733B2 (en) Semiconductor devices
US11557656B2 (en) Semiconductor device having a capping pattern on a gate electrode
KR20210080662A (ko) 반도체 장치
US11935943B2 (en) Semiconductor devices and methods of manufacturing the same
KR102350485B1 (ko) 반도체 소자
KR20220154266A (ko) 반도체 장치
KR20200137405A (ko) 반도체 장치
US20240128335A1 (en) Semiconductor devices
KR20240049893A (ko) 반도체 소자
KR20230174071A (ko) 반도체 소자
KR20230108565A (ko) 반도체 소자
KR20230043455A (ko) 반도체 장치
KR20240023913A (ko) 반도체 장치
TW202414787A (zh) 半導體元件

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant