KR20230043455A - 반도체 장치 - Google Patents

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KR20230043455A
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KR
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spacers
fin
type active
fence
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KR1020210126342A
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김다혜
정수진
장인규
김진범
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삼성전자주식회사
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    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
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    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
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Abstract

본 발명의 일 실시예는, 기판으로부터 돌출되고 제1 방향으로 연장된 핀형 활성 영역; 상기 핀형 활성 영역 상에 상기 기판의 상면과 수직인 방향으로 서로 이격되어 배치된 복수의 채널층들; 상기 핀형 활성 영역을 가로질러 상기 제1 방향과 교차하는 제2 방향으로 연장되고, 상기 복수의 채널층들 각각을 둘러싸는 게이트 구조물; 상기 게이트 구조물의 양 측에서 상기 핀형 활성 영역의 상기 제2 방향으로 위치한 양 측면들에 각각 배치되며, 상기 수직인 방향으로 연장된 펜스 스페이서들; 및 상기 게이트 구조물의 양 측의 상기 핀형 활성 영역 상에서 상기 펜스 스페이서들 사이에 각각 배치되며, 상기 복수의 채널층들 각각에 연결되고, 상기 펜스 스페이서들과 마주하는 양 측면들 각각에 보이드(void)를 갖는 소스/드레인 영역;를 포함하는 반도체 장치를 제공한다.

Description

반도체 장치{SEMICONDUCTOR DEVICES}
본 발명은 반도체 장치에 관한 것이다.
반도체 장치에 대한 고성능, 고속화 및/또는 다기능화 등에 대한 요구가 증가되면서도, 반도체 장치의 집적도의 요구도 함께 증가되고 있다. 반도체 장치의 고집적화 요구에 부합하도록 3차원 구조의 채널을 구비하는 반도체 소자의 개발이 활발히 진행되고 있다.
본 발명이 이루고자 하는 기술적 과제 중 하나는, 고집적화된 반도체 장치를 제공하는데 있다.
본 발명의 일 실시예는, 기판으로부터 돌출되고 제1 방향으로 연장된 핀형 활성 영역; 상기 핀형 활성 영역 상에 상기 기판의 상면과 수직인 방향으로 서로 이격되어 배치된 복수의 채널층들; 상기 핀형 활성 영역을 가로질러 상기 제1 방향과 교차하는 제2 방향으로 연장되고, 상기 복수의 채널층들 각각을 둘러싸는 게이트 구조물; 상기 게이트 구조물의 양 측에서 상기 핀형 활성 영역의 상기 제2 방향으로 위치한 양 측면들에 각각 배치되며, 상기 수직인 방향으로 연장된 펜스 스페이서들; 및 상기 게이트 구조물의 양 측의 상기 핀형 활성 영역 상에서 상기 펜스 스페이서들 사이에 각각 배치되며, 상기 복수의 채널층들 각각에 연결되고, 상기 펜스 스페이서들과 마주하는 양 측면들 각각에 보이드(void)를 갖는 소스/드레인 영역;를 포함하는 반도체 장치를 제공한다.
본 발명의 일 실시예는, 기판 상에서 돌출되고 제1 방향으로 연장된 핀형 활성 영역; 상기 핀형 활성 영역 상에 상기 기판의 상면과 수직인 방향으로 서로 이격되어 배치된 복수의 채널층들; 상기 핀형 활성 영역을 가로질러 상기 제1 방향과 교차하는 제2 방향으로 연장되며, 상기 복수의 채널층들 각각을 둘러싸는 게이트 구조물; 상기 게이트 구조물의 양 측의 상기 핀형 활성 영역의 상면 영역에서 상기 복수의 채널층들 각각의 측면들 상으로 상기 제1 방향에 따라 배치된 제1 에피택셜층과, 상기 제1 에피택셜층 상에 배치되며 상기 제1 에피택셜층과 다른 조성을 갖는 제2 에피택셜층을 포함하는 소스/드레인 영역; 및 상기 게이트 구조물의 양 측에서 상기 핀형 활성 영역의 상기 제2 방향으로 위치한 양 측면들에 각각 배치되며, 상기 소스/드레인 영역의 양 측면들로 각각 연장되는 펜스 스페이서들;을 포함하고, 상기 제1 방향으로의 단면에서, 상기 소스/드레인 영역은 그 종횡비가 2.5 이상인 좌우 비대칭 형상을 가지며, 상기 펜스 스페이서들 각각은 상기 소스/드레인 영역의 높이의 30% 이상의 상단 레벨을 갖는 반도체 장치를 제공한다.
본 발명의 일 실시예는, 기판 상에서 돌출되고 제1 방향으로 연장된 핀형 활성 영역; 상기 핀형 활성 영역 상에 상기 기판의 상면과 수직인 방향으로 서로 이격되어 배치된 복수의 채널층들; 상기 핀형 활성 영역을 가로질러 상기 제1 방향과 교차하는 제2 방향으로 연장되며, 상기 복수의 채널층들 각각을 둘러싸는 게이트 구조물; 상기 게이트 구조물의 양 측의 상기 핀형 활성 영역의 상면 영역에서 상기 복수의 채널층들 각각의 측면들 상으로 상기 제1 방향에 따라 배치된 제1 에피택셜층과, 상기 제1 에피택셜층 상에 배치되며 상기 제1 에피택셜층과 다른 조성을 갖는 제2 에피택셜층을 포함하는 소스/드레인 영역; 및 상기 게이트 구조물의 양 측에서 상기 핀형 활성 영역의 상기 제2 방향으로 위치한 양 측면들에 각각 배치되며, 상기 소스/드레인 영역의 양 측면들로 각각 연장되는 펜스 스페이서들;을 포함하고, 상기 소스/드레인 영역은 상기 펜스 스페이서들과 마주하는 양 측면들 각각에 오목한 보이드를 가지며, 상기 소스/드레인 영역의 상기 펜스 스페이서들과 마주하는 양 측면들은 상기 제2 에피택셜층에 의해 제공되는 반도체 장치를 제공한다.
본 실시예에 따른 반도체 장치는 상대적으로 높은 펜스 스페이서들을 도입하여 소스/드레인 영역의 폭을 제어할 수 있다. 또한, 소스/드레인 영역에서 펜스 스페이서들과 마주하는 양 측면들에는 오목한 보이드를 가질 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치를 나타내는 평면도이다.
도 2는 도 1의 반도체 장치를 Ⅰ-Ⅰ'선으로 절개하여 본 단면도이다.
도 3a 및 도 3b는 도 1의 반도체 장치를 Ⅱ1-Ⅱ1'선 및 Ⅱ2-Ⅱ2'선으로 절개하여 본 단면도이다.
도 4a 및 도 4b는 각각 도 2의 "A" 부분 및 도 3b의 "B" 부분을 확대하여 본 부분 확대도들이다.
도 5 내지 도 8는 본 발명의 일 실시예에 따른 반도체 장치의 제조방법의 일부 공정(핀 구조체 및 더미 게이트 형성)을 설명하기 위한 사시도들이다.
도 9 내지 도 16은 본 발명의 일 실시예에 따른 반도체 장치의 제조방법의 일부(소스/드레인 및 게이트 구조체 형성)를 설명하기 위한 단면도들이다.
도 17a 및 도 17b는 본 발명의 일 실시예에 따른 반도체 장치를 나타내는 단면도들이다.
도 18 및 도 19는 본 발명의 다양한 실시예에 따른 반도체 장치를 나타내는 단면도들이다.
이하, 첨부된 도면을 참조하여 본 발명의 다양한 실시예들을 상세하게 설명한다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치를 나타내는 평면도이며, 도 2는 도 1의 반도체 장치를 Ⅰ-Ⅰ'선으로 절개하여 본 단면도이고, 도 3a 및 도 3b는 도 1의 반도체 장치를 Ⅱ1-Ⅱ1'선 및 Ⅱ2-Ⅱ2'선으로 절개하여 본 단면도이다.
도 1 및 도 2를 참조하면, 본 실시예에 따른 반도체 장치(100)는, 기판(101)과, 기판(101) 상에 돌출되고 제1 방향(예, X 방향)으로 연장된 핀형 활성 영역(105)과, 핀형 활성 영역(105) 상에 배치된 채널 구조물(140)과, 핀형 활성 영역(105)과 교차하여 제2 방향(예, Y 방향)으로 연장된 게이트 구조물(160)을 포함한다. 상기 채널 구조물(140)은 핀형 활성 영역(105) 상에서 기판(100)의 상면과 수직한 방향(예, Z 방향)으로 이격되어 배치된 복수의 채널층들(141,142,143)을 포함할 수 있다.
또한, 반도체 장치(100)는 게이트 구조물(160)의 양 측에 배치되어 복수의 채널층들(141,142,143,144)과 접촉된 소스/드레인 영역들(150)과, 소스/드레인 영역들(150)에 연결되는 콘택 플러그들(180)을 더 포함할 수 있다.
본 실시예에서, 핀형 활성 영역(105)은 제1 방향(예, X 방향)으로 연장되며 돌출된 핀(fin) 구조를 갖는다. 예를 들어, 기판(101)은 실리콘 기판 또는 게르마늄 기판과 같은 반도체 기판 또는 실리콘-온-인슐레이터(SOI) 기판일 수 있다. 소자 분리막(110)은 핀형 활성 영역(105)을 정의할 수 있다. 도 3a 및 도 3b에 도시된 바와 같이, 소자 분리막(110)은 기판(101)의 핀형 활성 영역(105)의 측면을 덮도록 기판(101) 상에 배치될 수 있다. 소자 분리막(110)은 예를 들어, 산화막, 질화막, 또는 이들의 조합을 포함할 수 있다. 일부 실시예에서, 소자 분리막(110)은 핀형 활성 영역(105)을 정의하는 쉘로우 트렌치 소자 분리(shallow trench isolation, STI) 영역 외에도 핀 구조가 형성된 활성 영역을 정의하도록 STI 보다 더 깊게 형성된 딥 트렌치 소자 분리(deep trench isolation, DTI)) 영역(미도시)을 포함할 수 있다.
소자 분리막(110)은 핀형 활성 영역(105)의 상부 영역이 노출되도록 형성될 수 있다. 일부 실시예에서, 소자 분리막(110)은 핀형 활성 영역(105)에 인접할수록 높은 레벨을 갖는 굴곡진 상면을 가질 수도 있다.
도 2를 참조하면, 핀형 활성 영역(105)의 상단 영역은 소자 분리막(110)의 상면으로부터 돌출될 수 있다. 핀형 활성 영역(105)은 기판(101)의 일부 또는 기판(101)으로부터 성장된 에피택셜을 포함할 수도 있다. 다만, 게이트 구조물들(160)의 양측에 위치한 기판(101) 상의 핀형 활성 영역(105)의 일부가 노출(또는 리세스)되며, 노출된 영역에는 소스/드레인 영역들(150)을 형성할 수 있다. 본 실시예에 채용된 소스/드레인 영역들(150)의 상세한 사항은 후술하기로 한다.
게이트 구조물(160)은, 도 2에 도시된 바와 같이, 제2 방향(예, Y 방향)으로 연장되며 복수의 채널층들(141,142,143,144)을 둘러싸는 게이트 전극(165)과, 게이트 전극(165)과 복수의 채널층들(141,142,143,144) 사이에 배치된 게이트 유전층(162)과, 게이트 전극(165)의 측면들 상에 배치된 게이트 스페이서들(164)과, 게이트 전극(165) 상에 배치된 게이트 캡핑층(166)을 포함할 수 있다.
이와 같이, 본 실시예에 따른 반도체 장치(100)는 채널 구조물들(140), 소스/드레인 영역들(150), 및 게이트 구조물들(160)을 포함하는 게이트-올-어라운드(Gate-All-Around)형 전계 효과 트랜지스터(예, P-MOS 트랜지스터)일 수 있다.
구체적으로, 채널 구조물(140)은 핀형 활성 영역(105) 상에서 기판(101)의 상면에 수직인 제3 방향(예, Z 방향)으로 서로 이격되어 배치된 제1 내지 제4 채널층들(141,142,143,144)을 포함할 수 있다. 제1 내지 제4 채널층들(141,142,143,144)의 제1 방향(X 방향)에 따른 양 측면들은 소스/드레인 영역(150)과 접촉할 수 있다.
제1 내지 제4 채널층들(141,142,143,144)은 제2 방향(예, Y 방향)에서 핀형 활성 영역(105)과 동일하거나 유사한 폭을 가질 수 있고, 제1 방향(예, X 방향)에서 게이트 구조물(160)의 폭과 동일하거나 유사한 폭을 가질 수 있다. 이에 한정되지 않으며, 일부 실시예에서, 제1 내지 제4 채널층들(141,142,143,144)의 폭은 다소 차이가 있을 수 있다. 예를 들어, 제1 채널층(141)의 폭이 제2 채널층(142)의 폭보다 클 수 있다. 또한, 일부 실시예에서, 제1 방향(X 방향)에서 볼 때에, 제1 내지 제4 채널층들(141,142,143,144)의 측면들이 게이트 구조물(160)의 하부에 위치하도록 제1 내지 제4 채널층들(141,142,143,144)의 폭은 게이트 구조물(160)의 폭보다 작을 수도 있다.
제1 내지 제4 채널층들(141,142,143,144)은 채널 영역을 제공할 수 있는 반도체 물질을 포함할 수 있다. 예를 들어, 제1 내지 제4 채널층들(141,142,143,144)은 실리콘(Si), 실리콘 게르마늄(SiGe), 및 게르마늄(Ge) 중 적어도 하나를 포함할 수 있다. 제1 내지 제4 채널층들(141,142,143,144)은 예를 들어, 기판(101)과 동일한 물질로 이루어질 수 있다. 본 실시예에서, 채널층들(141,142,143,144)은 4개로 예시되어 있으나, 그 개수 및 형상은 다양하게 변경될 수 있다(도 17a 및 도 17b 참조).
채널층들(141,142,143,144)의 증가에 따라 소스/드레인 영역의 종횡비(aspect ratio)는 커질 수 있다. 본 실시예에서는, 4개의 채널층들(141,142,143,144)을 도입함으로써 소스/드레인 영역(150)의 종횡비는 상대적으로 커질 수 있다. 제1 방향(예, X 방향)으로의 단면(도 2 및 도 4a 참조)에서, 소스/드레인 영역(150)의 종횡비(b1/a1)는 2.5 이상일 수 있으며, 일부 실시예에서는 2.8 이상(예, 3)일 수 있다. 도 4a를 참조하면, 가로 길이(a1)는 인접한 제4 채널층(144) 사이의 간격으로 정의되며, 세로 길이(b1)는 소스/드레인 영역(150)을 위한 리세스(도 9의 'RC' 참조)의 깊이로 정의될 수 있다.
도 3a 및 도 4b를 참조하면, 반도체 장치(100)는 상기 게이트 구조물(160)의 양 측에서 상기 핀형 활성 영역(105)의 상기 제2 방향(예, Y 방향)으로 위치한 양 측면들에 각각 배치되며, 상기 제3 방향(예, Z 방향)으로 연장된 펜스 스페이서들(174)을 더 포함할 수 있다. 소스/드레인 영역들(150)은 펜스 스페이서들(174) 사이에 배치되어 채널층들(140)의 양 측면들에 각각 연결될 수 있다.
상기 펜스 스페이서들(140)은 소스/드레인 영역(150)의 제2 방향(예, Y 방향)에 따른 성장을 가이드하기 위한 충분한 높이를 가질 수 있다. 도 4b를 참조하면, 펜스 스페이서들(174)은 상기 소스/드레인 영역(150)의 높이(b1)의 30% 이상의 이상의 상단 레벨을 갖도록 형성될 수 있다. 본 실시예와 같이, 펜스 스페이서들(174)은 상기 소스/드레인 영역(150)의 높이(b1)의 50% 이상의 상단 레벨을 가질 수 있다. 예를 들어, 상기 펜스 스페이서들(174)의 높이(h)는 30㎚ 이상일 수 있다.
소스/드레인 영역(150)을 형성하는 과정(도 12 내지 도 14 참조)에서, 상기 펜스 스페이서들(174)에 의해 가스의 유입이 원활하지 않으므로, 펜스 스페이서들(174) 각각에 인접한 소스/드레인 영역(150)의 측면 영역이 완전히 충전(filling)되지 않을 수 있다. 그 결과, 도 3a 및 도 4b에 도시된 바와 같이, 소스/드레인 영역(150)은 펜스 스페이서들(174)과 마주하는 측면들 각각에 형성된 오목한 형상의 보이드(V1,V2)를 가질 수 있다.
"핀치 오프 보이드(pinch-off void)"라고 하는 중간 관통 영역(도 13의 TV)이 충전되는 과정에서, 다른 방향으로부터 성장되는 에피택셜 부분들이 머징되는 지점(P1,P2)에서 전위결함(dislocation defect)이 관찰될 수 있다. 상기 마주하는 양 측면들 각각에 위치한 보이드(V1,V2)는 서로 다른 레벨에 위치할 수 있다. 양 측면에 위치한 보이드(V1,V2)는 서로 다른 형상 및/또는 크기를 가질 수 있다. 도 3a 및 도 4b에 도시된 바와 같이, 상기 소스/드레인 영역(150)은 좌우 비대칭인 형상을 가질 수 있다.
본 실시예에서, 상기 소스/드레인 영역(150)의 제2 방향(예, Y 방향)으로의 폭은 펜스 스페이서들(174)의 간격에 의해 정의될 수 있으나, 이에 한정되지 않으며, 다른 실시예(도 19 참조)에서 소스/드레인 영역(150) 중 상부 영역은 펜스 스페이서들(174)의 간격보다 큰 폭을 가질 수 있다.
도 2 및 도 3a를 참조하면, 본 실시예에 채용된 소스/드레인 영역(150)은, 상기 게이트 구조물(160)의 양 측의 상기 핀형 활성 영역(105)의 상면 영역 및 상기 채널층들(141,142,143,144) 각각의 측면들 상에 연속적으로 배치된 제1 에피택셜층(150A)과, 상기 제1 에피택셜층(150A) 상에 배치된 제2 에피택셜층(150B)을 포함할 수 있다. 공정 관점(도 12 참조)에서, 상기 제1 에피택셜층(150A)은 상기 제1 방향(예, X 방향)에 따라 리세스의 바닥면 및 측면에 형성될 수 있으며, 제2 에피택셜층(150B)은 리세스의 잔류한 공간을 채우도록 제1 에피택셜층(150A) 상에 배치되며, 콘택 플러그(180)와 접속되는 영역을 제공할 수 있다.
상기 제1 에피택셜층(150A)은, 상기 핀형 활성 영역(105)의 상면에 위치한 바닥 영역(150A1)과, 상기 바닥 영역(150A1)으로부터 제1 내지 제4 채널층들(141,142,143,144)의 측면들을 따라 연속적으로 제1 방향(예, X 방향)을 따라 연장되는 측벽 영역(150A2)을 가질수 있다. 일부 실시예에서, 바닥 영역(150A1)의 두께가 측벽 영역(150A2)의 두께보다 다소 클 수 있다. 제2 에피택셜층(150B)은 다소 볼록한 형상을 가질 수 있으나, 이에 한정되는 것은 아니다.
소스/드레인 영역(150)에서, 상기 제1 방향(예, X 방향)으로 위치한 양 측면들은 제1 에피택셜층(150A)에 의해 제공되며(도 3a 참조), 상기 제2 방향(예, Y 방향)으로 위치한 양 측면들, 즉 보이드(V1,V2)가 형성된 측면들은 제2 에피택셜층(150B)에 의해 제공될 수 있다(도 3b 참조).
앞서 설명한 바와 같이, 소스/드레인 영역(150)의 종횡비(b1/a1)는 2.5 이상일 수 있으며, 일부 실시예에서는 2.8 이상(예, 3)일 수 있다. 제1 에피택셜층(150A)이 형성된 후의 리세스의 종횡비, 즉 제2 에피택셜층(150B)의 종횡비(b2/a2)는 2.0 이상일 수 있으며, 일부 실시예에서는 2.3 이상(예, 2.5)일 수 있다.
본 실시예에서, 제1 에픽택셜층(150A)과 제2 에피택셜층(150B)은 서로 다른 조성을 포함할 수 있다. 예를 들어, 제1 및 제2 에피택셜층들(150A,150B)은 실리콘(Si), 실리콘 저마늄(SiGe) 및 실리콘 카바이드(SiC) 중 적어도 하나를 포함하며(또는), 다른 불순물 농도를 가질 수 있다. 예를 들어, P-MOSFET인 경우에, P형 불순물은, B, Al, Ga, 및 In 중 적어도 하나를 포함할 수 있다.
일부 실시예(예, P-MOSFET)에서, 제1 에피택셜층(150A)은 제1 조성비의 Ge를 함유한 실리콘 저머늄(SiGe)을 포함할 수 있으며, 제2 에피택셜층(150B)은 상기 제1 조성비보다 큰 제2 조성비의 Ge를 함유한 실리콘 저머늄을 포함할 수 있다. 예를 들어, 제1 에피택셜층(150A)인 SiGe의 Ge 조성비는 15% 이하, 나아가 10% 이하일 수 있으며, 제2 에피택셜층(150B)인 SiGe의 Ge 조성비는 20% 이상일 수 있다.
앞서 설명한 바와 같이, 게이트 구조물(160)은, 게이트 유전층(162), 게이트 전극(165), 게이트 스페이서들(164), 및 게이트 캡핑층(166)을 포함할 수 있다.
게이트 유전층(162)은 도 2에 도시된 바와 같이 핀형 활성 영역(105)과 게이트 전극(165)의 사이 및 채널 구조물(140)과 게이트 전극(165)의 사이에 배치될 수 있다. 게이트 유전층(162)은 채널층들(141,142,143,144)을 제2 방향(예, Y 방향)으로 둘러싸도록 형성될 수 있으며, 핀형 활성 영역(105)의 상면으로부터 소자 분리막(110) 상면으로 연장될 수 있다(도 3B 참조). 도 2에 도시된 바와 같이, 게이트 유전층(162)은 게이트 전극(165)과 게이트 스페이서들(164)의 사이로 연장될 수 있다. 예를 들어, 게이트 유전층(162)은 산화물, 질화물 또는 고유전율(high-k) 물질을 포함할 수 있다. 상기 고유전율 물질은, 실리콘 산화막(SiO2)보다 높은 유전 상수(dielectric constant)를 가지는 유전 물질을 의미할 수 있다. 상기 고유전율 물질은, 예를 들어, 알루미늄 산화물(Al2O3), 탄탈륨 산화물(Ta2O3), 티타늄 산화물(TiO2), 이트륨 산화물(Y2O3), 지르코늄 산화물(ZrO2), 지르코늄 실리콘 산화물(ZrSixOy), 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSixOy), 란탄 산화물(La2O3), 란탄 알루미늄 산화물(LaAlxOy), 란탄 하프늄 산화물(LaHfxOy), 하프늄 알루미늄 산화물(HfAlxOy), 및 프라세오디뮴 산화물(Pr2O3) 중 적어도 하나일 수 있다.
게이트 전극(165)은 핀형 활성 영역(105)의 상부에서 복수의 채널층들(141,142,143,144)의 사이를 채우며 채널 구조물(140)의 상부로 연장되어 배치될 수 있다. 게이트 전극(165)은 게이트 유전층(162)에 의해 복수의 채널층들(141,142,143,144)로부터 이격될 수 있다. 게이트 전극(165)은 도전성 물질을 포함할 수 있으며, 예를 들어, 티타늄 질화막(TiN), 탄탈륨 질화막(TaN), 또는 텅스텐 질화막(WN)과 같은 금속 질화물, 및/또는 알루미늄(Al), 텅스텐(W), 또는 몰리브덴(Mo) 등의 금속 물질 또는 도핑된(doped) 폴리실리콘과 같은 반도체 물질을 포함할 수 있다. 일부 실시예에서, 게이트 전극(165)은 2개 이상의 다중층으로 구성될 수도 있다. 일부 실시예에서, 게이트 전극(165)은 인접한 트랜지스터들 사이에 걸쳐 배치되고, 게이트 전극(165)은 인접한 트랜지스터들 사이에 위치한 별도의 분리부에 의해 분리될 수 있다.
게이트 스페이서들(164)은 게이트 전극(165)의 양 측면에 배치될 수 있다. 게이트 스페이서들(164)은 소스/드레인 영역들(150)과 게이트 전극들(165)을 절연시킬 수 있다. 일부 실시예에서, 게이트 스페이서들(164)은 다층 구조로 이루어질 수도 있다. 예를 들어, 게이트 스페이서들(164)은 산화물, 질화물 및 산질화물를 포함할 수 있으며, 특히 저유전율막을 포함할 수 있다. 본 실시예에 채용된 펜스 스페이서들(174)은 상기 게이트 스페이서들(164)의 물질과 동일한 물질을 포함할 수 있다. 게이트 캡핑층(166)은 게이트 전극(165)의 상부에 배치될 수 있으며, 게이트 전극(165)과 게이트 스페이서들(164)에 의해 각각 하면 및 측면들이 둘러싸일 수 있다.
본 실시예에서, 반도체 장치(100)는 도 2에 도시된 바와 같이, 채널층들(141,142,143,144)의 사이에서 게이트 전극(165)의 양 측면에 배치된 내부 스페이서들(130)을 더 포함할 수 있다. 제3 채널층(143)의 하부에서, 게이트 전극(165)은 내부 스페이서들(130)에 의해 소스/드레인 영역들(150)과 이격되어, 전기적으로 분리될 수 있다. 내부 스페이서들(130)은 게이트 전극(165)과 접하는 측면이 게이트 전극(165)을 향하여 볼록한 곡면을 가질 수 있으나, 이에 한정되지는 않는다. 예를 들어, 내부 스페이서들(130)은 산화물, 질화물 및 산질화물을 포함할 수 있다. 특히 내부 스페이서들(130)은 저유전율막으로 이루어질 수 있다
콘택 플러그(180)는 층간 절연막(190)을 관통하여 소스/드레인 영역(150)과 연결될 수 있으며, 소스/드레인 영역(150)에 전기적인 신호를 인가할 수 있다. 콘택 플러그(180)는 도 1 및 도 2에 도시된 바와 같이 소스/드레인 영역(150) 상에 배치될 수 있다. 일부 실시예에서, 콘택 플러그(180)는 소스/드레인 영역(150)보다 제2 방향(Y 방향)을 따라 긴 길이를 갖도록 배치될 수도 있다. 콘택 플러그(180)는 하부의 폭이 상부의 폭보다 좁아지는 구조를 가질 수 있으나, 이에 한정되지는 않는다. 콘택 플러그(180)는 상부로부터 예를 들어, 제4 채널층(144)보다 아래로 연장될 수 있다. 콘택 플러그(180)는 예를 들어, 제3 채널층(143)의 상면에 대응되는 높이까지 리세스될 수 있다. 예를 들어, 콘택 플러그(180)는 티타늄 질화막(TiN), 탄탈륨 질화막(TaN), 또는 텅스텐 질화막(WN)과 같은 금속 질화물, 및/또는 알루미늄(Al), 텅스텐(W), 또는 몰리브덴(Mo)와 같은 금속 물질을 포함할 수 있다.
층간 절연막(190)은 소스/드레인 영역들(150) 및 게이트 구조물들(160)을 덮으며, 도시되지 않은 영역에서 소자 분리막(110)을 덮도록 배치될 수 있다. 예를 들어, 층간 절연막(190)은 산화물, 질화물 및 산질화물 중 적어도 하나를 포함할 수 있으며, 저유전율 물질을 포함할 수 있다.
이하, 도 5 내지 도 16을 참조하여, 본 실시예에 따른 반도체 장치의 제조방법을 상세히 설명한다.
도 5 내지 도 8는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법 중 핀 구조체 및 더미 게이트 형성을 설명하기 위한 사시도들이며, 도 9 내지 도 16은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법 중 소스/드레인 영역 및 게이트 구조물 형성 공정을 설명하기 위한 단면도들이다.
우선, 도 5를 참조하면, 기판(101) 상에 제1 반도체층들(111)과 제2 반도체층들(112)이 교대로 적층된 반도체 적층체(ST)를 형성한다.
제1 반도체층들(111)은 후속 공정에서 제거되어 희생층으로 사용되며, 제2 반도체층들(112)은 채널층으로 사용될 수 있다. 제1 반도체층들(111) 및 제2 반도체층들(112)은 실리콘(Si), 실리콘 게르마늄(SiGe), 및 게르마늄(Ge) 중 적어도 하나를 포함하는 반도체 물질을 포함하되, 서로 다른 반도체 물질을 포함할 수 있다. 제1 반도체층들(111)은 제2 반도체층들(112)에 대하여 식각 선택성을 갖는 물질로 이루어질 수 있다. 제2 반도체층들(112)은 불순물들을 포함할 수 있으나 이에 한정되지는 않는다. 일부 실시예에서, 제1 반도체층들(111)은 실리콘 게르마늄(SiGe)을 포함하고, 제2 반도체층들(112)은 실리콘(Si)을 포함할 수 있다. 제1 반도체층들(111) 및 제2 반도체층들(112)은 기판(101) 상에 에피텍셜 성장(epitaxial growth) 공정을 수행함으로써 형성될 수 있다. 제1 반도체층들(111) 및 제2 반도체층들(112) 각각은 약 1Å 내지 100㎚의 범위의 두께를 가질 수 있다.
이어, 도 6을 참조하면, 제1 방향(예, X 방향)으로 연장된 제1 마스크 패턴(M1)을 이용하여 반도체 적층체(ST) 및 기판(101)의 일부를 제거함으로써 활성 구조물을 형성할 수 있다.
활성 구조물은 핀형 활성 영역(105) 및 핀 구조체(FS)을 포함할 수 있다. 핀형 활성 영역은 기판(101)의 일부가 제거되어 기판(101)의 상면으로부터 돌출된 구조를 포함하며, 핀 구조체(FS)는 핀형 활성 영역(105) 상에 서로 교대로 적층되는 제1 반도체 패턴들(111) 및 제2 반도체 패턴들(112)을 포함할 수 있다. 핀형 활성 영역(105)과 핀 구조체(FS)는 일 방향, 예를 들어, 제1 방향(X 방향)으로 연장되는 라인 형태로 형성될 수 있다.
기판(101)의 일부가 제거된 영역에는, 절연성 물질을 매립한 후 핀형 활성 영역(105)의 일부가 돌출되도록 에치백(etch-back)함으로써 소자 분리막(110)을 형성할 수 있다. 즉, 소자 분리막(110)의 상면은 핀형 활성 영역(105)의 상면보다 낮게 에치백될 수 있다.
다음으로, 도 7을 참조하면, 활성 구조물의 일부 영역에 교차하도록 희생 게이트 구조물들(170)을 형성하고, 희생 게이트 구조물들(170)의 양 측면 및 활성 구조물의 양 측면에 각각 게이트 스페이서들(164) 및 펜스 스페이서(174)을 형성할 수 있다.
희생 게이트 구조물들(170)은, 후속 공정을 통해 도 2에 도시된 채널 구조물들(140)의 상부에서 게이트 유전층(162) 및 게이트 전극(165)이 배치되는 영역에 형성되는 희생 구조물일 수 있다. 희생 게이트 구조물들(170)은 상기 활성 구조물들과 교차하여 제2 방향(예, Y 방향)으로 연장되는 라인 형태를 가지며, 제1 방향(X 방향)으로 서로 이격되어 배열될 수 있다. 활성 구조물이 형성된 기판(101)(특히, 소자 분리막(110)) 상에 순차적으로 적층되는 제1 및 제2 희생 게이트층들(172,175)을 형성한 후에 적층체를 제2 마스크 패턴(M2)을 이용하여 패터닝함으로써 도 7에 도시된 바와 같이 희생 게이트 구조물들(170)을 형성할 수 있다.
제1 및 제2 희생 게이트층들(172,175)은 각각 절연층 및 도전층일 수 있으나, 이에 한정되지는 않으며, 제1 및 제2 희생 게이트층들(172,175)이 하나의 층으로 이루어질 수도 있다. 일부 실시예에서, 제1 희생 게이트층(172)은 실리콘 산화물을 포함하고, 제2 희생 게이트층(175)은 폴리 실리콘을 포함할 수 있다. 제2 마스크 패턴(M2)은 실리콘 산화물 및/또는 실리콘 질화물을 포함할 수 있다.
이어, 희생 게이트 구조물 및 활성 구조물에 스페이서 물질층을 컨포멀하게 형성한 후에 이방성 식각을 적용함으로써 희생 게이트 구조물들(170)의 양 측면에 게이트 스페이서들(164)에 형성하고, 활성 구조물의 양 측면, 즉 핀형 활성 영역(105) 및 핀 구조체(FS)의 양 측면에 펜스 스페이서들(174)을 형성할 수 있다. 게이트 스페이서들(164)이 형성된 양 측면들은 희생 게이트 구조물들(170)의 제1 방향(예, X 방향)으로 위치한 마주하는 측면들이며, 펜스 스페이서들(174)이 형성된 양 측면들은 활성 구조물의 제2 방향(예, Y 방향)으로 위치한 마주하는 측면들일 수 있다. 또한, 게이트 스페이서들(164) 및 펜스 스페이서들(174)은 서로 동일한 물질일 수 있다. 스페이서 물질층, 즉 게이트 스페이서들(164) 및 펜스 스페이서들(174)은 저유전율 물질로 이루어질 수 있으며, 예를 들어, SiO, SiN, SiCN, SiOC, SiON, 및 SiOCN 중 적어도 하나를 포함할 수 있다.
도 9 내지 도 16은 본 발명의 일 실시예에 따른 반도체 장치의 제조방법 중 다른 일부 공정으로서, 내부 스페이서들, 소스/드레인 영역 및 게이트 구조물 형성 과정을 설명하기 위한 단면도들이다.
도 9를 참조하면, 희생 게이트 구조물들(170) 사이에서, 희생층들(120) 및 채널층들(141,142,143,144)을 제거하여 리세스(RC)를 형성함으로써 채널 구조물들(140)을 형성할 수 있다.
여기서, 희생층들(120)은 도 8에 도시된 제1 반도체 패턴(111)에 대응되며,채널층들(141,142,143,144)은 도 8에 도시된 제2 반도체 패턴(112)에 대응될 수 있다. 제2 마스크 패턴(M2) 및 게이트 스페이서들(164)을 마스크로 이용하여 노출된 희생층들(120) 및 채널층들(141,142,143) 을 제거할 수 있다. 이러한 공정을 통해서, 채널층들(141,142,143)은 제1 방향(예, X 방향)을 따른 길이가 결정될 수 있다. 희생 게이트 구조물들(170)의 하부에서, 희생층들(120) 및 채널 구조물(140)이 측면으로부터 일부 제거되어 제1 방향(예, X 방향)을 따른 양 측면이 희생 게이트 구조물들(170) 및 게이트 스페이서들(164)의 하부에 위치할 수도 있다. 또한, 이러한 공정 후에, 활성 구조물의 양 측면에 위치한 펜스 스페이서들(174)이 잔류할 수 있다. 희생층들(120) 및 채널층들(141,142,143)의 노출된 부분들을 제거하는 과정에서 펜스 스페이서들(174)의 일부(점선으로 표시됨)가 손실될 수 있으며, 이에 따라 최종 펜스 스페이서들(174)의 높이가 결정될 수 있다. 제1 방향(예, X 방향)으로의 단면에서, 본 공정에서 형성된 리세스(RC)의 종횡비는 2.5 이상일 수 있으며, 일부 실시예에서는 2.8 이상일 수 있다.
다음으로, 도 10를 참조하면, 노출된 희생층들(120)의 일부를 제1 방향(예, X 방향)으로 노출된 양 측면을 통해서 제거하고, 이어 도 11을 참조하면, 희생층들(120)이 제거된 영역에 내부 스페이서들(130)을 형성할 수 있다.
희생층들(120)은 예를 들어, 습식 식각 공정에 의해 채널 구조물들(140)에 대하여 선택적으로 식각되어, 제1 방향(X 방향)을 따른 측면으로부터 소정 깊이로 제거될 수 있다. 희생층들(120)은 상기와 같은 측면 식각에 의해 내측으로 오목한 측면들(RL)을 가질 수 있다. 다만, 희생층들(120)의 측면의 형상은 도시된 것에 한정되지 않는다.
내부 스페이서들(130)은 희생층들(120)이 제거된 영역에 절연 물질을 매립하고, 채널 구조물들(140)의 외측에 증착된 상기 절연 물질을 제거함으로써 형성할 수 있다. 내부 스페이서들(130)은 게이트 스페이서들(164)과 동일한 물질로 형성될 수 있으나, 이에 한정되지는 않는다. 예를 들어, 내부 스페이서들(130)은 SiN, SiCN, SiOCN, SiBCN, SiBN 중 적어도 하나를 포함할 수 있다.
다음으로, 도 12를 참조하면, 희생 게이트 구조물들(170)의 양 측에 위치한 리세스(RC)에 소스/드레인 영역들을 형성하기 위한 제1 에피택셜층(150A)을 형성할 수 있다.
제1 에피택셜층(150A)은 실리콘 저마늄(SiGe)으로 SEG 공정에 의해 형성될 수 있다. 제1 에피택셜층(150A)에서 저마늄(Ge)의 제1 조성비는 5% 내지 15%일 수 있다. 리세스 영역(RC)의 바닥면인 핀형 활성 영역(105)의 상면 영역 및 채널층들(141,142,143,144)의 측면들로부터 성장될 수 있다. 예를 들어, 제1 에피택셜층(150A)은 핀형 활성 영역(105)의 상면 영역으로부터 <100> 면 방향으로 성장되고, 채널층들(141,142,143,144)의 측면들로부터는 <110> 면 방향으로 성장될 수 있다. 일부 실시예에서, 성장 공정 조건을 조절하여 인접한 채널층들(141,142,143,144)의 측면들로부터 형성된 부분이 서로 머징(merge)되어 제1 에피택셜층(150A)은 리세스(RC)의 측벽을 따라 연속적으로 성장될 수 있다. 이러한 성장 조건은 예를 들어, 성장 압력, 성장 온도 및/또는 가스 유량을 조절하여 얻어질 수 있다.
도 13 및 도 14를 참조하면, 제1 에피택셜층(150A) 상에 제2 에피택셜층(150B)을 형성하는 과정을 도시한다.
우선, 도 13을 참조하면, 제1 에피택셜층(150A)에 중간 관통 영역(TV)을 갖는 제2 에피택셜(150B')을 형성할 수 있다.
제2 에피택셜(150B')은 SEG 공정을 이용하여 제1 에피택셜층(150A)으로부터 성장될 수 있다. 제2 에피택셜(150B')은 상기 제1 에피택셜층(150A)의 제1 조성비보다 큰 제2 조성비의 Ge를 함유한 실리콘 저머늄을 포함할 수 있다. 예를 들어, 제2 에피택셜(150B')인 SiGe의 Ge 조성비는 20% 이상일 수 있다. 제2 에피택셜(150B')은 반응 가스가 리세스(RC)의 바닥면까지 도달하기 전에 리세스(RC)의 입구 주위에서 <110> 면 방향에서 먼저 반응하는 부분이 증가할 수 있다. 한편, 리세스(RC)의 바닥면의 부근에서의 <100> 면 방향으로의 성장은 상대적으로 좁은 면적으로 인해 스트레스가 증가하여 느린 속도로 이루어질 수 있다. 그 결과, 도 11에 도시된 바와 같이, 리세스(RC)의 입구 주위에서 <110> 면 방향으로 성장된 제2 에피택셜(150B)가 머징되어 핀치 오프 보이드인 중간 관통 영역(TV)이 발생될 수 있다. 이러한 중간 관통 영역(TV)은 펜스 스페이서들(174)과 마주하는 측면으로 개방된 구조를 가질 수 있다. 본 실시예와 같이, 리세스(RC)의 종횡비가 큰 경우에 중간 관통 영역(TV)을 형성하는 머징이 더 빨리 이루어질 수 있다.
이어, 도 14를 참조하면, 연속적인 에피택셜 성장 공정을 통해서 제1 에피택셜층(150A) 내에 제2 에피택셜층(150B)을 형성하여 원하는 소스/드레인 영역(150)을 형성할 수 있다.
본 공정을 통해 중간 관통 영역(TV)이 충전되지만, 펜스 스페이서들(174)에 의해 측방향으로 반응가스의 공급이 원활하지 않으므로, 소스/드레인 영역(150)의 양 측면들 각각에는 완전히 충전되지 않은 오목한 보이드(V1,V2)가 형성될 수 있다. 이러한 불완전한 충전 과정에서 다른 방향으로부터 에피택셜 부분들이 머징되므로, 각각의 보이드(V1,V2) 내에는 전위결함 포인트들(P1,P2)이 관찰될 수 있다.
본 실시예에서 형성된 소스/드레인 영역(150)은 좌우 비대칭인 형상을 가질 수 있다. 구체적으로, 펜스 스페이서들(174) 각각에 마주하는 양 측면에 위치한 보이드(V1,V2)는 서로 다른 레벨에 위치할 수 있으며, 서로 다른 형상 및/또는 크기를 가질 수 있다. 제2 에피택셜층(150B)은 상대적으로 평탄하거나 다소 볼록한 상면을 가질 수 있다.
다음으로, 도 15를 참조하면, 층간 절연막(190)을 형성하고, 희생층들(120) 및 희생 게이트 구조물들(170)을 제거하여 상부 갭 영역들(UR) 및 하부 갭 영역들(LR)을 형성할 수 있다.
층간 절연막(190)은 희생 게이트 구조물들(170) 및 소스/드레인 영역들(150)을 덮는 절연막을 형성하고 평탄화 공정을 수행함으로써 형성될 수 있다. 희생층들(120) 및 희생 게이트 구조물(170)은 게이트 스페이서들(164), 층간 절연막(190), 및 채널 구조물(140)에 대하여 선택적으로 제거될 수 있다. 먼저, 제2 마스크 패턴(M2)와 함께 희생 게이트 구조물들(170)을 제거함으로써 상부 갭 영역들(UR)을 형성한 후에, 상부 갭 영역들(UR)을 통해 노출된 희생층들(120)을 제거하여 하부 갭 영역들(LR)을 형성할 수 있다. 예를 들어, 희생층들(120)이 실리콘 게르마늄(SiGe)을 포함하고, 채널 구조물(140)이 실리콘(Si)을 포함하는 경우, 희생층들(120)은 과초산(peracetic acid)을 식각제로 이용하는 습식 식각 공정을 수행하여 선택적으로 제거될 수 있다. 이러한 제거 공정 동안에, 소스/드레인 영역들(150)은 층간 절연막(190) 및 내부 스페이서층들(130)에 의해 보호될 수 있다.
이어, 도 16을 참조하면, 상부 갭 영역들(UR) 및 하부 갭 영역들(LR) 내에 게이트 구조물들(160)을 형성할 수 있다.
게이트 유전층들(162)은 상부 갭 영역들(UR) 및 하부 갭 영역들(LR)의 내면들을 컨포멀하게 덮도록 형성될 수 있다. 게이트 전극들(165)은 상부 갭 영역들(UR) 및 하부 갭 영역들(LR)을 완전히 매립하도록 형성한 후, 상부 갭 영역들(UR)에서 상부로부터 소정 깊이로 제거될 수 있다. 상부 갭 영역들(UR)에서 게이트 전극들(165)이 제거된 영역에 게이트 캡핑층(166)이 형성될 수 있다. 이런한 공정들을 통해서, 게이트 유전층(162), 게이트 전극(165), 게이트 스페이서들(164), 및 게이트 캡핑층(166)을 포함하는 게이트 구조물들(160)이 형성될 수 있다.
다음으로, 층간 절연막(190)을 관통하여 소스/드레인 영역(150)에 연결되는 콘택 플러그(180)를 형성하여 도 2 내지 도 3b에 도시된 반도체 장치(100)를 제조할 수 있다. 층간 절연막(190)을 관통하도록 소스/드레인 영역(150)으로 연결된 콘택 홀을 형성하고, 상기 콘택 홀 내에 도전성 물질을 매립하여 콘택 플러그(180)를 형성할 수 있다. 상기 콘택 홀의 하면은 소스/드레인 영역들(150) 내로 리세스되거나 소스/드레인 영역들(150)의 상면을 따른 굴곡을 가질 수 있다.
도 17a 및 도 17b는 본 발명의 일 실시예에 따른 반도체 장치를 나타내는 단면도들이다. 도 17a 및 도 17b의 단면들은 각각 도 4a 및 도 4b의 단면에 대응되는 영역으로 이해될 수 있다.
도 17a 및 도 17b를 참조하면, 본 실시예에 따른 반도체 장치(100A)는, 채널 구조물(140)이 3개의 채널층들(141,142,143)을 포함하고, 소스/드레인 영역들이 제1 에피택셜층(150A), 제2 에피택셜층(150B) 및 제3 에피택셜층(150C)을 포함하는 점을 제외하고 도 1 내지 도 4에 도시된 반도체 장치(100)와 유사한 것으로 이해할 수 있다. 또한, 본 실시예의 구성요소는 특별히 반대되는 설명이 없는 한, 도 1 내지 도 4에 도시된 반도체 장치(100)의 동일하거나 유사한 구성요소에 대한 설명을 참조하여 이해될 수 있다.
본 실시예에 채용된 채널 구조물(140)이 3개의 채널층들(141,142,143)을 포함할 수 있다. 채널층 수가 적은 경우에는 상대적으로 낮은 종횡비를 가질 수 있으나, 소스/드레인 영역(150)의 성장 과정에서 상대적으로 높은 펜스 스페이서들(174)로 인해, 측방향으로 반응 가스의 공급이 원활하지 않으므로, 앞서 설명된 중간 관통 영역(도 13의 "TV")이 완전히 충전되지 않을 수 있다. 그 결과, 본 실시예에 채용된 소스/드레인 영역(150)은 펜스 스페이서들(174A)과 마주하는 양 측면들 각각에 형성된 보이드(V1,V2)를 가질 수 있다.
본 실시예에 채용된 소스/드레인 영역(150)은, 상기 핀형 활성 영역(105)의 상면에서 상기 복수의 채널층들(141,142,143)의 측면들 상으로 상기 제1 방향을 따라 배치된 제1 에피택셜층(150A)과, 상기 제1 에피택셜층(150A) 상에 배치되며 상기 제1 에피택셜층(150A)과 다른 조성을 갖는 제2 에피택셜층(150B)과, 상기 제2 에피택셜층(150B) 상에 배치되며 상기 제2 에피택셜층(150B)과 다른 조성을 갖거나 다른 불순물 농도를 갖는 제3 에피택셜층(150C)을 포함할 수 있다.
예를 들어, 상기 제1 에피택셜층(150A)은 실리콘 또는 상대적으로 낮은 조성비의 저마늄을 갖는 실리콘 저마늄을 포함하며, 상기 제2 에피택셜층(150B)은 상대적으로 높은 조성비의 저마늄을 갖는 실리콘 저마늄을 포함할 수 있다. 또한, 제3 에피택셜층(150C)은 상대적으로 더 높은 조성비의 저마늄을 갖는 실리콘 저마늄 또는 다른 불순물 농도를 갖는 실리콘 저마늄을 포함할 수 있다. 본 실시예에서, 제3 에피택셜층(150C)은 콘택 플러그(170)와 접속되는 영역을 제공하며, 보이드(V1,V2)는 제3 에피택셜층(150C)의 양 측면에 각각 형성될 수 있다.
도 18 및 도 19는 본 발명의 다양한 실시예에 따른 반도체 장치를 나타내는 단면도들이다
도 18을 참조하면, 본 실시예에 따른 반도체 장치(100B)는, 펜스 스페이서들(174A)이 상대적으로 큰 높이를 갖는 점과, 소스/드레인 영역(150)의 보이드(V1,V2)의 위치 및 배열이 상이한 점을 제외하고, 도 1 내지 도 4에 도시된 반도체 장치(100)와 유사한 것으로 이해할 수 있다. 또한, 본 실시예의 구성요소는 특별히 반대되는 설명이 없는 한, 도 1 내지 도 4에 도시된 반도체 장치(100)의 동일하거나 유사한 구성요소에 대한 설명을 참조하여 이해될 수 있다.
본 실시예에 채용된 펜스 스페이서들(174A)은 앞선 실시예에 도입된 펜스 스페이서들(174)의 높이보다 큰 높이를 가질 수 있다. 상대적으로 높은 펜스 스페이서들(174A)에 의해 보이드(V1,V2)의 위치 및 배열을 다양하게 변경될 수 있다. 도 18에 도시된 바와 같이, 본 실시예에서, 보이드(V1,V2)는 소스/드레인 영역(150)의 측면에서 상대적으로 낮은 위치로 배치되며, 제2 방향(예, Y 방향)에 따른 단면에서, 소스/드레인 영역(150)의 형상은 앞선 실시예와 다른 비대칭 구조를 가질 수 있다.
도 19를 참조하면, 본 실시예에 따른 반도체 장치(100C)는, 펜스 스페이서들(174B)이 상대적으로 낮은 높이를 갖는 점과, 소스/드레인 영역(150)의 상부 영역이 펜스 스페이서들(174B)의 간격보다 큰 폭을 갖는 점을 제외하고, 도 1 내지 도 3에 도시된 반도체 장치(100)와 유사한 것으로 이해할 수 있다. 또한, 본 실시예의 구성요소는 특별히 반대되는 설명이 없는 한, 도 1 내지 도 3에 도시된 반도체 장치(100)의 동일하거나 유사한 구성요소에 대한 설명을 참조하여 이해될 수 있다.
본 실시예에 채용된 펜스 스페이서들(174B)은 앞선 실시예에 도입된 펜스 스페이서들(174)의 높이보다 작은 높이를 가질 수 있다. 상대적으로 낮은 펜스 스페이서들(174A)에 의해 보이드(V1,V2)의 위치 및 배열뿐만 아니라, 소스/드레인 영역(150)의 단면 형상이 변경될 수 있다. 제2 방향(예, Y 방향)에 따른 단면에서, 본 실시예에 채용된 소스/드레인 영역(150)의 형상은 앞선 실시예들과 다른 비대칭 구조를 갖는다. 예를 들어, 도 19에 도시된 바와 같이, 펜스 스페이서들(174B)과 마주하는 측면들의 다른 위치에서 보이드(V1,V2)가 형성될 수 있다. 또한, 상기 소스/드레인 영역(150) 중 하부 영역은 제2 방향(예, Y 방향)으로의 폭은 펜스 스페이서들(174)의 간격에 의해 정의되지만, 앞선 실시예와 달리 소스/드레인 영역(150) 중 상부 영역은 펜스 스페이서들(174)의 간격보다 큰 폭을 가질 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
101: 기판 105: 핀형 활성 영역
110: 소자 분리막 111: 희생층
112: 반도체층 130: 내부 스페이서층
140: 채널 구조물 141, 142, 143, 144: 채널층
150: 소스/드레인 영역 150A: 제1 에피택셜층
150B: 제2 에피택셜층 V1,V2: 보이드
160: 게이트 구조물 162: 게이트 유전층
164: 게이트 스페이서 165: 게이트 전극
166: 게이트 캡핑층 170: 희생 게이트 구조물
174: 펜스 스페이서 180: 콘택 플러그
190: 층간 절연막

Claims (10)

  1. 기판으로부터 돌출되고 제1 방향으로 연장된 핀형 활성 영역;
    상기 핀형 활성 영역 상에 상기 기판의 상면과 수직인 방향으로 서로 이격되어 배치된 복수의 채널층들;
    상기 핀형 활성 영역을 가로질러 상기 제1 방향과 교차하는 제2 방향으로 연장되고, 상기 복수의 채널층들 각각을 둘러싸는 게이트 구조물;
    상기 게이트 구조물의 양 측에서 상기 핀형 활성 영역의 상기 제2 방향으로 위치한 양 측면들에 각각 배치되며, 상기 수직인 방향으로 연장된 펜스 스페이서들; 및
    상기 게이트 구조물의 양 측의 상기 핀형 활성 영역 상에서 상기 펜스 스페이서들 사이에 각각 배치되며, 상기 복수의 채널층들 각각에 연결되고, 상기 펜스 스페이서들과 마주하는 양 측면들 각각에 보이드(void)를 갖는 소스/드레인 영역;를 포함하는 반도체 장치.
  2. 제1항에 있어서,
    상기 펜스 스페이서들 각각은 상기 소스/드레인 영역의 높이의 30% 이상의 상단 레벨을 갖는 반도체 장치.
  3. 제1항에 있어서,
    상기 펜스 스페이서들 각각은 30㎚ 이상의 높이를 갖는 반도체 장치.
  4. 제1항에 있어서,
    상기 게이트 구조물은 상기 제2 방향에 따라 연장된 양 측면들에 위치한 게이트 스페이서를 더 포함하며,
    상기 펜스 스페이서들은 상기 게이트 스페이서의 물질과 동일한 물질을 포함하는 반도체 장치.
  5. 제1항에 있어서,
    상기 제1 방향으로의 단면에서, 상기 소스/드레인 영역의 종횡비는 2.5 이상인 반도체 장치.
  6. 제1항에 있어서,
    상기 복수의 채널층들 각각의 하면 아래에서 상기 제1 방향을 따른 상기 게이트 구조물의 양 측면들 각각에 배치된 내부 스페이서층들을 더 포함하는 반도체 장치.
  7. 기판 상에서 돌출되고 제1 방향으로 연장된 핀형 활성 영역;
    상기 핀형 활성 영역 상에 상기 기판의 상면과 수직인 방향으로 서로 이격되어 배치된 복수의 채널층들;
    상기 핀형 활성 영역을 가로질러 상기 제1 방향과 교차하는 제2 방향으로 연장되며, 상기 복수의 채널층들 각각을 둘러싸는 게이트 구조물;
    상기 게이트 구조물의 양 측의 상기 핀형 활성 영역의 상면 영역에서 상기 복수의 채널층들 각각의 측면들 상으로 상기 제1 방향에 따라 배치된 제1 에피택셜층과, 상기 제1 에피택셜층 상에 배치되며 상기 제1 에피택셜층과 다른 조성을 갖는 제2 에피택셜층을 포함하는 소스/드레인 영역; 및
    상기 게이트 구조물의 양 측에서 상기 핀형 활성 영역의 상기 제2 방향으로 위치한 양 측면들에 각각 배치되며, 상기 소스/드레인 영역의 양 측면들로 각각 연장되는 펜스 스페이서들;을 포함하고,
    상기 제1 방향으로의 단면에서, 상기 소스/드레인 영역은 그 종횡비가 2.5 이상인 좌우 비대칭 형상을 가지며, 상기 펜스 스페이서들 각각은 상기 소스/드레인 영역의 높이의 30% 이상의 상단 레벨을 갖는 반도체 장치.
  8. 제7항에 있어서,
    상기 소스/드레인 영역은 상기 펜스 스페이서들과 마주하는 양 측면들 각각에 오목한 보이드를 가지며, 상기 소스/드레인 영역의 상기 펜스 스페이서들과 마주하는 양 측면들은 상기 제2 에피택셜층에 의해 제공되는 반도체 장치.
  9. 제8항에 있어서,
    상기 펜스 스페이서들과 마주하는 양 측면들 각각에 위치한 상기 오목한 보이드는 서로 다른 레벨에 위치하는 반도체 장치.
  10. 제7항에 있어서,
    상기 제1 방향으로의 단면에서, 상기 제2 에피택셜층의 종횡비는 2 이상인 반도체 장치.
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