KR102574321B1 - 게이트 분리층을 갖는 반도체 소자 - Google Patents

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Abstract

반도체 소자는 제1 영역과 제2 영역을 갖는 기판; 상기 제1 영역에서 제1 방향으로 연장되는 제1 활성 핀들; 상기 제2 영역에서 상기 제1 방향으로 연장되는 제2 활성 핀들; 상기 제1 활성 핀들 사이에 개재되며, 제2 방향으로 연장되는 제1 필드 절연층; 상기 제2 활성 핀들 사이에 개재되며, 상기 제2 방향으로 연장되는 제2 필드 절연층; 상기 제2 필드 절연층 상에서 상기 제2 방향으로 연장되며, 상기 제1 필드 절연층과 일 직선상에 배치되는 게이트 라인; 상기 제1 필드 절연층과 상기 게이트 라인 사이에 배치되는 게이트 분리층; 및 상기 제1 필드 절연층, 상기 게이트 라인, 및 상기 게이트 분리층 각각의 양 측벽에 접하여 상기 제2 방향으로 연장되는 게이트 스페이서를 포함한다.

Description

게이트 분리층을 갖는 반도체 소자{Semiconductor device having gate isolation layer}
게이트 분리층을 구비하는 반도체 소자 및 이의 제조 방법에 관한 것이다.
반도체 소자가 고집적화 됨에 따라, 사용자가 요구하는 트랜지스터 성능을 구현하기 점점 어려워지고 있다. 이러한 기술적 어려움을 극복하기 위해, 다양한 전계효과 트랜지스터 구조들이 제안되어 왔다. 예를 들면, 고유전막-금속 게이트 구조가, 실리콘 산화물 및 다결정 실리콘을 각각 게이트 절연층 및 게이트 전극 물질로 사용하는, 종래의 전계 효과 트랜지스터를 대체하기 위해 제안되었다.
본 개시의 실시예들에 따른 과제는 PMOS 영역과 NMOS 영역 각각에 최적화된 확산 방지 영역(diffusion break)을 제공하여 반도체 소자의 성능을 개선하는데 있다.
본 개시의 실시예들에 따른 과제는 PMOS 영역과 NMOS 영역 각각에 최적화된 확산 방지(diffusion break) 영역을 제공하는 반도체 소자를 제조하는데 있어서, 게이트 라인과 확산 방지(diffusion break) 영역 근방에서 발생되는 문제점을 해결할 수 있는 반도체 소자의 제조 방법을 제공하는데 있다.
본 개시의 실시예들에 따른 반도체 소자는 제1 영역과 제2 영역을 갖는 기판; 상기 제1 영역에서 제1 방향으로 연장되는 제1 활성 핀들; 상기 제2 영역에서 상기 제1 방향으로 연장되는 제2 활성 핀들; 상기 제1 활성 핀들 사이에 개재되며, 제2 방향으로 연장되는 제1 필드 절연층; 상기 제2 활성 핀들 사이에 개재되며, 상기 제2 방향으로 연장되는 제2 필드 절연층; 상기 제2 필드 절연층 상에서 상기 제2 방향으로 연장되며, 상기 제1 필드 절연층과 일 직선상에 배치되는 게이트 라인; 상기 제1 필드 절연층과 상기 게이트 라인 사이에 배치되는 게이트 분리층; 및 상기 제1 필드 절연층, 상기 게이트 라인, 및 상기 게이트 분리층 각각의 양 측벽에 접하여 상기 제2 방향으로 연장되는 게이트 스페이서를 포함할 수 있다.
본 개시의 실시예들에 따른 반도체 소자는 기판 상에 제1 방향으로 연장되는 활성 핀들; 상기 활성 핀들과 교차하여 제2 방향으로 연장되며, 상기 제1 방향으로 상호 이격되어 배치되는 한 쌍의 외측 스페이서; 상기 한 쌍의 외측 스페이서 사이에서 상기 제2 방향으로 연장되는 한 쌍의 내측 스페이서; 평면적 관점에서, 상기 한 쌍의 외측 스페이서 사이에 배치되는 제1 필드 절연층; 상기 제1 필드 절연층과 상기 제1 방향으로 이격되며, 상기 한 쌍의 외측 스페이서와 상기 한 쌍의 내측 스페이서 사이에 배치되는 게이트 라인; 및 상기 한 쌍의 외측 스페이서와 상기 한 쌍의 내측 스페이서 사이에 배치되며, 상기 제1 필드 절연층과 상기 게이트 라인에 접하는 게이트 분리층을 포함할 수 있다.
본 개시의 실시예들에 따른 반도체 소자는 제1 영역과 제2 영역을 포함하는 기판; 상기 제1 영역에 제1 방향으로 연장되는 제1 활성 핀들; 상기 제2 영역에 상기 제1 방향으로 연장되는 제2 활성 핀들; 상기 제1 활성 핀들의 단축 방향 측벽에 접하는 확산 방지 영역; 상기 확산 방지 영역과 제2 방향으로 이격되며 상기 제2 활성 핀들의 단축 방향 측벽에 접하는 게이트 라인; 상기 확산 방지 영역과 상기 게이트 라인 사이에 배치되며, 상기 게이트 라인과 상기 제2 방향으로 일직선상에 놓이는 게이트 분리층; 및 상기 확산 방지 영역의 일 측면, 상기 게이트 분리층의 내측면 및 상기 게이트 라인의 내측면에 접하는 내측 스페이서를 포함할 수 있다.
본 개시의 실시예들에 따르면, PMOS과 NMOS 영역에서 서로 다른 확산 방지(diffusion break) 영역을 가지는 반도체 소자를 제공하여 PMOS 영역과 NMOS 영역 각각의 퍼포먼스(performance)를 개선할 수 있는 효과를 제공한다. 또한, PMOS과 NMOS 영역에서 서로 다른 확산 방지(diffusion break) 영역을 가지는 반도체 소자를 제조하는 공정 과정에서 게이트 분리층을 이용하여 NMOS 영역의 게이트 라인이 소실되는 것을 방지함으로써, 트랜지스터의 특성이 열화되는 원인을 근본적으로 제거할 수 있다.
도 1a는 본 개시의 실시예에 따른 반도체 소자의 일부 영역을 개략적으로 도시한 레이아웃(layout)이다.
도 1b는 도 1의 A-A', B-B'에 대한 수직 단면을 도시하는 사시도이다.
도 1c는 도 1의 Ⅰ-Ⅰ', Ⅱ-Ⅱ'에 대한 수직 단면도들이다.
도 1d는 도 1의 Ⅲ-Ⅲ', Ⅳ-Ⅳ'에 대한 수직 단면도들이다.
도 1e 및 도 1f는 도 1a의 다른 실시예들에 따른 Ⅳ-Ⅳ'에 대한 수직 단면도들이다.
도 2a는 본 개시의 실시예에 따른 반도체 소자의 일부 영역을 개략적으로 도시한 레이아웃(layout)이다.
도 2b는 도 2a의 A-A', B-B'에 대한 수직 단면을 도시하는 사시도이다.
도 2c는 도 2a의 Ⅰ-Ⅰ', Ⅱ-Ⅱ'에 대한 수직 단면도들이다.
도 2d는 도 2a의 Ⅲ-Ⅲ', Ⅳ-Ⅳ'에 대한 수직 단면도들이다.
도 2e는 도 2a의 다른 실시예에 따른 Ⅰ-Ⅰ'에 대한 수직 단면도이다.
도 3a는 본 개시의 실시예에 따른 반도체 소자의 일부 영역을 개략적으로 도시한 레이아웃(layout)이다.
도 3b는 도 3a의 Ⅰ-Ⅰ', Ⅱ-Ⅱ'에 대한 수직 단면도들이다.
도 3c 및 도 3d는 3a의 다른 실시예들에 따른 Ⅰ-Ⅰ'에 대한 수직 단면도들이다.
도 4a 내지 도 10b는 본 개시의 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 도면들이다.
이하, 첨부된 도면을 참고로 하여 본 개시의 실시예들에 따른 반도체 소자 및 이의 제조 방법을 설명한다.
도 1a는 본 개시의 실시예에 따른 반도체 소자의 일부 영역을 개략적으로 도시한 레이아웃(layout)이다. 도 1b는 도 1의 A-A', B-B'에 대한 수직 단면을 도시하는 사시도이다. 도 1c는 도 1의 Ⅰ-Ⅰ', Ⅱ-Ⅱ'에 대한 수직 단면도들이다. 도 1d는 도 1의 Ⅲ-Ⅲ', Ⅳ-Ⅳ'에 대한 수직 단면도들이다. 설명의 편의를 위하여 도 1a에서는 활성 영역들과 층간절연층을 생략하고 도시하였으며, 도 1b에서는 게이트 라인의 상단보다 높은 레벨에 위치하는 구성들을 생략하고 도시하였다.
도 1a 내지 도 1d를 참조하면, 반도체 소자(100a)는 기판(101), 활성 영역들(AR1, AR2), 활성 핀들(F1, F2), 소자분리층(STI, DTI), 제1 필드 절연층(SDB), 제2 필드 절연층(IFR), 게이트 라인들(GL, GLB), 게이트 분리층(IG), 게이트 스페이서들(114), 소스/드레인 영역들(120), 및 층간절연층(130, 135)을 포함할 수 있다.
기판(101)은 제1 영역(P)과 제2 영역(N)을 포함할 수 있다. 예를 들어, 제1 영역(P)은 PMOS 영역이고 제2 영역(N)은 NMOS 영역일 수 있다. 기판(101)은 실리콘, 게르마늄과 같은 반도체 물질을 포함할 수 있다. 예를 들어, 기판(101)은 Si, Ge, SiGe, GaP, GaAs, SiC, SiGeC, InAs 및 InP 중에서 선택되는 하나 이상의 물질로 이루어질 수 있다. 그러나, 본 개시의 기판(101)이 전술한 예들에 한정되는 것은 아니다. 일 실시예에 있어서, 기판(101)은 SOI(silicon on insulator) 기판일 수 있다.
활성 영역들(AR1, AR2)은 제1 활성 영역(AR1)과 제2 활성 영역(AR2)을 포함할 수 있다. 제1 활성 영역(AR1)은 제1 영역(P)에 배치되고 제2 활성 영역(AR2)은 제2 영역(N)에 배치될 수 있다. 활성 영역들(AR1, AR2)은 제1 방향을 따라 길게 연장될 수 있다. 활성 영역들(AR1, AR2)은 제1 방향과 교차되는 제2 방향으로 서로 이격될 수 있다. 활성 영역들(AR1, AR2)은 기판(101)의 주변에 수직한 제3 방향으로 돌출될 수 있다.
활성 핀들(F1, F2)은 제1 영역(P)에 배치되는 제1 활성 핀(F1)과 제2 영역(N)에 배치되는 제2 활성 핀(F2)을 포함할 수 있다. 제1 활성 핀(F1)은 제1 활성 영역(AR1) 상에 배치되고, 제2 활성 핀(F2)은 제2 활성 영역(AR2) 상에 배치될 수 있다. 활성 핀들(F1, F2)은 제1 방향을 따라 길게 연장될 수 있다. 활성 핀들(F1, F2)은 제1 방향을 따라 길게 연장되는 장축 방향 측벽(L)과 제2 방향을 따라 짧게 연장되는 단축 방향 측벽(S)을 포함할 수 있다. 활성 핀들(F1, F2)은 제1 방향으로 이격되어 단축 방향 측벽들(S)이 상호 대면하도록 배치될 수 있다. 활성 핀들(F1, F2)은 제2 방향으로 이격되어 장축 방향 측벽들(L)이 상호 대면하도록 배치될 수 있다. 활성 핀들(F1, F2)은 활성 영역(AR1, AR2) 상에서 제3 방향으로 돌출될 수 있다. 도면에서는 하나의 활성 영역(AR1, AR2) 상에 두 개의 활성 핀들(F1, F2)이 배치되는 것으로 도시되었으나, 본 발명이 이에 한정되는 것은 아니며, 하나 또는 세 개 이상의 활성 핀들(F1, F2)이 배치될 수도 있다.
활성 영역들(AR1, AR2)과 활성 핀들(F1, F2)은 기판(101)의 일부일 수도 있고, 기판(101)으로부터 성장된 에피층(epitaxial layer)을 포함할 수도 있다. 일 실시예에 있어서, 활성 영역들(AR1, AR2)과 활성 핀들(F1, F2)은 반도체 물질을 포함할 수 있다. 예를 들어, 활성 영역들(AR1, AR2)과 활성 핀들(F1, F2)은 Si 또는 SiGe 등을 포함할 수 있다. 활성 영역들(AR1, AR2)과 활성 핀들(F1, F2)은 기판(101)과 동일한 물질을 포함할 수 있다. 예를 들어, 기판(101)이 Si를 포함하는 경우 활성 영역들(AR1, AR2)과 활성 핀들(F1, F2)도 Si를 포함할 수 있다. 다만, 이에 한정되는 것은 아니며, 기판(101)과 활성 영역들(AR1, AR2) 및 활성 핀들(F1, F2)은 서로 다른 물질을 포함할 수도 있다.
소자분리층(STI, DTI)은 얕은 소자분리층(STI)과 깊은 소자분리층(DTI)을 포함할 수 있다. 소자분리층(STI, DTI)은 활성 영역들(AR1, AR2)과 활성 핀들(F1, F2)을 한정할 수 있다. 예를 들어, 소자분리층(STI, DTI)은 기판(101) 상에서 활성 영역들(AR1, AR2)의 측벽을 덮을 수 있다. 소자분리층(STI, DTI)은 활성 핀들(F1, F2)의 측벽의 하부를 덮고, 상부는 덮지 않을 수 있다. 일 실시예에 있어서, 얕은 소자분리층(STI)은 제1 영역(P)과 제2 영역(N)에 배치되고, 깊은 소자분리층(DTI)은 제1 영역(P)과 제2 영역(N)에 걸쳐 배치될 수 있다. 깊은 소자분리층(DTI)은 얕은 소자분리층(STI)에 대하여 상대적으로 하면의 레벨이 낮을 수 있다. 예를 들어, 소자분리층(STI, DTI)은 산화물, 산질화물, 또는 질화물 중 어느 하나를 포함할 수 있다.
제1 필드 절연층(SDB)은 제1 영역(P)에서 제1 활성 핀들(F1)의 단축 방향 측벽(S)에 접하면서 제2 방향으로 길게 연장될 수 있다. 제1 필드 절연층(SDB)은 소자분리층(STI, DTI) 상에 배치되며, 일부 영역이 하방으로 연장되어 제1 활성 핀(F1) 사이에 개재될 수 있다. 제1 필드 절연층(SDB)은 일부 영역이 제1 활성 영역(AR1) 사이에 개재될 수도 있다. 즉, 제1 필드 절연층(SDB)은 일부 영역이 하방으로 연장되어, 연장된 부분의 하단의 레벨(LV1)이 활성 핀들(F1, F2)의 상단의 레벨(LV_F)보다 낮고, 제1 활성 영역(AR1)의 상단의 레벨(LV_AR1)보다 높게 위치할 수 있다. 또는, 제1 필드 절연층(SDB)의 일부 영역이 하방으로 더 길게 연장되어, 연장된 부분의 하단의 레벨(LV1)이 제1 활성 영역(AR1)의 상단의 레벨(LV_AR1)보다 낮게 위치할 수 있다. 제1 필드 절연층(SDB)의 상면의 레벨은 활성 핀들(F1, F2)의 상단의 레벨(LV_F)보다 높고, 소스/드레인 영역(120)의 상단의 레벨보다 높을 수 있다.
일 실시예에 있어서, 두 개의 제1 필드 절연층(SDB)이 제1 방향으로 인접하여 평행하게 배치될 수 있다. 두 개의 제1 필드 절연층(SDB) 사이에는 하나의 소스/드레인 영역(120)이 배치될 수 있다.
일 실시예에 있어서, 제1 필드 절연층(SDB)은 압축 스트레스 물질 및/또는 인장 스트레스 물질을 포함할 수 있다. 예를 들어, 압축 스트레스 물질은 활성 영역에 압축 스트레스를 줄 수 있는 물질이고, 인장 스트레스 물질은 인장 스트레스를 줄 수 있는 물질이다. 예를 들어, 제1 필드 절연층(SDB)은 실리콘 질화물을 포함할 수 있다. 다만, 이에 한정되는 것은 아니다.
제2 필드 절연층(IFR)은 제2 영역(N)에서 제2 활성 핀들(F2)의 단축 방향 측벽(S)에 접하면서 제2 방향으로 연장될 수 있다. 제2 필드 절연층(IFR)은 소자분리층(STI, DTI)에 접할 수 있다. 제2 필드 절연층(IFR)은 제1 방향의 폭이 제1 필드 절연층(SDB)에 비하여 상대적으로 넓을 수 있다. 일 실시예에 있어서, 제2 필드 절연층(IFR)의 하면의 레벨(LV_AR2)은 제1 필드 절연층(SDB)의 하단의 레벨(LV1)과 다를 수 있다. 제2 필드 절연층(IFR)의 상면의 레벨(LV3)은 활성 핀들(F1, F2)의 상면의 레벨(LV_F)보다 낮고, 소자분리층(STI, DTI)의 상면의 레벨보다 높게 위치할 수 있다. 다만, 이에 한정되는 것은 아니며, 제2 필드 절연층(IFR)의 상면은 활성 핀들(F1, F2)의 상면보다 높은 레벨 또는 소자분리층(STI, DTI)의 상면과 동일하거나 그보다 낮은 레벨에 위치할 수도 있다.
일 실시예에 있어서, 제2 필드 절연층(IFR)은 소자분리층(STI, DTI)과 동일한 물질로 형성될 수 있다. 도면에는 제2 필드 절연층(IFR)과 소자분리층(STI, DTI)의 경계를 명확하게 구분하였으나, 이에 한정되는 것은 아니며, 제2 필드 절연층(IFR)과 소자분리층(STI, DTI)이 일체를 이룰 수도 있다. 즉, 제2 필드 절연층(IFR)은 소자분리층(STI, DTI)의 일부일 수 있다. 일 실시예에 있어서, 제2 필드 절연층(IFR)은 인장 스트레스 물질 및/또는 압축 스트레스 물질을 포함할 수 있다. 예를 들어, 제2 필드 절연층(IFR)은 TEOS와 같은 산화물을 포함할 수 있다. 다만, 이에 한정되는 것은 아니다.
게이트 라인들(GL, GLB)은 소자분리층(STI, DTI) 상에서 활성 핀들(F1, F2)과 교차되어 제2 방향으로 연장될 수 있다. 게이트 라인들(GL, GLB)은 제1 필드 절연층(SDB)과 제1 방향으로 이격되어 평행하게 배치될 수 있고, 제2 방향으로 이격되어 일직선 상에 배치될 수 있다. 게이트 라인들(GL, GLB)의 제1 방향의 폭은 제1 필드 절연층(SDB)의 상단의 제1 방향의 폭과 실질적으로 동일할 수 있다. 게이트 라인들(GL, GLB) 중 어느 2개(GLB)는 제2 필드 절연층(IFR)의 상면과 접하면서 제2 필드 절연층(IFR)을 가로지를 수 있다. 예를 들어, 도 1a, 도 1c 및 도 1d에 도시된 바와 같이 어느 하나의 게이트 라인(GLB)이 제2 활성 핀(F2)의 일 단부와 제2 필드 절연층(IFR)의 상면의 일부를 덮을 수 있고, 다른 하나의 게이트 라인(GLB)이 제2 활성 핀(F2)의 타 단부와 제2 필드 절연층(IFR)의 상면의 다른 일부를 덮을 수 있다. 이와 같이, 제1 필드 절연층(SDB)과 제2 필드 절연층(IFR) 중에서 게이트 라인(GL, GLB)과 대응되는 폭을 가지는 필드 절연층은 단일 확산 방지 영역(single diffusion break region)이라고 명명할 수 있다. 또한, 제1 필드 절연층(SDB)과 제2 필드 절연층(IFR) 중에서 게이트 라인들(GL, GLB) 간의 제1 방향으로의 최단 거리보다 넓은 제1 방향의 폭을 가지는 필드 절연층을 이중 확산 방지 영역(double diffusion break region)이라고 명명할 수 있다. 즉, 도 1c에 도시된 제1 필드 절연층(SDB)은 단일 확산 방지 영역(single diffusion break region)일 수 있고, 제2 필드 절연층(IFR)은 이중 확산 방지 영역(double diffusion break region)일 수 있다.
게이트 라인들(GL, GLB)은 각각 게이트 전극(115, 115b), 게이트 절연층(116, 116b), 및 게이트 캡핑층(117, 117b)을 포함할 수 있다. 게이트 전극(115, 115b)은 2층 이상으로 적층될 수 있다. 일 실시예에 있어서, 게이트 전극(115, 115b)은 제1 게이트 금속층과 제2 게이트 금속층을 포함할 수 있다. 제1 게이트 금속층은 일함수 조절을 하고, 제2 게이트 금속층은 제1 게이트 금속층에 의해 형성된 공간을 채우는 역할을 할 수 있다. 제1 게이트 금속층은 예를 들어, TiN, WN, TiAl, TiAlN, TaN, TiC, TaC, TaCN, TaSiN 또는 이들의 조합 중 적어도 하나를 포함할 수 있다. 또한, 제2 게이트 금속층은 예를 들어, W, Al, Co, Ti, Ta, poly-Si, SiGe 또는 금속 합금 중 적어도 하나를 포함할 수 있다.
게이트 절연층(116, 116b)은 게이트 전극(115, 115b)과 활성 핀들(F1, F2) 사이에 배치될 수 있다. 또한, 게이트 절연층(116, 116b)은 게이트 전극(115, 115b)과 소자분리층(DIT, STI) 사이에 배치할 수 있다. 일 실시예에 있어서, 게이트 절연층(116)은 소자분리층(DTI, STI) 위로 돌출된 활성 핀들(F1, F2)의 프로파일을 따라서 제2 방향으로 연장될 수 있다. 게이트 절연층(116, 116b)은 게이트 전극(115)의 측면을 따라 제3 방향으로 연장될 수 있다. 게이트 절연층(116, 116b)은 실리콘 산화물보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있다. 예를 들어, 게이트 절연층(116, 116b)은 HfO2, ZrO2, LaO, Al2O3 또는 Ta2O5 등을 포함할 수 있다. 예를 들어, 게이트 전극(115, 115b)과 게이트 절연층(116, 116b)은 리플레이스먼트 공정(replacement process) (또는 게이트 라스트 공정(gate last process))을 통해서 형성될 수 있다.
게이트 캡핑층(117, 117b)은 게이트 전극(115, 115b)과 게이트 절연층(116, 116b) 상에 배치될 수 있다. 예를 들어, 게이트 캡핑층(117, 117b)은 실리콘 질화막, 실리콘 산질화막 중 적어도 하나를 포함할 수 있다. 또한, 일부 실시예에 있어서, 게이트 캡핑층(117, 117b)은 필요에 따라 생략될 수도 있다.
일 실시예에 있어서, 게이트 라인(GLB)은 제2 영역(N)에서 제1 필드 절연층(SDB)과 제2 방향으로 일직선상에 배치될 수 있다. 게이트 라인(GLB)은 제1 필드 절연층(SDB)과 제2 방향으로 상호 이격될 수 있다. 게이트 라인(GLB)은 제1 방향으로 연장되는 단축 방향 측벽(Sg)이 제1 필드 절연층(SDB)의 단축 방향 측벽(Ss)과 대면할 수 있다. 게이트 라인(GLB)은 평면적 관점에서 제2 필드 절연층(IFR)의 일부와 오버랩 되도록 배치될 수 있다.
일 실시예에 있어서, 게이트 전극(115b)이 제2 영역(N)에서 제1 필드 절연층(SDB)과 제2 방향으로 일직선 상에 배치될 수 있다. 게이트 전극(115b)은 제1 필드 절연층(SDB)과 제2 방향으로 상호 이격될 수 있다. 게이트 전극(115b)은 제1 방향을 따라 연장되는 일 측면(단축 방향 측벽)이 이 제1 필드 절연층(SDB)의 단축 방향 측벽(Ss)과 대면할 수 있다.
게이트 절연층(116b)이 게이트 전극(115b)의 하면, 제1 방향을 따라 연장되는 단축 방향 측면, 및 제2 방향을 따라 연장되는 장축 방향 측면을 덮을 수 있다. 게이트 절연층(116b)은 제2 필드 절연층(IFR)과 게이트 전극(115b) 사이, 제2 활성 핀들(F2)과 게이트 전극(115b) 사이, 및 소자분리층(STI, DTI)과 게이트 전극(115b) 사이에서 제2 방향으로 길게 연장될 수 있다. 즉, 게이트 절연층(116)은 소자분리층, 제2 필드 절연층 및 제2 활성 핀들의 프로파일을 따라 제2 방향으로 연장될 수 있다. 게이트 절연층(116b)은 게이트 전극(115b)의 측면들을 따라 제3 방향으로 연장될 수 있다.
게이트 분리층(IG)은 소자분리층(STI, DTI) 상에서 제2 방향으로 제1 필드 절연층(SDB)과 게이트 라인(GLB) 사이에 배치될 수 있다. 게이트 분리층(IG)의 일 측면(Sig1)은 제1 필드 절연층(SDB)의 단축 방향 측벽(Ss) 접할 수 있다. 게이트 분리층(IG)의 타 측면(Sig2)은 게이트 라인(GLB)의 단축 방향 측벽(Sg)와 접할 수 있다. 즉, 게이트 분리층(IG)의 타 측면(Sig2)은 게이트 절연층(116b) 및 게이트 캡핑층(117b)과 접할 수 있다. 게이트 분리층(IG)은 게이트 절연층(116b) 중 게이트 전극(115b)과 게이트 분리층(IG) 사이에서 제3 방향을 따라 연장되는 부분에 접할 수 있다. 일 실시예에 있어서, 게이트 분리층(IG)은 단일의 절연 물질 또는 복수의 절연 물질로 이루어질 수 있다. 예를 들어, 게이트 분리층(IG)은 실리콘 산화물, 실리콘 질화물, 에어 스페이스, 또는 이들의 조합으로 이루어질 수 있다.
게이트 스페이서(114)가 게이트 라인(GL, GLB)의 제2 방향으로 연장되는 양 측벽에 배치될 수 있다. 즉, 게이트 스페이서(114)는 게이트 절연층(116, 116b)의 양 측면과 게이트 캡핑층(117b)의 양 측면에 접하여 제2 방향으로 길게 연장될 수 있다. 또한, 게이트 스페이서(114)는 제2 방향으로 길게 연장되어 게이트 분리층(IG)의 양 측벽과 제1 필드 절연층(SDB)의 양 측벽에까지 배치될 수 있다.
일 실시예에 있어서, 게이트 스페이서(114)는 제1 게이트 스페이서(114a), 제2 게이트 스페이서(114b), 및 제3 게이트 스페이서(114c)를 포함할 수 있다. 제1 게이트 스페이서(114a)는 제1 필드 절연층(SDB)의 양 측벽에 배치될 수 있다. 제2 게이트 스페이서(114b)는 제1 필드 절연층(SDB)과 일직선상에 배치되는 게이트 라인(GLB)의 양 측벽에 배치될 수 있다. 제3 게이트 스페이서(114c)는 제2 방향으로 제1 게이트 스페이서(114a)와 제2 게이트 스페이서(114b) 사이에서, 게이트 분리층(IG)의 양 측벽에 배치될 수 있다. 제1 게이트 스페이서(114a)는 제3 게이트 스페이서(114c)와 연결되고, 제2 게이트 스페이서(114b)는 제3 게이트 스페이서(114c)에 연결되어 제1 내지 제3 게이트 스페이서(114a, 114b, 114c)가 일체의 게이트 스페이서(114)를 이룰 수 있다. 일 실시예에 있어서, 게이트 스페이서(114)는 질화물을 포함할 수 있다. 게이트 스페이서(114)는 상단의 레벨이 게이트 캡핑층(117, 117b)의 상면의 레벨, 및 제1 필드 절연층(SDB)의 상면의 레벨과 동일할 수 있다. 예를 들어, 게이트 스페이서(114)는 실리콘 질화물, 실리콘 산질화물, 실리콘 산화물, 실리콘 산탄질화물 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
소스/드레인 영역들(120)은 게이트 스페이서들(114)과 게이트 라인들(GL, GLB)의 양 측에 배치될 수 있다. 소스/드레인 영역들(120)은 활성 핀들(F1, F2) 내에 배치될 수 있다. 즉, 소스/드레인 영역들(120)은 활성 핀들(F1, F2)이 일부 식각된 영역에 형성될 수 있다. 도 1b에서는 소스/드레인 영역들(120)이 제2 방향으로 서로 접하는 것으로 도시되어 있으나, 본 발명이 이에 한정되는 것은 아니며, 소스/드레인 영역(120)은 제2 방향으로 서로 이격될 수도 있다. 일 실시예에 있어서, 소스/드레인 영역들(120)은 상승된(elevated) 소스/드레인 영역일 수 있다. 이에 따라, 소스/드레인 영역들(120)의 상단은 활성 핀들(F1, F2)의 상단보다 높을 수 있다.
일 실시예에 있어서, 제1 영역(P)에 배치되는 소스/드레인 영역(120)은 압축 스트레스 물질을 포함할 수 있다. 예를 들어, 압축 스트레스 물질은 Si에 비해서 격자상수가 큰 물질일 수 있고, 예를 들어 SiGe일 수 있다. 압축 스트레스 물질은 게이트 라인들(GL, GLB) 하부의 활성 핀들(F1, F2), 즉 채널 영역에 압축 스트레스를 가하여 채널 영역의 캐리어의 이동도(mobility)를 향상시킬 수 있다. 한편, 제2 영역(N)에 배치되는 소스/드레인 영역(120)은 기판(101)과 동일 물질 또는, 인장 스트레스 물질을 포함할 수 있다. 예를 들어, 기판(101)이 Si일 때, 소스/드레인 영역(120)은 Si이거나, Si보다 격자 상수가 작은 물질(예를 들어, SiC, SiP)일 수 있다. 인장 스트레스 물질은 게이트 라인들(GL, GLB) 하부의 활성 핀들(F1, F2), 즉 채널 영역에 인장 스트레스를 가하여 채널 영역의 캐리어의 이동도를 향상시킬 수 있다.
일 실시예에 있어서, 이러한 소스/드레인 영역들(120)은 에피택셜 성장(epitaxial growth)을 통해 형성될 수 있다. 도면에는 도시되지 않았지만, 소스/드레인 영역들(120) 상에는 실리사이드층이 형성될 수 있다. 실리사이드층은 소스/드레인 영역들(120)의 상면을 따라 형성될 수 있다. 실리사이드층은 소스/드레인 영역들(120)이 제1 콘택(CA1)과 접할 때의 면저항, 접촉 저항 등을 감소시키는 역할을 할 수 있다. 실리사이드층은 도전 물질, 예를 들어, Pt, Ni, Co 등을 포함할 수 있다. 실리사이드층은 제1 콘택(CA1)과 접하는 소스/드레인 영역(120)이 실리사이드화 되어 형성된 층일 수 있으며, 실시예에 따라 생략될 수도 있다.
제1 층간절연층(130)은 소스/드레인 영역들(120), 게이트 라인들(GL GLB), 게이트 스페이서들(114), 제1 필드 절연층(SDB), 및 소자분리층(STI, DTI)을 덮을 수 있다. 제2 층간절연층(135)은 제1 층간절연층(130)을 덮을 수 있다. 제1 층간절연층(130)과 제2 층간절연층(135)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 저유전율 물질 중 적어도 하나를 포함할 수 있다.
제1 콘택(CA1)은 제1 층간절연층(130)을 관통하여 소스/드레인 영역(120) 상에 배치될 수 있다. 제1 콘택(CA1)은 소스/드레인 영역(120)과 제1 배선(M1)을 전기적으로 연결시킬 수 있다. 예를 들어, 제1 콘택(CA1)은 평면 상에서 세장형(elongated)의 형상을 가질 수 있다. 제1 콘택(CA1)은 도전 물질로 형성될 수 있다. 제1 콘택(CA1)은 예를 들어, W, Al, Cu 등을 포함할 수 있다. 도면에는 도시되지 않았지만, 제1 콘택(CA1)은 베리어층과 도전층을 포함할 수 있다.
제1 비아(V1)가 제2 층간절연층(135)을 관통하여 제1 콘택(CA1) 상에 배치될 수 있다 제1 비아(V1)는 제1 콘택(CA1)과 제1 배선(M1)을 전기적으로 연결시킬 수 있다. 제1 배선(M1)이 제2 층간절연층(135) 상에 배치될 수 있다. 제1 배선(M1)은 제1 비아(V1)와 전기적으로 연결될 수 있다.
제2 콘택(CA2)은 게이트 라인(GL) 상에 배치될 수 있다. 제2 콘택(CA2)은 게이트 캡핑층(117)을 관통하여 게이트 전극(115)에 접촉될 수 있다. 제2 비아(V2)는 제2 층간절연층(135)을 관통하여 제2 콘택(CA2) 상에 배치될 수 있다. 제2 비아(V2)는 제2 콘택(CA2)과 제2 배선(M2)을 전기적으로 연결시킬 수 있다. 제2 배선(M2)은 제2 층간절연층(135) 상에 배치될 수 있다. 제2 배선(M2)은 제2 비아(V2)와 전기적으로 연결될 수 있다. 도 1a 내지 도 3d에 도시된 제1 콘택(CA1), 제1 비아(V1) 및 제2 배선(M2)의 배치 관계는 예시에 불과하며, 도시된 내용에 한정되지 않는다.
도 1e 및 도 1f는 도 1의 다른 실시예들에 따른 Ⅳ-Ⅳ'에 대한 수직 단면도들이다. 이하에서는 설명의 간략화를 위해 도 1 내지 도 1d에서 설명한 것과 실질적으로 동일한 내용은 생략한다.
도 1e를 참조하면, 제2 필드 절연층(IFR)이 제2 방향으로 길게 연장되어 게이트 분리층(IG)과 접촉될 수 있다. 도면에는 게이트 분리층(IG)의 일 측면의 일부와 제2 필드 절연층(IFR)의 타 측면의 일부가 접하는 것으로 도시되었으나 이에 한정되지 않으며, 제2 필드 절연층(IFR)이 제2 방향으로 더 길게 연장되어 게이트 분리층(IG)의 하면이 제2 필드 절연층(IFR)과 접할 수도 있다. 게이트 라인(GLB)의 하면의 레벨(LV3)은 게이트 분리층(IG)의 하면의 레벨보다 높고, 소자분리층(STI, DTI)의 상면의 레벨(LV_TI)보다 높을 수 있다.
도 1f를 참조하면, 게이트 전극(115b)과 게이트 캡핑층(117b)이 각각 게이트 분리층(IG)에 접할 수 있다. 즉, 도 1d 및 1e와 달리 게이트 전극(115b)은 게이트 구조체(GLB)의 하부에만 위치하고, 게이트 분리층(IG)과 게이트 전극(115b) 사이에서 제3 방향으로 연장되지 않을 수 있다.
도 2a는 본 발명의 실시예에 따른 반도체 소자의 일부 영역을 개략적으로 도시한 레이아웃(layout)이다. 도 2b는 도 2a의 A-A', B-B'에 대한 수직 단면을 도시하는 사시도이다. 도 2c는 도 2a의 Ⅰ-Ⅰ', Ⅱ-Ⅱ' 에 대한 수직 단면도들이다. 도 2d는 도 2a의 Ⅲ-Ⅲ', Ⅳ-Ⅳ'에 대한 수직 단면도들이다. 도 2e는 도 2a의 다른 실시예에 따른 Ⅰ-Ⅰ'에 대한 수직 단면도이다. 이하에서는 설명의 간략화를 위해 도 1 내지 도 1f에서 설명한 것과 실질적으로 동일한 내용은 생략한다.
도 2a 내지 도 2d를 참조하면, 반도체 소자(100b)는 제1 필드 절연층(DB), 한 쌍의 외측 스페이서(114a, 114b, 114c), 한 쌍의 내측 스페이서(114a', 114b', 114c')를 포함할 수 있다.
제1 필드 절연층(DB)은 제1 영역(P)에서 제1 활성 핀들(F1)의 단축 방향 측벽(S)과 접하면서 제2 방향으로 길게 연장될 수 있다. 일 실시예에 있어서, 제1 필드 절연층(DB)은 상면의 제2 방향의 폭이 전술한 제1 필드 절연층(SDB)의 상면의 제2 방향의 폭의 2배 이상일 수 있다. 제1 필드 절연층(DB)의 제1 방향으로의 상면의 폭은 게이트 라인(GL)들 간의 제1 방향으로의 최단 거리보다 넓을 수 있다. 이에 따라, 제1 필드 절연층(DB)은 이중 확산 방지 영역(double diffusion break region)으로 명명될 수 있다.
일 실시예에 있어서, 제1 필드 절연층(DB)은 제1 부분(DB1), 제2 부분(DB2), 및 제3 부분(DB3)을 포함할 수 있다. 제1 부분(DB1)과 제2 부분(DB2)은 일부가 하방으로 연장되어 제1 활성 핀(F1)과 소자분리층(STI, DTI) 사이에 개재될 수 있다. 또는, 제1 부분(DB1)과 제2 부분(DB2)은 일부가 하방으로 더 길게 연장되어 제1 활성 핀(F1), 제1 활성 영역(AR1), 및 소자분리층(STI, DTI) 사이에 개재될 수 있다. 제3 부분(DB3)은 제1 방향으로 제1 부분(DB1)과 제2 부분(DB2) 사이에 배치될 수 있다. 제3 부분(DB3)은 제2 부분(DB2)의 상부가 제2 부분(DB2)을 향하는 방향으로 연장되고, 제2 부분(DB2)의 상부가 제1 부분(DB1)을 향하는 방향으로 연장되어 형성되는 것일 수 있다. 일 실시예에 있어서, 제3 부분(DB3)의 하면은 제1 활성 핀(F1)의 상단 보다 높은 레벨에 위치할 수 있다. 제1 부분(DB1)과 제2 부분(DB2) 사이, 제3 부분(DB3)의 하부에는 제1 활성 핀(F1), 소스/드레인 영역(120), 제1 층간절연층(130)이 배치될 수 있다. 예를 들어, 제3 부분(DB3)의 하면은 U자형(U shape) 형상을 가질 수 있다.
일 실시예에 있어서, 두 개의 게이트 라인(GLB)이 각각 제1 필드 절연층(DB)과 제2 방향으로 상호 이격되어 제2 영역(N)에 배치될 수 있다. 두 개의 게이트 라인(GLB)은 서로 제1 방향으로 평행하게 이격되어 배치될 수 있다. 두 개의 게이트 라인(GLB)은 제1 방향으로 연장되는 단축 방향 측벽(Sg)이 제1 필드 절연층(DB)의 단축 방향 측벽(Sd)과 대면하도록 배치될 수 있다. 예를 들어, 두 개의 게이트 라인(GLB) 중 하나는 제1 필드 절연층(DB)의 제1 부분(DB1)과 일직선상에 배치될 수 있고, 다른 하나는 제1 필드 절연층(DB)의 제2 부분(DB2)과 일직선상에 배치될 수 있다.
게이트 분리층(IG)이 소자분리층(STI, DTI) 상에서 제2 방향으로 제1 필드 절연층(DB)과 게이트 라인(GLB) 사이에 배치될 수 있다. 게이트 분리층(IG)은 제1 필드 절연층(DB)의 제1 부분(DB1)과, 제1 부분(DB1)과 일직선상에 배치되는 게이트 라인(GLB)의 사이에 배치될 수 있다. 또한, 게이트 분리층(IG)은 제1 필드 절연층(DB)의 제2 부분(DB2)과, 제2 부분(DB2)과 일직선상에 배치되는 게이트 라인(GLB) 사이에 배치될 수 있다. 게이트 분리층(IG)은 일 측면(Sig1)이 제1 부분(DB1)과 접할 수 있고, 타 측면(Sig2)이 게이트 라인(GLB)과 접할 수 있다.
게이트 분리층(IG)의 일 측면(Sig1)은 제1 필드 절연층(DB)의 제1 부분(DB1) 및 제2 부분(DB2)과 접할 수 있다. 게이트 분리층(IG)의 타 측면(Sig2)은 게이트 절연층(116b) 및 게이트 캡핑층(117b)과 접할 수 있다.
게이트 스페이서(114)는 한 쌍의 외측 스페이서(114a, 114b, 114c)와 한 쌍의 내측 스페이서(114a', 114b', 114c')를 포함할 수 있다. 한 쌍의 외측 스페이서(114a, 114b, 114c)는 제1 영역(P)과 제2 영역(N)에 걸쳐 제2 방향으로 길게 연장될 수 있다. 한 쌍의 외측 스페이서(114a, 114b, 114c)는 제1 외측 스페이서(114a), 제2 외측 스페이서(114b) 및 제3 외측 스페이서(114c)를 포함할 수 있다. 제1 외측 스페이서(114a)는 제1 필드 절연층(DB)의 제2 방향으로 연장되는 양 외측벽을 덮도록 배치될 수 있다. 즉, 제1 외측 스페이서(114a)는 제1 필드 절연층(DB)의 제1 부분(DB1)의 외측벽과 제2 부분(DB2)의 외측벽을 덮을 수 있다. 평면적 관점에서, 제1 외측 스페이서(114a) 사이에 제1 필드 절연층(DB)이 배치될 수 있다.
제2 외측 스페이서(114b)는 게이트 라인(GLB)의 외측벽을 덮도록 배치될 수 있다. 제3 외측 스페이서(114c)는 게이트 분리층(IG)의 외측벽을 덮도록 배치될 수 있다. 제1 외측 스페이서(114a)는 제3 외측 스페이서(114c)와 연결되고, 제2 외측 스페이서(114b)는 제3 외측 스페이서(114c)와 연결되어 제1 내지 제3 외측 스페이서(114a, 114b, 114c)가 일체의 외측 스페이서를 이룰 수 있다.
한 쌍의 내측 스페이서(114a', 114b', 114c')는 제1 영역(P)과 제2 영역(N)에 걸쳐 제2 방향으로 길게 연장될 수 있다. 한 쌍의 내측 스페이서(114a', 114b', 114c')는 제1 내측 스페이서(114a'), 제2 내측 스페이서(114b'), 및 제3 내측 스페이서(114c')를 포함할 수 있다. 제1 내측 스페이서(114a)는 제1 필드 절연층(DB)의 내측면을 덮도록 배치될 수 있다. 즉, 제1 내측 스페이서(114a)는 제1 필드 절연층(DB)의 제1 부분(DB1)의 내측면과 제2 부분(DB2)의 내측면을 덮을 수 있으며, 제1 부분(DB1)은 제1 외측 스페이서(114a)와 제1 내측 스페이서(114a') 사이에 배치될 수 있다. 제1 내측 스페이서(114a')의 상단은 제1 필드 절연층(DB)의 제3 부분(DB3)의 하면과 접촉될 수 있다. 제1 내측 스페이서(114a')는 상단이 제1 외측 스페이서(114a)보다 낮은 레벨에 위치할 수 있다.
제2 내측 스페이서(114b')는 게이트 라인(GLB)의 내측벽을 덮을 수 있으며, 게이트 라인(GLB)은 제2 외측 스페이서(114b)와 제2 내측 스페이서(114b') 사이에 배치될 수 있다. 제2 내측 스페이서(114b')는 상단이 제1 내측 스페이서(114a')의 상단 보다 높은 레벨에 위치할 수 있다.
제3 내측 스페이서(114c')는 게이트 분리층(IG)의 내측벽을 덮도록 배치될 수 있으며, 게이트 분리층(IG)은 제3 외측 스페이서(114c)와 제3 내측 스페이서(114c') 사이에 배치될 수 있다. 제3 내측 스페이서(114c')는 상단이 외측 스페이서(114a, 114b, 114c)의 상단과 동일한 레벨에 위치할 수 있다. 제3 내측 스페이서(114c')의 상단은 제2 내측 스페이서(114b')의 상단과 동일한 레벨에 위치할 수 있다. 제1 내측 스페이서(114a')는 제3 내측 스페이서(114c')와 연결되고, 제2 내측 스페이서(114b')는 제3 내측 스페이서(114c')와 연결되어 제1 내지 제3 내측 스페이서(114a', 114b', 114c')가 일체의 내측 스페이서를 이룰 수 있다.
일 실시예에 있어서, 제3 내측 스페이서(114c')는 일단이 제1 필드 절연층(DB)의 제2 방향으로 연장되는 측면의 일부와 접촉될 수 있다. 예를 들어, 제3 내측 스페이서(114c')는 일단이 제1 필드 절연층(DB)의 제3 부분(DB3)의 일 측면의 일부와 접할 수 있다.
도 2e를 참조하면, 반도체 소자(100b)는 제1 영역(P)에서 제1 필드 절연층(DB)과 한 쌍의 외측 스페이서(114a)를 포함할 수 있다.
제1 필드 절연층(DB)은 제1 부분(DB1), 제2 부분(DB2) 및 제3 부분(DB3)을 포함할 수 있다. 일 실시예에 있어서, 제3 부분(DB3)의 하면의 상단의 레벨(LV_DB3)은 제1 활성 핀(F1)의 상단의 레벨(LV_F)과 동일하거나 낮을 수 있다. 제1 부분(DB1)과 제2 부분(DB2) 사이 및 제3 부분(DB3)의 하부에는 제1 활성 핀(F1)과 소스/드레인 영역(120)의 일부가 배치될 수 있다. 예를 들어, 제3 부분(DB3)의 하면은 역-U자형(inverted-U shape)형상을 가질 수 있다.
한 쌍의 외측 스페이서(114a)는 제1 부분(DB1)과 제2 부분(DB2)의 외측벽에 각각 배치될 수 있다. 도 2c에 도시된 것과 달리, 한 쌍의 내측 스페이서는 게이트 분리층과 게이트 라인의 내측벽에만 배치되며(도 2e 미도시), 제1 필드 절연층(DB)의 내측벽에는 배치되지 않을 수 있다.도 3a는 본 개시의 실시예에 따른 반도체 소자의 일부 영역을 개략적으로 도시한 레이아웃(layout)이다. 도 3b는 도 3a의 Ⅰ-Ⅰ', Ⅱ-Ⅱ'에 대한 수직 단면도들이다. 도 3c 및 도 3d는 3a의 다른 실시예들에 따른 Ⅰ-Ⅰ'에 대한 수직 단면도들이다. 이하에서는 설명의 간략화를 위해 도 1 내지 도 2e에서 설명한 것과 실질적으로 동일한 내용은 생략한다.
도 3a 및 도 3b를 참조하면, 반도체 소자(100c)는 제1 필드 절연층(DB)과 한 쌍의 내측 스페이서(114d, 114e)를 포함할 수 있다. 일 실시예에 있어서, 제1 필드 절연층(DB)은 제1 영역(P)에서 제1 방향으로 넓은 폭을 가질 수 있다. 예를 들어, 제1 필드 절연층(DB)의 제1 방향의 상면의 폭은 게이트 라인(GL)의 폭의 2배 이상일 수 있다. 일 실시예에 있어서, 제1 필드 절연층(DB)의 하면은 굴곡진 형상을 가질 수 있다. 예를 들어, 제1 필드 절연층(DB)의 하면은 가운데 부분이 상부로 오목하게 함입된 형상을 가질 수 있다. 이에, 제1 필드 절연층(DB)의 하면의 가운데 부분은 제1 필드 절연층(DB)의 최하단(LV1)의 레벨보다 높은 레벨(LV_DB3)에 위치할 수 있다. 이와 같은 제1 필드 절연층(DB)의 하면은, 도 2e의 제3 부분(DB3)이 하방으로 더 깊이 연장되어 형성된 것일 수 있다.한 쌍의 내측 스페이서(114d, 114e)는 제2 영역(N)에서 제2 방향으로 길게 연장되면서, 일부가 제1 영역(P)에 배치될 수 있다. 한 쌍의 내측 스페이서(114d, 114e)는 제1 내측 스페이서(114d)와 제2 내측 스페이서(114e)를 포함할 수 있다. 제1 내측 스페이서(114d)는 제2 영역(N)에서 게이트 라인(GLB)의 내측면에 접하여 배치될 수 있다. 제2 내측 스페이서(114e)는 제1 영역(P)과 제2 영역(N)에서 게이트 분리층(IG)의 내측면에 접하여 배치될 수 있다. 제1 내측 스페이서(114d)와 제2 내측 스페이서(114e)는 서로 연결되는 일체의 스페이서일 수 있다. 일 실시예에 있어서, 한 쌍의 내측 스페이서(114d, 114e)는 일 단이 제1 필드 절연층(DB)의 일 측면에 접할 수 있다. 즉, 제2 내측 스페이서(114e)의 일 단이 제1 필드 절연층(DB)의 일 측면에 접할 수 있다.
도 3c를 참조하면, 제1 필드 절연층(DB)의 하면은 굴곡진 형상을 가질 수 있다. 예를 들어, 제1 필드 절연층(DB)의 하면은 가운데 부분이 하부로 볼록하게 돌출된 형상을 가질 수 있다. 이에, 제1 필드 절연층(DB)의 하면의 가운데 부분은 제1 필드 절연층(DB)의 최하단의 레벨(LV1)보다 낮은 레벨(LV_DB3)에 위치할 수 있다.
도 3d을 참조하면, 제1 필드 절연층(DB)의 하면은 곡면일 수 있다. 다만, 이에 한정되는 것은 아니며 제1 필드 절연층(DB)의 하면은 평평한 평면일 수도 있다.
도 4a 내지 10b는 본 개시의 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 도면들이다. 도 1 내지 도 10b에서 동일한 부호는 동일한 구성 요소를 지칭한다. 이하에서는 설명의 간략화를 위해 도 1 내지 도 3d에서 설명한 것과 실질적으로 동일한 내용은 생략한다.
도 4a 내지 도 4c를 참조하면, 기판(101)이 일부 식각되어 활성 영역들(AR1, AR2)과 활성 핀들(F1, F2)이 형성될 수 있다. 활성 영역들(AR1, AR2)과 활성 핀들(F1, F2)은 상부로 갈수록 폭이 좁아질 수 있다. 기판(101) 상에 활성 영역들(AR1, AR2)과 활성 핀들(F1, F2)을 덮는 절연막이 형성된 후, 절연막이 일부 제거되어 소자분리층(STI, DTI)이 형성될 수 있다. 일 실시예에 있어서, 소자분리층(STI, DTI)이 남도록 절연막을 일부 제거하기 위해 에치백 공정이 실시될 수 있다. 소자분리층(STI, DTI)이 형성된 후, 활성 핀들(F1, F2)이 소자분리층(STI, DTI)의 상면 위로 돌출되어 노출될 수 있다. 예를 들어, 소자분리층(STI, DTI)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 이들의 조합으로 이루어질 수 있다.
이후에, 제2 영역(N)에서 소자분리층(STI, DTI), 활성 핀들(F1, F2) 및 제2 활성 영역(AR2)이 일부 식각되어, 하부 트렌치(LT)가 형성될 수 있다. 하부 트렌치(LT)는 제1 영역(P)에서는 소자분리층(STI, DTI)과 제1 활성 핀들(F1)을 덮고, 제2 영역(N)에서는 소자분리층(STI, DTI)과 제2 활성 핀들(F2)의 일부를 노출시키는 마스크층(도면 미도시)을 이용하는 식각 공정을 통해 형성될 수 있다. 하부 트렌치(LT) 내에는 제2 필드 절연층(IFR)이 형성될 수 있다. 제2 필드 절연층(IFR)이 하부 트렌치(LT)를 채운 후에 마스크층이 제거될 수 있다.
활성 핀들(F1, F2)과 소자분리층(STI, DTI) 상에 활성 핀들(F1, F2)과 교차되어 연장되는 더미 게이트 구조체(DG)가 형성될 수 있다. 더미 게이트 구조체(DG) 중 일부는 제2 필드 절연층(IFR)들과도 교차되어 연장되도록 형성될 수 있다. 더미 게이트 구조체(DG)는 더미 게이트 라인(111, 112, 113)과, 게이트 스페이서(114)를 포함할 수 있다. 더미 게이트 라인(111, 112, 113)은 순차적으로 적층되는 더미 게이트 절연층(111), 더미 게이트 전극(112), 및 더미 게이트 캡핑층(113)을 포함할 수 있다. 더미 게이트 절연층(111)은 실리콘 산화물을 포함할 수 있으며, CVD 또는 ALD 등의 방법으로 형성될 수 있다. 더미 게이트 전극(112)은 폴리 실리콘을 포함할 수 있다. 더미 게이트 캡핑층(113)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 이들의 조합으로 이루어질 수 있다. 게이트 스페이서(114)가 더미 게이트 구조체(DG) 양 측벽을 이룰 수 있다. 즉, 게이트 스페이서(114)가 더미 게이트 전극(112), 및 더미 게이트 캡핑층(113)의 양 측벽에 배치될 수 있다. 게이트 스페이서(114)는 실리콘 질화물, 실리콘 산질화물, 또는 이들의 조합으로 이루어질 수 있다.
도 5a 내지 도 5c를 참조하면, 소스/드레인 영역들(120)이 더미 게이트 구조체(DG)의 양 측에서 활성 핀들(F1, F2) 상에 형성될 수 있다. 더미 게이트 구조체(DG)에 의해 덮이지 않고 노출되어 있는 활성 핀들(F1, F2)의 일부가 제거되어 리세스가 형성될 수 있다. 그 후, 리세스 내에서 에피택셜 성장에 의해 소스/드레인 영역들(120)이 형성될 수 있다.
이후에, 제1 층간절연층(130)이 활성 핀들(F1, F2), 소자분리층(STI, DTI), 제2 필드 절연층(IFR) 및 더미 게이트 구조체(DG)를 덮도록 형성될 수 있다. CMP(Chemical Mechanical Polishing)와 같은 평탄화 공정과 에치백 공정을 통해 제1 층간절연층(130)의 상면과 더미 게이트 구조체(DG)의 상면이 동일한 레벨에 위치하게 될 수 있다. 평탄화된 제1 층간절연층(130)과 더미 게이트 구조체(DG)를 덮는 마스크층(140)이 형성될 수 있다. 마스크층(140)의 일부가 식각되어 적어도 두 개의 인접한 더미 게이트 구조체(DG)의 상면을 노출시키는 오픈 영역(OP1)이 형성될 수 있다. 오픈 영역(OP1)은 제1 방향으로 길게 형성될 수 있다. 오픈 영역(OP1)을 통해 제1 층간절연층(130)의 상면도 노출될 수 있다.
마스크층(140), 제1 층간절연층(130) 및 게이트 스페이서(114)를 식각 마스크로 이용하여 식각 공정이 실시될 수 있다. 오픈 영역(OP1)을 통해 상면이 노출된 더미 게이트 절연층(111), 더미 게이트 전극(112), 및 더미 게이트 캡핑층(113)이 식각 공정에 의해 일부 제거되어, 더미 게이트 라인(111, 112, 113)이 제1 더미 게이트 라인(111a, 112a, 113a)과 제2 더미 게이트 라인(111b, 112b, 113b)으로 분리될 수 있다. 게이트 스페이서(114)는 제1 더미 게이트 라인(111a, 112a, 113a)과 접하는 제1 게이트 스페이서(114a), 제2 더미 게이트 라인(111b, 112b, 113b)과 접하는 제2 게이트 스페이서(114b), 및 제1 게이트 스페이서(114a)와 제2 게이트 스페이서(114b) 사이에서 내측면이 노출되는 제3 게이트 스페이서(114c)로 구분될 수 있다. 또한, 식각 공정에 의해 일부가 제거된 더미 게이트 구조체(DG)는 제1 더미 게이트 구조체(DGa) 및 제2 더미 게이트 구조체(DGb)로 구분될 수 있다.
제1 방향으로 제3 게이트 스페이서(114c) 사이, 제2 방향으로 제1 더미 게이트 라인(111a, 112a, 113a)과 제2 더미 게이트 라인(111b, 112b, 113b) 사이에는 소자분리층(STI, DTI)의 상면을 일부 노출시키는 게이트 리세스 영역(GR)이 형성될 수 있다. 게이트 리세스 영역(GR)에 의해 제1 더미 게이트 절연층(111a), 제1 더미 게이트 전극(112a), 및 제1 더미 게이트 캡핑층(113a)의 일 측면이 노출될 수 있다. 또한, 게이트 리세스 영역(GR)에 의해 제2 더미 게이트 절연층(111b), 제2 더미 게이트 전극(112b) 및 제2 더미 게이트 캡핑층(113b)의 타 측면이 노출될 수 있다. 또한, 게이트 리세스 영역(GR)을 통해 제3 게이트 스페이서(114c)의 내측면이 노출될 수 있다.
도 6a 내지 도 6c를 참조하면, 마스크층(140)이 제거되어, 더미 게이트 구조체(DG, DGa, DGb)과 제1 층간절연층(130) 각각의 상면이 노출될 수 있다. 게이트 리세스 영역(GR)을 채우는 게이트 분리층(IG)이 형성될 수 있다. 게이트 분리층(IG)은 게이트 리세스 영역(GR)을 채우기에 충분한 두께를 가지면서 제1 층간절연층(130)의 상면을 덮는 절연 물질이 퇴적된 후, 제1 층간절연층(130)의 상면이 노출될 때까지 절연 물질을 에치백 또는 평탄화 하는 공정을 통해서 형성될 수 있다. 일 실시예에 있어서, 게이트 분리층(IG)은 실리콘 산화물, 실리콘 질화물, 에어 스페이스, 또는 이들의 조합으로 이루어질 수 있다. 게이트 분리층(IG)은 제3 게이트 스페이서(114c)의 내측면, 제1 더미 게이트 라인(111a, 112a, 113a)의 일 측벽, 제2 더미 게이트 라인(111b, 112b, 113b)의 타 측벽 및 소자분리층(STI, DTI)의 상면에 접하도록 형성될 수 있다.
도 7a 내지 도 7c를 참조하면, 더미 게이트 라인(111, 112, 113)이 제거되어 더미 게이트 트렌치(GT)가 형성될 수 있다. 제1 더미 게이트 라인(111a, 112a, 113a)이 제거되어 제1 더미 게이트 트렌치(GTa)가 형성되고, 제2 더미 게이트 라인(111b, 112b, 113b)이 제거되어 제2 더미 게이트 트렌치(GTb)가 형성될 수 있다. 더미 게이트 트렌치(GTa, GTb)를 통해 제1 게이트 스페이서(114a)의 내측면, 제2 게이트 스페이서(114b)의 내측면, 활성 핀들(F1, F2)의 상부, 소자분리층(STI, DTI)의 상면의 일부, 및 제2 필드 절연층(IFR)의 상부의 일부가 노출될 수 있다. 또한, 더미 게이트 트렌치(GTa, GTb)를 통해 게이트 분리층(IG)의 양 측면이 노출될 수 있다.
도 8a 내지 도 8c를 참조하면, 더미 게이트 트렌치(GT, GTa, GTb) 내에 게이트 라인(GL)이 형성될 수 있다. 게이트 전극(115), 게이트 절연층(116), 및 게이트 캡핑층(117)이 더미 게이트 트렌치(GT, GTa, GTb)를 채우며 제1 층간절연층(130)을 덮도록 형성된 후에, 에치백 공정과 평탄화 공정을 통해 제1 층간절연층(130), 게이트 스페이서(114, 114a, 114b, 114c), 및 게이트 분리층(IG)의 상면이 노출될 수 있다. 제1 더미 게이트 트렌치(GTa)를 채우는 제1 게이트 라인(GLa)과 제2 더미 게이트 트렌치(GTb)를 채우는 제2 게이트 라인(GLb)이 게이트 분리층(IG)을 사이에 두고 형성될 수 있다.
제1 영역(P)과 제2 영역(P)을 덮으면서, 제1 영역(P)에서 오픈 영역(OP2)을 가지는 마스크층(145)이 형성될 수 있다. 오픈 영역(OP2)을 통해 제1 층간절연층(130)의 상면의 일부와 제1 게이트 라인(GLa), 및 제1 게이트 스페이서(114a)의 상면이 노출될 수 있다.
도 9a 내지 도 9c를 참조하면, 마스크층(145), 제1 게이트 스페이서(114a), 제1 층간절연층(130)을 식각 마스크로 이용하는 식각 공정을 통해 제1 게이트 라인(GLa)을 제거할 수 있다. 제1 게이트 라인(GLa)의 제1 게이트 전극(115a), 제1 게이트 절연층(116a), 및 제1 게이트 캡핑층(117a)이 제거되어 제1 영역(P)에 게이트 라인 트렌치(GLT)가 형성될 수 있다. 게이트 라인 트렌치(GLT)에 의해 제1 활성 핀들(F1)의 상부, 소자분리층(STI, DTI)의 상면의 일부, 및 게이트 분리층(IG)의 일 측면이 노출될 수 있다.
도 10a 내지 도 10c를 참조하면, 제1 영역(P)에서 게이트 라인 트렌치(GLT)를 통해 상부가 노출된 제1 활성 핀들(F1)이 식각되어 핀 리세스(FR)가 형성될 수 있다. 즉, 핀 리세스(FR)는 게이트 라인 트렌치(GLT)의 일부가 하방으로 연장되어 형성될 수 있다. 핀 리세스(FR)는 게이트 라인 트렌치(GLT)와 병합되어 일체로 연결되는 공간을 형성할 수 있다. 도면에는 도시되지 않았지만, 핀 리세스(FR)가 형성되는 과정에서 제1 영역(P)에 배치된 소자분리층(STI, DTI)이 일부 식각되어 게이트 라인 트렌치(GLT)에 의해 노출된 소자분리층(STI, DTI)의 상면이 노출되지 않은 소자분리층(STI, DTI)의 상면보다 낮은 레벨에 위치할 수 있다. 일 실시예에 있어서, 핀 리세스(FR)가 형성되는 과정에서 오픈 영역(OP2)을 통해 상면이 노출된 제1 층간절연층(130)과 게이트 스페이서(114a')가 일부 식각될 수 있다. 이후에, 도 2c와 같이, 핀 리세스(FR)와 게이트 라인 트렌치(GLT)를 채우도록 제1 필드 절연층(DB)이 형성될 수 있다.
다시 도 10a 내지 도 10c를 참조하면, 오픈 영역(OP2)을 통해 제1 층간절연층(130'), 게이트 스페이서(114a'), 소스/드레인 영역(120), 제1 활성 핀(F1)이 식각되어 넓은 폭의 핀 리세스와 넓은 폭의 게이트 라인 트렌치가 형성될 수 있다. 이후에, 도 3b 내지 도 3d에 도시된 것과 같이 넓은 폭의 핀 리세스와 넓은 폭의 게이트 라인 트렌치를 채우도록 제1 필드 절연층(DB)이 형성될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 기술적 사상에 따른 실시 예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다.
101: 기판 AR1, AR2: 활성 영역들
F1, F2: 활성 핀들 STI, DTI: 소자분리층
GL, GLB: 게이트 라인들
111: 더미 게이트 절연층 112: 더미 게이트 전극
113: 더미 게이트 캡핑층
111a, 112a, 113a: 제1 더미 게이트 라인
111b, 112b, 113b: 제2 더미 게이트 라인
114, 114a, 114a’114b, 114b, 114c, 114c': 게이트 스페이서들
114d, 114e: 한 쌍의 내측 스페이서
115, 115b: 게이트 전극 116, 116b: 게이트 절연층
117, 117b: 게이트 캡핑층
120: 소스/드레인 영역들
130: 제1 층간절연층 135: 제2 층간절연층
140: 마스크층
SDB: 제1 필드 절연층(단일 확산 방지 영역)
DB: 제1 필드 절연층(이중 확산 방지 영역)
IFR: 제2 필드 절연층(이중 확산 방지 영역)
IG: 게이트 분리층

Claims (10)

  1. 제1 영역과 제2 영역을 갖는 기판;
    상기 제1 영역에서 제1 방향으로 연장되는 제1 활성 핀들;
    상기 제2 영역에서 상기 제1 방향으로 연장되는 제2 활성 핀들;
    상기 제1 활성 핀들 사이에 개재되며, 제2 방향으로 연장되는 제1 필드 절연층;
    상기 제2 활성 핀들 사이에 개재되며, 상기 제2 방향으로 연장되는 제2 필드 절연층;
    상기 제2 필드 절연층 상에서 상기 제2 방향으로 연장되며, 상기 제1 필드 절연층과 일 직선상에 배치되는 게이트 라인;
    상기 제1 필드 절연층과 상기 게이트 라인 사이에 배치되는 게이트 분리층; 및
    상기 제1 필드 절연층, 상기 게이트 라인, 및 상기 게이트 분리층 각각의 양 측벽에 접하여 상기 제2 방향으로 연장되는 게이트 스페이서를 포함하되,
    상기 게이트 라인, 상기 게이트 분리층, 및 상기 제1 필드 절연층은 상기 제2 방향으로 차례로 배치되고,
    상기 제2 필드 절연층은 상기 게이트 라인의 하면의 일부와 접촉되는 반도체 소자.
  2. 제1항에 있어서,
    상기 게이트 라인은,
    금속을 포함하는 게이트 전극, 및 상기 게이트 전극과 상기 제2 필드 절연층 사이에서 상기 제2 방향으로 연장되며, 상기 게이트 전극과 상기 게이트 분리층 사이에서 제3 방향으로 연장되는 게이트 절연층을 포함하는 반도체 소자.
  3. 제2항에 있어서,
    상기 게이트 분리층은 일 측면이 상기 게이트 절연층 중 상기 게이트 전극과 상기 게이트 분리층 사이에 배치된 부분에 접하는 반도체 소자.
  4. 제1항에 있어서,
    상기 게이트 분리층은 타 측면이 상기 제1 필드 절연층의 단축 방향 측벽과 접하는 반도체 소자.
  5. 제1항에 있어서,
    상기 게이트 분리층은 상기 제2 필드 절연층과 접촉되는 반도체 소자.
  6. 기판 상에 제1 방향으로 연장되는 활성 핀들;
    상기 활성 핀들과 교차하여 제2 방향으로 연장되며, 상기 제1 방향으로 상호 이격되어 배치되는 한 쌍의 외측 스페이서;
    상기 한 쌍의 외측 스페이서 사이에서 상기 제2 방향으로 연장되는 한 쌍의 내측 스페이서;
    평면적 관점에서, 상기 한 쌍의 외측 스페이서 사이에 배치되는 제1 필드 절연층;
    상기 제1 필드 절연층과 상기 제1 방향으로 이격되며, 상기 한 쌍의 외측 스페이서와 상기 한 쌍의 내측 스페이서 사이에 배치되는 게이트 라인; 및
    상기 한 쌍의 외측 스페이서와 상기 한 쌍의 내측 스페이서 사이에 배치되며, 상기 제1 필드 절연층과 상기 게이트 라인에 접하는 게이트 분리층을 포함하는 반도체 소자.
  7. 제6항에 있어서,
    상기 게이트 라인의 하부에서 상기 활성 핀들 사이에 개재되는 제2 필드 절연층을 더 포함하는 반도체 소자.
  8. 제6항에 있어서,
    상기 제1 필드 절연층은,
    상기 활성 핀들 사이에 개재되며 상기 제2 방향을 따라 서로 평행하게 연장되는 제1 부분 및 제2 부분과, 상기 제1 부분의 상부가 상기 제2 부분을 향하는 방향으로 연장되고 상기 제2 부분의 상부가 제1 부분을 향하는 방향으로 연장되어 형성되는 제3 부분을 포함하는 반도체 소자.
  9. 제8항에 있어서,
    상기 한 쌍의 내측 스페이서는,
    상기 제1 부분의 내측면, 제2 부분의 내측면, 및 상기 제3 부분의 하면에 접하는 제1 내측 스페이서를 포함하는 반도체 소자.
  10. 제9항에 있어서,
    상기 제1 내측 스페이서는 상단이 상기 한 쌍의 외측 스페이서의 상단보다 낮은 레벨에 위치하는 반도체 소자.
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