KR20200135662A - 반도체 장치 - Google Patents

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KR20200135662A
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semiconductor
channel layers
gate electrode
disposed
isolation layer
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이지혜
김언기
서동찬
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    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
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Abstract

본 개시의 일 실시예는, 기판과, 상기 기판 상에 돌출되어 제1 방향으로 연장된 활성 영역과, 상기 활성 영역 상에 상기 기판의 상면과 수직한 방향으로 서로 이격되어 배치된 복수의 채널층들과, 상기 복수의 채널층들 중 최하위의 채널층과 상기 활성 영역 사이에 배치된 아이솔레이션막과, 상기 복수의 채널층들을 각각 둘러싸며, 상기 제1 방향과 교차하는 제2 방향으로 연장된 게이트 전극과, 상기 게이트 전극의 적어도 일 측에 배치되며, 상기 복수의 채널층들 각각에 연결된 소스/드레인 영역을 포함하며, 상기 아이솔레이션막은 상기 소스/드레인 영역의 바닥면보다 높게 위치하는 반도체 장치를 제공한다.

Description

반도체 장치{SEMICONDUCTOR DEVICES}
본 발명의 기술적 사상은 반도체 장치에 관한 것이다.
최근에는, 반도체 소자의 다운-스케일링(down-scaling)이 급속도로 진행되고 있다. 또한, 반도체 소자는 빠른 동작속도와 함께 동작에 관한 정확성도 요구되기 때문에, 반도체 소자에 포함되는 트랜지스터의 구조 최적화를 위한 다양한 연구가 진행되고 있다. 특히, 집적회로 소자의 밀도를 높이기 위한 스케일링 기술 중 하나로서, 기판 상에 활성 핀을 형성하고, 상기 활성 핀을 이용하여 게이트를 형성하는 3차원 구조의 채널을 갖는 FinFET을 포함하는 반도체 장치를 개발하기 위한 노력이 진행되고 있다.
본 개시에서 해결하고자 하는 기술적 과제 중 하나는, 전기적 특성이 향상된 3차원 구조의 채널을 갖는 반도체 장치를 제공하는데 있다.
본 개시의 일 실시예는, 기판과, 상기 기판 상에 돌출되어 제1 방향으로 연장된 활성 영역과, 상기 활성 영역 상에 상기 기판의 상면과 수직한 방향으로 서로 이격되어 배치된 복수의 채널층들과, 상기 복수의 채널층들 중 최하위의 채널층과 상기 활성 영역 사이에 배치된 아이솔레이션막과, 상기 복수의 채널층들을 각각 둘러싸며, 상기 제1 방향과 교차하는 제2 방향으로 연장된 게이트 전극과, 상기 게이트 전극의 적어도 일 측에 배치되며, 상기 복수의 채널층들 각각에 연결된 소스/드레인 영역을 포함하며, 상기 아이솔레이션막은 상기 소스/드레인 영역의 바닥면보다 높게 위치하는 반도체 장치를 제공한다.
본 개시의 일 실시예는, 기판과, 상기 기판 상에 돌출되어 제1 방향으로 연장된 활성 영역과, 상기 활성 영역 상에 상기 기판의 상면과 수직한 방향으로 서로 이격되어 배치된 복수의 채널층들과, 상기 복수의 채널층들 중 최하위의 채널층과 상기 활성 영역 사이에 배치된 아이솔레이션막과, 상기 복수의 채널층들을 각각 둘러싸며, 상기 제1 방향과 교차하는 제2 방향으로 연장되는 게이트 전극과, 상기 복수의 채널층들 사이에 위치하며, 상기 게이트 전극의 상기 제1 방향을 따른 양측에 배치되는 내부 스페이서들과, 상기 게이트 전극의 상기 제1 방향을 따른 양 측에 각각 배치되며, 상기 복수의 채널층들 각각에 연결된 소스/드레인 영역;을 포함하며, 상기 아이솔레이션막에서 적어도 상기 제1 방향에 따른 양측에 인접한 영역들은 상기 내부 스페이서들의 물질과 동일한 물질을 포함하고, 상기 아이솔레이션막은 상기 소스/드레인 영역의 바닥면보다 높게 위치하는 반도체 장치를 제공한다.
본 개시의 일 실시예는, 기판과, 상기 기판 상에 돌출되어 제1 방향으로 연장된 활성 영역과, 상기 활성 영역 상에 상기 기판의 상면과 수직한 방향으로 서로 이격되어 배치된 복수의 채널층들과, 상기 복수의 채널층들을 각각 둘러싸며, 상기 제1 방향과 교차하는 제2 방향으로 연장되는 게이트 전극과, 상기 복수의 채널층들 사이에 위치하며, 상기 게이트 전극의 상기 제1 방향을 따른 양측에 배치되는 내부 스페이서들과, 상기 복수의 채널층들 중 최하위의 채널층과 상기 활성 영역 사이에 배치되며, 상기 내부 스페이서들의 물질과 동일한 물질을 갖는 아이솔레이션막과, 상기 게이트 전극의 상기 제1 방향을 따른 양 측에 각각 배치되며, 상기 아이솔레이션막보다 낮게 위치하는 바닥면을 가지며, 상기 복수의 채널층들 각각에 연결된 소스/드레인 영역을 포함하는 반도체 장치를 제공한다.
본 개시의 일 실시예에 따르면, 인접한 소자(예, 트랜지스터) 사이의 기판에 의한 누설전류를 방지하여 전기적 특성을 향상시킨 반도체 장치 및 제조방법을 제공할 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치를 나타내는 평면도이다.
도 2는 도 1의 Ⅰ-Ⅰ' 선 및 Ⅱ-Ⅱ'선에 따른 단면도이다.
도 3a 내지 도 3f는 본 발명의 일 실시예에 따른 반도체 장치의 제조방법 중 일부 공정을 설명하기 위한 사시도들이다.
도 4a 내지 도 4c는 본 발명의 일 실시예에 따른 반도체 장치의 제조방법 중 일부 공정(소스/드레인 형성)을 설명하기 위한 단면도들이다.
도 5a 내지 도 5c는 본 발명의 일 실시예에 따른 반도체 장치의 제조방법 중 일부 공정(게이트 전극 형성)들을 설명하기 위한 단면도들이다.
도 6 내지 도 8은 본 발명의 다양한 실시예에 따른 반도체 장치를 나타내는 단면도들이다.
이하, 첨부된 도면을 참조하여 본 발명의 다양한 실시예들을 상세히 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치를 나타내는 평면도이며, 도 2는 도 1의 Ⅰ-Ⅰ' 선 및 Ⅱ-Ⅱ'선에 따른 단면도이다.
도 1 및 도 2를 참조하면, 본 실시예에 따른 반도체 장치(100)는, 기판(101)과, 상기 기판(101) 상에 배치된 트랜지스터(TR)를 포함한다. 도1에 도시된 바와 같이, 기판(101)의 웰(W)은 n형 웰 또는 p형 웰일 수 있다. n형 웰인 경우에, 트랜지스터(TR)은 P-MOSFET일 수 있으며, p형 웰인 경우에, 트랜지스터(TR)은 N-MOSFET일 수 있다.
상기 트랜지스터들(TR)은 상기 기판(101) 상에서 제1 방향(예, X 방향)으로 연장되는 활성 영역(104)를 포함한다. 상기 활성 영역(104)은 상기 제1 방향으로 연장된 돌출된 핀(fin) 구조를 갖는다. 예를 들어, 상기 기판(101)은 실리콘 기판 또는 게르마늄 기판과 같은 반도체 기판 또는 실리콘-온-인슐레이터(SOI) 기판일 수 있다.
소자 분리층(105)은 활성영역(104)을 정의하며, 예를 들어, 산화막, 질화막, 또는 이들의 조합으로 이루어질 수 있다. 소자 분리층(105)은 기판(101)의 활성 영역(104)의 측면을 덮도록 기판(101) 상에 배치될 수 있다. 소자 분리층(105)의 상면은 활성 영역(104)의 상면보다 낮을 수 있다.
상기 트랜지스터(TR)는 도 2에 도시된 바와 같이, 상기 활성 영역(104) 상에 상기 기판(101)의 상면과 수직한 방향(예, Z 방향)으로 서로 이격되어 배치된 복수의 채널층들(CH)과, 상기 복수의 채널층들(CH)을 둘러싸며 상기 제1 방향(예, X 방향)과 교차하는 제2 방향(예, Y 방향)으로 연장되는 게이트 전극(GE)을 포함할 수 있다.
상기 트랜지스터(TR)는 상기 게이트 전극(GE)의 적어도 일 측에 위치한 상기 활성 영역(104)에 배치되어 복수의 채널층들(CH)에 연결된 소스/드레인 영역(SD)을 포함할 수 있다. 본 실시예에서, 소스/드레인 영역(SD)은 게이트 전극(GE)의 양측에 위치한 상기 활성 영역(104)에 배치되며, 복수의 채널층들(CH)의 제1 방향(예, x 방향)에 따른 양측에 각각 연결될 수 있다. 본 실시예에서, 상기 채널층들(CH)은 3개로 예시되어 있으나, 이들의 개수는 특별히 한정되지 않는다. 상기 채널층들(CH)은 반도체 패턴들로 이루어질 수 있다. 예를 들어, 상기 반도체 패턴들은 실리콘(Si), 실리콘 게르마늄(SiGe), 및 게르마늄(Ge) 중 적어도 하나를 포함할 수 있다.
상기 소스/드레인 영역(SD)은 상기 복수의 채널층들(CH)과 상기 활성 영역(104)을 시드로 이용하여 형성된 에피택셜층을 포함할 수 있다. 상기 소스/드레인 영역(SD)은 실리콘 게르마늄(SiGe), 실리콘(Si), 및 탄화실리콘(SiC) 중 적어도 하나를 포함할 수 있다. 일부 실시예들에서, 상기 소스/드레인 영역(SD)은 상기 채널층들(CH)에 인장성 스트레인을 제공하도록 구성될 수 있다. 일 예로, 상기 반도체 패턴들(104)이 실리콘(Si)를 포함하는 경우, 상기 소스/드레인 영역(SD)은 실리콘(Si) 및/또는 실리콘 카바이드(SiC)를 포함할 수 있다. 다른 실시예들에서, 상기 소스/드레인 영역(SD)은 상기 채널층들(CH)에 압축성 스트레인을 제공하도록 구성될 수 있다. 일 예로, 상기 채널층들(CH)이 실리콘(Si)를 포함하는 경우, 상기 소스/드레인 영역(SD)은 실리콘 게르마늄(SiGe)을 포함할 수 있다. 상기 소스/드레인 영역(SD)은 도펀트를 더 포함할 수 있다. 상기 도펀트는 상기 소스/드레인 영역(SD)을 포함하는 트랜지스터의 전기적 특성을 개선하기 위해 채용될 수 있다. 상기 트랜지스터(TR)가 N-MOSFET인 경우, 상기 도펀트의 일 예로, 인(P)일 수 있다. 상기 트랜지스터(TR)가 P-MOSFET인 경우, 상기 도펀트의 일 예로, 보론(B)일 수 있다.
본 실시예에 채용된 게이트 구조체는, 게이트 전극(GE), 상기 게이트 전극(GE)과 상기 채널층들(CH) 사이의 게이트 절연층(GI), 상기 게이트 전극(GE)의 측면들 상의 게이트 스페이서들(GS) 및 상기 게이트 전극(GE)의 상면 상의 게이트 캐핑 패턴(GP)을 포함할 수 있다.
상기 게이트 절연층(GI)은 상기 게이트 전극(GE)과 상기 게이트 스페이서들(GS) 사이로 연장될 수 있고, 상기 게이트 절연층(GI)의 최상부면은 상기 게이트 전극(GE)의 상기 상면과 실질적으로 공면을 이룰 수 있다. 상기 게이트 전극(GE)은 상기 채널층(CH)의 최상부면을 덮으면서 상기 채널층들(CH)의 상기 제2 방향에 따른 양 측면들을 덮을 수 있다(도 2의 우측 도면 참조). 상기 게이트 전극(GE)은 상기 제2 방향으로 연장되어 상기 소자 분리층(105)의 상면들을 덮을 수 있다.
상기 게이트 전극(GE)은 상기 채널층들(CH) 사이의 공간에 배치될 수 있다(도 2의 좌측 도면 참조). 상기 게이트 절연층(GI)은 상기 채널층들(CH)의 각각과 상기 게이트 전극(GE) 사이에 개재될 수 있고, 상기 채널층들(CH)의 각각의 외부 표면을 둘러쌀 수 있다. 상기 채널층들(CH) 각각은 상기 게이트 절연층(GI)을 사이에 두고 상기 게이트 전극(GE)으로부터 분리될 수 있다. 상기 게이트 절연층(GI)은 상기 게이트 전극(GE)의 바닥면을 따라 연장될 수 있고, 상기 게이트 전극(GE)과 상기 활성 영역(104) 사이 및 상기 게이트 전극(GE)과 상기 소자 분리층(105)의 각각 사이에 개재될 수 있다.
이와 같이, 상기 게이트 전극(GE), 상기 채널층(CH) 및 상기 소스/드레인 영역(SD)은 게이트-올-어라운드(Gate-All-Around)형 전계 효과 트랜지스터를 구성할 수 있다.
상기 게이트 전극(GE)은 도핑된 반도체, 도전성 금속 질화물 및/또는 금속을 포함할 수 있다. 예를 들어, 상기 게이트 전극(GE)은 TiN, WN 및 TaN와 같은 금속 질화물 및/또는 Ti, W, Ta와 같은 금속을 포함할 수 있다. 상기 게이트 절연층(GI)은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막, 또는 고유전막 중 적어도 하나를 포함할 수 있다. 상기 고유전막은 하프늄 산화막(HfO), 알루미늄 산화막(AlO) 또는 탄탈륨 산화막(TaO)과 같이 실리콘 산화막보다 유전상수가 큰 물질을 포함할 수 있다. 상기 게이트 스페이서(GS) 및 상기 게이트 캐핑 패턴(GP) 각각은 실리콘 산화막, 실리콘 질화막, 및 실리콘 산질화막 중 적어도 하나를 포함할 수 있다.
본 실시예에서, 도 2에 도시된 바와 같이, 내부 스페이서들(IS)은 상기 복수의 채널층들(CH) 사이에서 상기 게이트 전극(GE)의 상기 제1 방향을 따른 양측에 배치될 수 있다. 이와 같이, 내부 스페이서들(IS)은 소스/드레인 영역(SD)의 각각과 상기 게이트 전극(GE) 사이에 제공될 수 있다.
상기 내부 스페이서들(IS)은 상기 게이트 전극(GE)의 일 측에 제공될 수 있고, 상기 기판(100)의 상기 상면에 수직한 방향(예, Z 방향)을 따라 서로 이격될 수 있다. 상기 내부 스페이서들(IS) 및 상기 채널층들(CH)은 상기 기판(100)의 상기 상면에 수직한 상기 방향을 따라 교대로 그리고 반복적으로 적층될 수 있다. 상기 내부 스페이서들(IS)의 각각은 서로 인접하는 채널층들(CH) 사이에 제공될 수 있다. 상기 소스/드레인 영역(SD)의 각각은 상기 채널층들(CH)과 접할 수 있고, 상기 내부 스페이서들(IS)을 사이에 두고 상기 게이트 전극(GE)으로부터 이격될 수 있다. 상기 게이트 절연층(GI)은 상기 게이트 전극(GE)과 상기 채널층들(CH)의 각각 사이에 개재되므로, 상기 게이트 전극(GE)과 상기 내부 스페이서들(IS)의 각각 사이로 연장된 형태로 나타날 수 있다. 상기 내부 스페이서들(IS)의 각각은 상기 채널층들(CH) 사이에서 상기 게이트 절연층(GI)과 접할 수 있다.
상기 내부 스페이서들(IS)의 각각은 상기 제1 방향에 따른 폭를 가질 수 있다. 예를 들어, 상기 내부 스페이서들(IS)의 각각의 상기 폭은 약 1Å 내지 약 10㎚의 범위일 수 있다. 일부 실시예들에서, 내부 스페이서들(IS)의 각각의, 상기 게이트 전극(GE)에 바로 인접하는 일 면은 실질적으로 평평하거나 라운드된 면을 가질 수 있다.
일부 실시예에서, 내부 스페이서들(IS)은 SiN, SiCN, SiOCN, SiBCN, SiBN 중 적어도 하나를 포함할 수 있다. 예를 들어, 상기 내부 스페이서들(IS)은 실리콘 질화물을 포함할 수 있다. 특정 실시예에서, 내부 스페이서들(IS)은 도펀트가 도프되지 않거나 소스/드레인의 도펀트와 다른 도전형의 도펀트를 갖는 반도체를 포함할 수 있다.
본 실시예에 따른 트랜지스터(TR)는 상기 복수의 채널층들(CH) 중 최하위의 채널층(CH_b)과 상기 활성 영역(104) 사이에 배치된 아이솔레이션막(155)을 포함한다. 아이솔레이션막(155)은 인접한 트랜지스터 간에 서브 영역을 통한 누설전류를 방지하는 구조체로 사용될 수 있다.
본 실시예에 채용된 아이솔레이션막(155)은, 도 2에 도시된 바와 같이 상기 소스/드레인 영역(SD)의 바닥면보다 높게 위치하도록 제공된다. 상기 아이솔레이션막(155)은 상기 제1 방향에 따른 양측에 각각 배치된 절연체 영역들(154)과, 상기 절연체 영역들(154) 사이에 배치된 반도체 영역(153)을 포함할 수 있다.
상기 절연체 영역들(154)의 상기 제1 방향에 따른 폭(W2)은 상기 내부 스페이서들(IS)의 상기 제1 방향에 따른 폭(W1)보다 크게 형성될 수 있다. 상기 절연체 영역들(154)은 상기 내부 스페이서들(IS)과 동일한 물질을 포함할 수 있다. 상기 절연체 영역들(154)은 상기 내부 스페이서들(IS)의 형성과정에서 함께 형성될 수 있다.
상기 아이솔레이션막(155)의 반도체 영역(153)은 상기 복수의 채널층들(CH)의 반도체 물질과 다른 반도체 물질을 포함할 수 있다. 예를 들어, 상기 복수의 채널층들(CH)의 반도체 물질이 Si일 경우에, 상기 아이솔레이션막(155)의 반도체 영역(153)은 SiGe을 포함할 수 있다. 상기 반도체 영역(153)은 상대적으로 높은 Ge 함량을 가질 수 있다. 예를 들어, 상기 반도체 영역(153)은 Ge 함량이 35% 이상, 나아가 50% 이상인 SiGe을 포함할 수 있다.
층간 절연막(123)이 상기 기판(100) 상에 제공되고 상기 게이트 구조체 및 상기 소스/드레인영역(SD)을 덮을 수 있다. 상기 층간 절연막(123)은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막, 또는 저유전막들 중 적어도 하나를 포함할 수 있다. 상기 게이트 캐핑 패턴(CP)은 상면은 상기 층간 절연막(123)의 상면과 실질적으로 공면을 이룰 수 있다. 상기 게이트 스페이서들(GS)은 상기 게이트 캐핑 패턴(CP)과 상기 층간 절연막(123) 사이에 개재될 수 있다.
상기 층간 절연막(123)을 관통하여, 상기 소스/드레인 영역들(SD)과 각각 연결되는 콘택 플러그들(CT)이 제공될 수 있다. 상기 콘택 플러그들(CT)은 상기 소스/드레인 영역들(SD)과 접촉할 수 있다. 상기 콘택 플러그들(CT)은 도전성 금속 질화물 및/또는 금속을 포함할 수 있다. 예를 들어, 상기 콘택 플러그들(CT)은 TiN, WN 및 TaN와 같은 금속 질화물 및/또는 Ti, W, Ta와 같은 금속을 포함할 수 있다.
도 3a 내지 도 3f는 본 발명의 일 실시예에 따른 반도체 장치의 제조방법 중 일부 공정을 설명하기 위한 사시도들이다.
도 3a을 참조하면, 기판(101) 상에 분리용 반도체층(113)를 형성하고, 제1 반도체층들(111) 및 제2 반도체층들(112)이 교대로 적층된 적층 구조체(ST)를 형성한다.
적층 구조체(ST)의 최하부에는 분리용 반도체층(113)이 배치되고, 분리용 반도체층(113) 상에는 제2 반도체층(112)이 배치될 수 있다. 이에 한정되지는 않으나, 적층 구조체(ST)의 최상층으로는 제2 반도체층(112)이 형성될 수 있다. 제1 반도체층들(111)과 제2 반도체층들(112)은 예를 들어, 에피택셜 성장(epitaxial growth) 방법을 이용하여 형성될 수 있지만, 이에 한정되는 것은 아니다. 상기 분리용 반도체층(113)과 상기 제1 반도체층들(111)과 상기 제2 반도체층들(112)은 서로 식각 선택비가 다른 물질을 포함할 수 있다. 후속 공정에서, 제1 반도체층들(111)이 식각되더라도 제2 반도체층들(112)은 거의 식각되지 않고 잔류할 수 있다. 제1 반도체층들(111)은 게이트 전극을 형성하기 위한 희생층으로 사용되고, 제2 반도체층들(112)은 잔류하여 채널층으로 사용될 수 있다.
본 실시예에 채용된 분리용 반도체층(113)은 제1 반도체층들(111)보다 식각률이 높은 물질로 구성될 수 있다. 제1 반도체층들(111)을 선택적 식각하는 조건에서 제1 반도체층들(111)의 식각률보다 분리용 반도체층(113)의 식각률을 가질 수 있다. 분리용 반도체층(113) 과 제1 반도체층들(111)의 선택비는 Ge 함량의 차이로 구현할 수 있다. 예를 들어, 상기 제1 반도체층들(111)은 제1 Ge 함량을 갖는 SiGe를 포함하며, 분리용 반도체층(113)은 제1 Ge 함량보다 높은 제2 Ge 함량을 갖는 SiGe를 포함할 수 있다. 제2 Ge 함량은 제1 Ge 함량과 적어도 10%의 차이를 가지며, 35% 이상, 나아가 50% 이상일 수 있다. 또한, 상기 제2 반도체층들(112)은 Si 또는 Ⅲ-Ⅴ족 화합물 반도체 중 하나를 포함할 수 있다.
이어, 적층 구조체(ST) 상에, 제1 방향(예, X 방향)으로 연장되는 제1 마스크 패턴(M1)을 형성한다. 제1 마스크 패턴(M1)은 예를 들어, 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막 중 적어도 하나의 물질로 형성될 수 있다.
이어, 도 3b를 참조하면, 제1 마스크 패턴(M1)를 이용하여 적층 구조체(ST)를 식각하여 핀형 구조체(AF)를 형성할 수 있다.
핀형 구조체(AF)는 기판(101)에 분리용 반도체 패턴(153')과, 그 위에 교대로 적층된 제2 반도체 패턴들(152)과 제1 반도체 패턴들(151)을 포함할 수 있다. 상기 기판(101)의 상면 일부 영역까지 식각하여 핀형 구조체(AF)와 함께 돌출된 부분을 갖는 활성 영역(104)를 형성하고, 돌출된 부분의 주위에 소자 분리층(105)을 형성할 수 있다. 소자 분리층(105)의 상면은 활성 영역(104)의 돌출 부분의 상면보다 낮게 형성될 수 있다. 핀형 구조체(AF)는 제1 방향을 따라 형성될 수 있다.
다음으로, 도 3c를 참조하면, 핀형 구조체(AF)을 덮도록 식각 정지층 및 더미 게이트층을 형성하고, 제2 방향(예, Y 방향)으로 형성된 제2 마스크 패턴(M2)을 이용하여 식각 공정을 진행하여 식각 정지 패턴(131)과 더미 게이트 패턴(DG)를 형성한다.
상기 더미 게이트 패턴(DG)은 핀형 구조체(AF)의 일부 영역과 교차하여 제2 방향(예, Y방향)으로 연장될 수 있다. 예를 들어, 식각 정지 패턴(131)은 실리콘 산화물, 실리콘 질화물 또는 그 조합으로 형성될 수 있다. 예를 들어, 더미 게이트 패턴(DG)은 폴리 실리콘 또는 비정질 실리콘 중 하나일 수 있다.
이어, 도 3d를 참조하면, 더미 게이트 패턴(DG)의 측벽 상에 게이트 스페이서들(GS)을 형성할 수 있다.
구체적으로, 본 공정은 기판(101) 상에 더미 게이트 패턴(DG)과 핀형 구조체(AF)를 덮는 스페이서막을 컨포멀하게 형성하고, 이어 스페이서막을 에치백(etch-back)함으로써, 더미 게이트 패턴(DG)의 측벽에 잔류하는 게이트 스페이서들(GS)을 형성할 수 있다. 예를 들어, 게이트 스페이서들(GS)은 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 탄질화물(SiOCN), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 본 실시예에서, 게이트 스페이서들(GS)은 각각 단일막으로 도시되었지만, 이에 제한되는 것은 아니며, 다중막의 구조를 가질 수 있다.
다음으로, 도 3e를 참조하면, 더미 게이트 패턴(DG) 및 게이트 스페이서들(GS)의 양측에 노출되는 핀형 구조체(AF) 영역을 제거하여, 핀형 구조체(AF)에 리세스(R)을 형성한다.
후속되는 소스/드레인 영역의 형성과정에서, 상기 리세스(R)의 바닥면을 제공하는 활성 영역(104) 및 상기 리세스(R)의 측면을 제공하는 핀형 구조체(AF)의 측벽이 에피택셜 씨드로 활용할 수 있다. 본 공정에서 또는 본 공정에 이어, 내부 스페이서들 및 아이솔레이션막 형성공정이 추가로 수행될 수 있다. 내부 스페이서들 및 아이솔레이션막 공정은 도 4a 내지 도 4c는 본 발명의 일 실시예에 따른 반도체 장치의 제조방법 중 일부 공정(소스/드레인 형성)을 설명하기 위한 단면도들이다.
도 4a는 도 3e의 Ⅰ-Ⅰ'선 및 Ⅱ-Ⅱ'선에 따른 단면도들로 이해될 수 있다.
도 4a를 참조하면, 앞서 설명한 바와 같이, 상기 더미 게이트 패턴(DG) 양측의 아래에 위치한 핀형 구조체(AF)의 부분들에 리세스(R)가 형성된다.
상기 핀형 구조체(AF)의 상기 부분들을 제거하는 과정은, 상기 마스크 패턴(M2) 및 상기 게이트 스페이서들(GS)을 식각 마스크로 이용하여 핀형 구조체(AF)를 일부 식각하는 공정을 포함할 수 있다.
이러한 식각 공정은 상기 더미 게이트 패턴(DG) 양측에서 상기 활성 영역(104)의 상면이 노출될 때까지 수행될 수 있다. 본 공정에 의해, 핀형 구조체(AF)는 상기 제1 방향(예, X 방향)으로 서로 마주하는 제1 측면들(S1)과 상기 제2 방향(예, Y방향)으로 서로 마주하는 제2 측면들(S2)을 포함할 수 있다.
상기 핀형 구조체(AF)의 상기 제2 측면들(S2)은 상기 더미 게이트 패턴(DG)에 의해 덮일 수 있다. 구체적으로, 상기 더미 게이트 패턴(DG)은 상기 핀 구조체(AF)의 상면 및 상기 제2 측면들(S2)을 덮으며, 상기 소자 분리층(105)의 상기 상면들을 덮을 수 있다. 상기 식각 정지층(131)이 상기 더미 게이트 패턴(DG)과 상기 핀형 구조체(AF) 사이에 개재될 수 있고, 상기 더미 게이트 패턴(DG)과 상기 소자 분리층(105)의 각각 사이로 연장될 수 있다. 상기 핀형 구조체(AF)의 상기 제1 측면들(S1)은 상기 더미 게이트 패턴(DG)에 의해 덮이지 않고 노출될 수 있다.
상기 핀형 구조체(AF)은 활성 영역(104) 상에 배치된 분리용 반도체 패턴(153')과 그 위에 교대로 적층된 제1 반도체 패턴들(151)과 제2 반도체 패턴들(152)을 포함할 수 있다. 다만, 분리용 반도체 패턴(153')의 바로 위에는 제2 반도체 패턴(152)을 배치될 수 있다. 예를 들어, 제2 반도체 패턴들(152)은 Si을 포함하며, 분리용 반도체 패턴(153')과 제1 반도체 패턴(151)은 SiGe을 포함할 수 있다. 분리용 반도체 패턴(153')은 제1 반도체 패턴(151)의 Ge 함량보다 큰 Ge 함량을 갖는다. 일부 실시예에서, 분리용 반도체 패턴(153')의 Ge 함량은 제1 반도체 패턴들(151)의 Ge 함량보다 10% 이상, 나아가 20% 이상 더 많은 Ge 함량을 가질 수 있다.
이어, 도 4b를 참조하면, 리세스(R)에 노출된 제1 반도체 패턴들(152)을 선택적으로 식각할 수 있다.
본 공정에서, 제2 반도체 패턴들(152)은 거의 식각되지 않으면서 제1 반도체 패턴들(151)의 노출된 부분이 식각됨으로써, 제1 반도체 패턴들(151) 각각의 제1 방향(예, X 방향)에 따른 양측에 제1 리세스 영역(r1)이 형성될 수 있다. 본 선택적 식각공정에서, 제1 반도체 패턴들(151)과 함께 노출된 양 측면에서 분리용 반도체 패턴들(153)도 식각될 수 있다. 구체적으로, 분리용 반도체 패턴들(153) 각각의 제1 방향에 따른 양측에 제2 리세스 영역(r2)이 형성될 수 있다.
앞서 설명한 바와 같이, Ge 함량의 차이를 이용하여, 분리용 반도체 패턴들(153)은 제1 반도체 패턴들(151)의 식각률보다 큰 식각률을 가질 수 있다. 그 결과, 도 4b에 도시된 바와 같이, 제2 리세스 영역(r2)은 제1 리세스 영역의 폭(r1)보다 큰 폭을 가질 수 있다. 분리용 반도체 패턴(153')로부터 일부 잔류하는 반도체 영역(153)은 제1 방향으로 제1 반도체 패턴들(151) 사이에 중앙 영역에 위치할 수 있다. 이러한 반도체 영역(153)은 최종 아이솔레이션막의 일부를 구성할 수 있다. 본 실시예에서, 분리용 반도체 패턴(153')이 일부 잔류하는 형태로 예시되었으나, 식각률 차이(예, Ge 함량 차이)를 크게 함으로써 분리용 반도체 패턴(153')을 완전히 제거할 수도 있으며, 완전 제거된 경우에 아이솔레이션막은 절연체로만 구성될 수 있다(도 7 참조).
다음으로, 도 4c를 참조하면, 제1 반도체 패턴들(151)의 제1 리세스 영역(r1) 및 분리용 반도체 패턴(153')의 제2 리세스 영역(r2)에 내부 스페이서들(IS) 및 절연 영역(154)를 형성하고, 리세스(R)에 소스/드레인 영역(SD)을 형성할 수 있다. 도 4c는 도 3f의 Ⅰ-Ⅰ' 선 및 Ⅱ-Ⅱ'선에 따른 단면도들로 이해될 수 있다. .
본 산화 공정에 의해 상기 핀형 구조체(AF)의 상기 제1 측면들(S1)이 산화될 수 있다. 그 결과, 제1 반도체 패턴들(151)의 제1 방향에 따른 양측에 내부 스페이서들(IS)이 형성되고, 분리용 반도체 패턴(153')의 제1 방향에 따른 양측에 절연 영역(154)이 형성될 수 있다. 내부 스페이서들(IS)은 후속 공정에서 형성될 소스/드레인과 게이트 전극 사이에 배치될 수 있다.
예를 들어, 내부 스페이서들(IS)은 절연층 또는 도펀트가 도프되지 않은 반도체층으로 구성될 수 있다. 일부 실시예에서, 내부 스페이서들(IS)은 SiN, SiCN, SiOCN, SiBCN, SiBN 중 적어도 하나의 절연 물질을 포함할 수 있다. 예를 들어, 상기 내부 스페이서들(IS)은 실리콘 질화물을 포함할 수 있다. 특정 실시예에서, 내부 스페이서들(IS)은 불순물이 도프되지 않거나 소스/드레인의 불순물과 다른 도전형의 도펀트를 갖는 반도체를 포함할 수 있다.
동일한 산화공정에 의해 수행되므로, 절연 영역(154)은 내부 스페이서(IS)와 실질적으로 동일한 물질을 포함할 수 있다. 절연 영역(154)의 폭은 내부 스페이서(IS)의 폭보다 큰 폭을 가질 수 있다.
이로써, 반도체 영역(153)과 그 양측에 절연 영역들(154)을 갖는 아이솔레이션막(155)을 핀형 구조체(AF)와 활성 영역(104) 사이에 배치시킬 수 있다. 본 실시예에 도입된 아이솔레이션막(155)은 전기적 절연성을 가지므로 인접한 소자 간의 기판(또는 활성영역(104))으로 통한 누설전류를 효과적으로 차단할 수 있다.
이어, 소스/드레인 영역(SD)을 형성하기 위해서 리세스(R)를 채우도록 핀형 구조체(AF) 상에 에피택셜 성장 공정을 수행한다.
소스 및 드레인 영역(SD)은 채널층으로 사용될 제2 반도체 패턴들(152)과는 직접 연결되며, 제1 반도체 패턴들(151)과는 내부 스페이서들(IS)에 의해 절연될 수 있다. 더미 게이트 패턴(DG)의 양측에 성장되는 에피택셜은 소스/드레인 영역들(SD)로 제공될 수 있다. 본 에피택셜 성장 공정은, 상기 리세스(R)의 바닥면을 제공하는 활성 영역(104) 및 상기 리세스(R)의 측면을 제공하는 핀형 구조체(AF)의 측벽이 에피택셜 씨드로 하여 수행될 수 있다. 예를 들어, 소스/드레인 영역들(SD)은 p형 도펀트가 도프된 실리콘 게르마늄(SiGe)을 포함하여 p-MOSFET을 제공할 수 있다. 소스/드레인 영역(SD)은 성장 과정에서 결정학적으로 안정적인 면으로 정의되는 다양한 형상을 가질 수 있다. 예를 들어, 도 3f에 도시된 소스/드레인 영역(SD1)과 에피택셜 영역(EP)은 오각형상의 단면을 가질 수 있다.
다른 예에서, 소스/드레인 영역(SD)은 다른 에피택셜 성장 공정에 의해 형성될 수 있으며, n형 도펀트가 도프된 실리콘(Si) 및/또는 실리콘 카바이드(SiC)를 포함할 수 있다. 이러한 소스/드레인 영역(SD)의 단면은 육각형상 또는 완만한 각을 갖는 다각형일 수 있다.
이와 같이, 소스/드레인 영역(SD)을 위한 에피택셜층 형성 전에, 제1 반도체 패턴들(151) 및 분리용 반도체 패턴(153')의 측면을 추가로 에칭하여 제1 및 제2 리세스 영역(r1,r2)을 형성하고, 그 제1 및 제2 리세스 영역(r1,r2)에 선택적으로 내부 스페이서(IS)와 절연 영역(154)를 형성하는 공정을 수행할 수 있다. 이 과정에서, 핀형 구조체(AF)와 활성 영역(104) 사이에 전기적 분리를 위한 아이솔레이션막(155)을 형성할 수 있다. 본 실시예에 따른 아이솔레이션막(1)은 상기 제1 방향에 따른 양측에 각각 배치된 절연체 영역들(154)과, 상기 절연체 영역들(154) 사이에 배치된 반도체 영역(153)을 포함할 수 있다.
이어, 더미 게이트 패턴을 원하는 게이트 전극으로 대체하는 공정들을 통해서 원하는 반도체 소자를 제조할 수 있다. 도 5a 내지 도 5c는 본 발명의 일 실시예에 따른 반도체 장치의 제조방법 중 일부 공정으로서, 게이트 전극 형성공정을 설명하기 위한 단면도들이다
도 5a를 참조하면, 층간 절연막(123)을 형성하고, 더미 게이트 패턴(DG)을 노출시키도록 평탄화 공정을 수행한다.
기판(101) 상에 소스/드레인 영역들(SD)과, 더미 게이트 패턴(DG)과, 게이트 스페이서(GS)를 덮도록 층간 절연막(123)을 형성하고, 더미 게이트 패턴(DG)이 노출될 때까지, 층간 절연막(123)을 평탄화한다.
본 평탄화 공정에서 제2 마스크 패턴(M2)이 제거될 수 있다. 층간 절연막(123)은 저유전율 물질, 산화막, 질화막 및 산질화막 중 적어도 하나를 포함할 수 있다. 저유전율 물질은 예를 들어, FOX(Flowable Oxide), TOSZ(Tonen SilaZen), USG(Undoped Silica Glass), BSG(Borosilica Glass), PSG(PhosphoSilaca Glass), BPSG(BoroPhosphoSilica Glass), PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), HDP(High Density Plasma) oxide, PEOX(Plasma Enhanced Oxide), FCVD(Flowable CVD) oxide 또는 이들의 조합을 포함할 수 있다.
이어, 도 5b를 참조하면, 더미 게이트 패턴(DG)의 노출된 영역을 통해서 더미 게이트 패턴(DG)을 제거하고, 제1 반도체 패턴을 선택적으로 제거할 수 있다.
본 공정에서, 더미 게이트 패턴(DG)은 제거되고, 게이트 스페이서(GS) 사이에 오픈 영역(H)이 형성될 수 있다. 오픈 영역(H)을 통해서 노출된 식각 저지층(131)을 선택적으로 제거할 수 있다. 식각 저지층이 제거된 후에, 오픈 영역(H)을 통해서 핀 구조체(AF)의 제1 반도체 패턴들(151) 및 제2 반도체 패턴들(152)의 제2 측면(S2)이 노출될 수 있다. 이 과정을 통해서 제1 반도체 패턴들(151)을 선택적으로 제거하여 오픈 영역(H)과 연결된 추가적인 오픈영역들(h)을 형성할 수 있다. 추가적인 오픈영역들(h)은 채널층(CH)인 제2 반도체 패턴들(152) 사이에 각각 배치될 수 있다. 이로써, 오픈 영역(H)과 그와 연결된 추가적인 오픈영역들(h)은 게이트 구조체를 위한 공간으로 제공될 수 있다.
다음으로, 도 5c를 참조하면, 앞선 공정에서 형성된 오픈 영역들(H,h)에 게이트 절연막(GI)과 게이트 전극(GE)를 형성한다.
본 공정에서, 게이트 절연막(GI)은 오픈 영역(H) 및 추가적인 오픈 영역들(h)의 노출된 표면에 컨포멀하게 형성될 수 있다. 제2 반도체 패턴들(152) 각각을 둘러싸도록 게이트 절연막(GI)이 형성된다. 또한, 오픈 영역(H)에 노출된 게이트 스페이서(GS)의 측벽과, 추가적인 오픈 영역들에 노출된 소스/드레인 영역들(SD)의 표면들에도 게이트 절연막(GI)이 컨포멀하게 형성될 수 있다.
이어, 게이트 절연막(GI) 상에 게이트 전극(GE)을 제2 방향(y)으로 연장되도록 형성된다. 구체적으로, 상기 게이트 전극(GE)은 게이트 스페이서(GI) 사이의 공간과, 상기 제2 반도체 패턴들(152) 사이의 공간에 형성될 수 있다.
게이트 절연막(Gl)은 실리콘 산화막보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있다. 예를 들어, 게이트 절연막(Gl)은 각각 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(Aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있으나, 이에 한정되는 것은 아니다.
게이트 전극(GE)은 도전성 물질을 포함할 수 있다. 예를 들어, 게이트 전극(GE)은 TiN, WN, TaN, Ru, TiC, TaC, Ti, Ag, Al, TiAl, TiAlN, TiAlC, TaCN, TaSiN, Mn, Zr, W, Al 중 적어도 하나를 포함할 수 있다. 게이트 전극(GE)은 단일층으로 도시되었지만, 이에 한정되는 것은 아니다. 예를 들어, 게이트 전극(GE)은 일함수 조절을 하는 일함수 도전층과, 일함수 조절을 하는 일함수 도전층에 의해 형성된 공간을 채우는 필링(filling) 도전층을 포함할 수 있다.
분리용 반도체 패턴(153')의 일부 제거로 예시하였으나, 전부 제거도 가능하며, 추가적으로 대체 형성물질도 절연물질 외에 반도체 물질로 선택할 수 있다. 이에 따라서, 아이솔레이션막은 다양한 구조로 변경될 수 있으며, 이러한 실시예는 도 6 내지 도 8에 예시되어 있다.
도 6 내지 도 8은 본 발명의 다양한 실시예에 따른 반도체 장치를 나타내는 단면도들이다.
도 6을 참조하면, 본 실시예에 따른 반도체 장치(100A)는, 채널층들(CH)의 양측에 내부 스페이서가 형성되지 않은 점을 제외하고 도 1 및 도 2에 도시된 반도체 장치(100)와 유사한 것으로 이해할 수 있다. 또한, 본 실시예의 구성요소는 특별히 반대되는 설명이 없는 한, 도 1 및 도 2에 도시된 반도체 장치(100)의 동일하거나 유사한 구성요소에 대한 설명을 참조하여 이해될 수 있다.
앞선 실시예와 유사하게, 핀 구조체(AF)는 양측이 소스/드레인 영역(SD)에 각각 연결된 채널층들(CH)을 둘러싸는 게이트 전극(GE)을 포함할 수 있다. 다만, 본 실시예에서, 채널층들(CH) 사이에 위치한 게이트 전극(GE)과 양측에, 즉 게이트 전극(GE)과 소스/드레인 영역(SD) 사이에 내부 스페이서(도 2의 IS)가 형성되지 않으며, 게이트 전극(GE)은 게이트 절연막(GI)에 의해 소스/드레인 영역(SD)과 분리될 수 있다.
본 실시예에 채용된 아이솔레이션막(154A)은, 상기 제1 방향(예, X 방향)에 따른 양측에 각각 배치된 모서리 영역들(154A)과, 상기 모서리 영역들(154A) 사이에 배치된 중앙 영역(153A)을 포함한다. 일부 실시예에서, 모서리 영역들(154A)은 앞선 실시예와 유사한 절연물질을 포함할 수 있으나, 본 실시예에서는, 내부 스페이서가 형성되지 않으므로, 내부 스페이서의 형성 공정과 별개로, 모서리 영역들(154A)은 다른 물질로 형성될 수 있다. 예를 들어, 모서리 영역들(154A)은 소스/드레인 영역(SD)과 도펀트와 반대 도전형의 도펀트로 도프되거나 언도프된 반도체 물질을 포함할 수 있다. 상기 중앙 영역(153A)은 앞선 실시예의 반도체 영역(153)과 유사하게 Ge 함량이 상대적으로 큰 SiGe를 포함할 수 있다.
도 7을 참조하면, 본 실시예에 따른 반도체 장치(100B)는, 아이솔레이션막(155)이 단일 구조로 형성된 점을 제외하고 도 1 및 도 2에 도시된 반도체 장치(100)와 유사한 것으로 이해할 수 있다. 또한, 본 실시예의 구성요소는 특별히 반대되는 설명이 없는 한, 도 1 및 도 2에 도시된 반도체 장치(100)의 동일하거나 유사한 구성요소에 대한 설명을 참조하여 이해될 수 있다.
앞선 실시예와 유사하게, 핀 구조체(AF)는 양측이 소스/드레인 영역(SD)에 각각 연결된 채널층들(CH)을 둘러싸는 게이트 전극(GE)과, 게이트 전극(GE)의 양측에 내부 스페이서들(IS)을 포함할 수 있다.
본 실시예에 채용된 아이솔레이션막(155B)은 그 모서리 영역뿐 아니라 전체 영역이 상기 내부 스페이서들(IS)의 물질과 동일한 물질을 포함할 수 있다. 일부 실시예에서, 상기 내부 스페이서들(IS)이 절연체를 포함하는 경우에, 상기 아이솔레이션막(155B)도 동일한 절연체로 이루어질 수 있다. 앞선 제조공정(도 4a 내지 도 4c 참조)에서 설명된 바와 같이, 제1 반도체 패턴(151)과 제2 반도체 패턴(152)의 물질 선택(예, SiGe의 Ge 함량비 차이)와 제1 반도체 패턴(152)의 선택적 식각공정에 따라 아이솔레이션막에서 절연체 영역은 확장될 수 있으며, 본 실시예와 같이 전체 영역이 절연체로 대체될 수도 있다(예, 아이솔레이션막의 전체 영역에서 절연 영역의 비율은 10%∼100%로 변경 가능).
다른 일부 실시예에서, 상기 내부 스페이서들(IS)이 제2 도전형 도펀트를 갖거나 언도프된 반도체를 포함하는 경우에, 상기 아이솔레이션막(155B)도 그와 동일한 반도체로 이루어질 수 있다.
본 실시예의 경우에, 내부 스페이서들(IS)을 형성하는 과정(도 4b 참조)에서, 분리용 반도체 패턴이 거의 모두 제거되도록 제1 반도체 패턴과의 충분한 선택비를 갖도록 구성할 수 있다. 예를 들어, 분리용 반도체 패턴이 SiGe인 경우에, Ge 함량(예, 75% 이상)은 제1 반도체 패턴의 Ge 함량(예, 40% 이하)보다 훨씬 높게 구성할 수 있다.
도 8을 참조하면, 본 실시예에 따른 반도체 장치(100C)는, 일부의 채널층(CH)에만 형성되거나 내부 스페이서(IS)가 다른 폭을 갖는 점을 제외하고 도 1 및 도 2에 도시된 반도체 장치(100)와 유사한 것으로 이해할 수 있다. 또한, 본 실시형태의 구성요소는 특별히 반대되는 설명이 없는 한, 도 1 및 도 2에 도시된 반도체 장치(100)의 동일하거나 유사한 구성요소에 대한 설명을 참조하여 이해될 수 있다.
앞선 실시예와 유사하게, 핀 구조체(AF)는 양측이 소스/드레인 영역(SD)에 각각 연결된 채널층들(CH)을 둘러싸는 게이트 전극(GE)을 포함할 수 있다. 다만, 본 실시예에서, 일부 게이트 전극(GE)과 소스/드레인 영역(SD) 사이에만 내부 스페이서(IS)가 형성될 수 있다. 도 8에 도시된 바와 같이, 최상위 게이트 전극(GE)의 양측에는 내부 스페이서가 형성되지 않고, 나머지 2개의 게이트 전극(GE)의 양측에만 내부 스페이서(IS)가 형성될 수 있다. 또한, 2개의 게이트 전극(GE)에 위치한 내부 스페이서들(IS)도 서로 다른 폭을 가질 수 있다.
본 실시예에 채용된 아이솔레이션막(154C)은, 상기 제1 방향에 따른 양측에 각각 배치되며 내부 스페이서들(IS)과 동일한 물질로 구성된 모서리 영역들(154C)과, 상기 모서리 영역들(154C) 사이에 배치된 중앙 영역(153C)을 포함한다. 일부 실시예에서, 모서리 영역들(154A)은 내부 스페이서들(IS)과 동일한 절연물질 또는 반도체 물질을 포함할 수 있다. 상기 중앙 영역(153C)은 앞선 실시예의 반도체 영역(153)과 유사하게 Ge 함량이 상대적으로 큰 SiGe를 포함할 수 있다.
이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
101: 기판
104: 활성 영역
105: 소자 분리층
123: 층간 절연층
151: 제1 반도체 패턴
152: 제2 반도체 패턴
153: 분리용 반도체 패턴
155: 아이솔레이션막
CH: 채널층
DG: 더미 게이트 패턴
GI: 게이트 절연막
GS: 게이트 스페이서
GE: 게이트 전극

Claims (10)

  1. 기판;
    상기 기판 상에 돌출되어 제1 방향으로 연장된 활성 영역;
    상기 활성 영역 상에 상기 기판의 상면과 수직한 방향으로 서로 이격되어 배치된 복수의 채널층들;
    상기 복수의 채널층들 중 최하위의 채널층과 상기 활성 영역 사이에 배치된 아이솔레이션막;
    상기 복수의 채널층들을 각각 둘러싸며, 상기 제1 방향과 교차하는 제2 방향으로 연장된 게이트 전극; 및
    상기 게이트 전극의 적어도 일 측에 배치되며, 상기 복수의 채널층들에 각각 연결된 소스/드레인 영역;을 포함하며,
    상기 아이솔레이션막은 상기 소스/드레인 영역의 바닥면보다 높게 위치하는 반도체 장치.
  2. 제1항에 있어서,
    상기 아이솔레이션막은, 상기 제1 방향에 따른 양측에 각각 배치된 절연체 영역들과, 상기 절연체 영역들 사이에 배치된 반도체 영역을 포함하는 반도체 장치.
  3. 제2항에 있어서,
    상기 복수의 채널층들 사이에서 상기 게이트 전극의 상기 제1 방향을 따른 양측에 배치되는 내부 스페이서들을 더 포함하고,
    상기 절연체 영역들의 상기 제1 방향에 따른 폭은 상기 내부 스페이서들의 상기 제1 방향에 따른 폭보다 큰 반도체 장치.
  4. 제3항에 있어서,
    상기 절연체 영역들은 상기 내부 스페이서들과 동일한 물질을 포함하는 반도체 장치.
  5. 제3항에 있어서,
    상기 내부 스페이서들의 적어도 일부는 상기 제1 방향에 따른 폭이 서로 다른 반도체 장치.
  6. 제2항에 있어서,
    상기 아이솔레이션막의 반도체 영역은 상기 복수의 채널층들의 반도체 물질과 다른 반도체 물질을 포함하고, 상기 아이솔레이션막의 반도체 영역은 SiGe을 포함하는 반도체 장치.
  7. 기판;
    상기 기판 상에 돌출되어 제1 방향으로 연장된 활성 영역;
    상기 활성 영역 상에 상기 기판의 상면과 수직한 방향으로 서로 이격되어 배치된 복수의 채널층들;
    상기 복수의 채널층들 중 최하위의 채널층과 상기 활성 영역 사이에 배치된 아이솔레이션막;
    상기 복수의 채널층들을 각각 둘러싸며, 상기 제1 방향과 교차하는 제2 방향으로 연장되는 게이트 전극;
    상기 복수의 채널층들 사이에 위치하며, 상기 게이트 전극의 상기 제1 방향을 따른 양측에 배치되는 내부 스페이서들; 및
    상기 게이트 전극의 상기 제1 방향을 따른 양 측에 각각 배치되며, 상기 복수의 채널층들에 각각 연결된 소스/드레인 영역;을 포함하며,
    상기 아이솔레이션막에서 적어도 상기 제1 방향에 따른 양측에 인접한 영역들은 상기 내부 스페이서들의 물질과 동일한 물질을 포함하고, 상기 아이솔레이션막은 상기 소스/드레인 영역의 바닥면보다 높게 위치하는 반도체 장치.
  8. 제7항에 있어서
    상기 아이솔레이션막의 전체 영역은 상기 내부 스페이서들과 동일한 물질을 포함하는 반도체 장치.
  9. 제7항에 있어서,
    상기 소스/드레인 영역은 제1 도전형 도펀트를 갖는 반도체를 포함하며,
    상기 내부 스페이서들은 제2 도전형 도펀트를 갖거나 언도프된 반도체를 포함하는 반도체 장치.
  10. 기판;
    상기 기판 상에 돌출되어 제1 방향으로 연장된 활성 영역;
    상기 활성 영역 상에 상기 기판의 상면과 수직한 방향으로 서로 이격되어 배치된 복수의 채널층들;
    상기 복수의 채널층들을 각각 둘러싸며, 상기 제1 방향과 교차하는 제2 방향으로 연장되는 게이트 전극;
    상기 복수의 채널층들 사이에 위치하며, 상기 게이트 전극의 상기 제1 방향을 따른 양측에 배치되는 내부 스페이서들;
    상기 복수의 채널층들 중 최하위의 채널층과 상기 활성 영역 사이에 배치되며, 상기 내부 스페이서들의 물질과 동일한 물질을 갖는 아이솔레이션막; 및
    상기 게이트 전극의 상기 제1 방향을 따른 양 측에 각각 배치되며, 상기 아이솔레이션막보다 낮게 위치한 바닥면을 가지며, 상기 복수의 채널층들에 각각 연결된 소스/드레인 영역;을 포함하는 반도체 장치.
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