KR20220080852A - 반도체 장치 - Google Patents

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KR20220080852A
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drain
disposed
gate
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정수진
김기환
장성욱
조영대
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삼성전자주식회사
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Abstract

소자 성능 및 신뢰성을 개선할 수 있는 반도체 장치를 제공하는 것이다. 반도체 장치는 하부 패턴과, 하부 패턴과 제1 방향으로 이격된 복수의 시트 패턴을 포함하는 활성 패턴, 하부 패턴 상에 배치되고, 시트 패턴과 접촉하는 소오스/드레인 패턴, 및 제1 방향과 다른 제2 방향으로 소오스/드레인 패턴의 양측에 배치되고, 복수의 시트 패턴을 감싸는 게이트 전극을 포함하는 게이트 구조체를 포함하고, 소오스/드레인 패턴은 반도체 물질로 형성된 에피택셜 영역과, 에피택셜 영역의 내부에 배치되고 반도체 물질에 의해 둘러싸인 캐비티 영역을 포함한다.

Description

반도체 장치{Semiconductor device}
본 발명은 반도체 장치에 관한 것으로, 좀 더 구체적으로, MBCFETTM(Multi-Bridge Channel Field Effect Transistor)를 포함하는 반도체 장치에 관한 것이다.
반도체 장치의 밀도를 높이기 위한 스케일링(scaling) 기술 중 하나로서, 기판 상에 핀(fin) 또는 나노 와이어(nanowire) 형상의 다채널 액티브 패턴(또는 실리콘 바디)을 형성하고 다채널 액티브 패턴의 표면 위에 게이트를 형성하는 멀티 게이트 트랜지스터(multi gate transistor)가 제안되었다.
이러한 멀티 게이트 트랜지스터는 3차원의 채널을 이용하기 때문에, 스케일링하는 것이 용이하다. 또한, 멀티 게이트 트랜지스터의 게이트 길이를 증가시키지 않아도, 전류 제어 능력을 향상시킬 수 있다. 뿐만 아니라, 드레인 전압에 의해 채널 영역의 전위가 영향을 받는 SCE(short channel effect)를 효과적으로 억제할 수 있다.
본 발명이 해결하려는 과제는, 소자 성능 및 신뢰성을 개선할 수 있는 반도체 장치를 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 일 태양(aspect)은 하부 패턴과, 하부 패턴과 제1 방향으로 이격된 복수의 시트 패턴을 포함하는 활성 패턴, 하부 패턴 상에 배치되고, 시트 패턴과 접촉하는 소오스/드레인 패턴, 및 제1 방향과 다른 제2 방향으로 소오스/드레인 패턴의 양측에 배치되고, 복수의 시트 패턴을 감싸는 게이트 전극을 포함하는 게이트 구조체를 포함하고, 소오스/드레인 패턴은 반도체 물질로 형성된 에피택셜 영역과, 에피택셜 영역의 내부에 배치되고 반도체 물질에 의해 둘러싸인 캐비티 영역을 포함한다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 다른 태양은 하부 패턴과, 하부 패턴과 제1 방향으로 이격된 복수의 시트 패턴을 포함하는 활성 패턴, 하부 패턴 상에서 제1 방향과 다른 제2 방향으로 이격되고, 게이트 전극을 포함하는 복수의 게이트 구조체로, 각각의 게이트 전극은 복수의 시트 패턴을 감싸는 복수의 게이트 구조체, 제1 방향으로 인접하는 게이트 구조체 사이에 정의된 소오스/드레인 리세스, 및 하부 패턴 상에서 소오스/드레인 리세스 내에 배치되고, 시트 패턴과 접촉하는 소오스/드레인 패턴을 포함하고, 소오스/드레인 패턴은 반도체 물질로 형성된 에피택셜 영역과, 에피택셜 영역의 내부에 배치되고 반도체 물질에 의해 둘러싸인 캐비티 영역을 포함하고, 에피택셜 영역은 소오스/드레인 리세스의 프로파일을 따라 서로 간에 이격되어 배치된 복수의 제1 에피택셜 영역과, 복수의 제1 에피택셜 영역을 연결하는 제2 에피택셜 영역을 포함한다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 또 다른 태양은 하부 패턴과, 하부 패턴과 제1 방향으로 이격된 복수의 시트 패턴을 포함하는 활성 패턴, 하부 패턴 상에 배치되고, 시트 패턴과 접촉하는 소오스/드레인 패턴, 및 제1 방향과 다른 제2 방향으로 소오스/드레인 패턴의 양측에 배치된 게이트 구조체를 포함하고, 게이트 구조체는 복수의 시트 패턴을 감싸는 게이트 전극과, 제1 방향으로 인접한 시트 패턴 사이에 배치된 내측 스페이서를 포함하고, 소오스/드레인 패턴은 반도체 물질로 형성된 에피택셜 영역과, 에피택셜 영역의 내부에 배치되고 반도체 물질에 의해 둘러싸인 내측 에어갭을 포함하고, 내측 에어갭은 내측 스페이서와 비접촉한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 예시적인 레이아웃도이다.
도 2는 도 1의 A - A를 따라 절단한 단면도이다.
도 3는 도 1의 B - B를 따라 절단한 단면도이다.
도 4a 및 도 4b는 각각 도 1의 C - C를 따라 절단한 단면도들이다.
도 5는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 6은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 7은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 8 내지 도 10은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다.
도 11은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 12는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 13은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 예시적인 레이아웃도이다.
도 14는 도 13의 D - D를 따라 절단한 단면도이다.
도 14는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 15 내지 도 21은 몇몇 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다.
몇몇 실시예에 따른 반도체 장치는 터널링 트랜지스터(tunneling FET), 3차원(3D) 트랜지스터 또는 2차원 물질을 기반으로하는 트랜지스터(2D material based FETs) 및 이의 이종 구조(heterostructure)를 포함할 수 있다. 또한, 몇몇 실시예에 따른 반도체 장치는 양극성 접합(bipolar junction) 트랜지스터, 횡형 이중 확산 트랜지스터(LDMOS) 등을 포함할 수도 있다.
도 1 내지 도 4b를 참조하여, 몇몇 실시예들에 따른 반도체 장치에 대해 설명한다.
도 1은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 예시적인 레이아웃도이다. 도 2는 도 1의 A - A를 따라 절단한 단면도이다. 도 3은 도 1의 B - B를 따라 절단한 단면도이다. 도 4a 및 도 4b는 각각 도 1의 C - C를 따라 절단한 단면도들이다.
도 1 내지 도 4b를 참고하면, 몇몇 실시예들에 따른 반도체 장치는 제1 활성 패턴(AP1)과, 복수의 제1 게이트 전극(120)과, 제1 소오스/드레인 패턴(150)을 포함할 수 있다.
기판(100)은 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(100)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘게르마늄, SGOI(silicon germanium on insulator), 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있으나, 이에 한정되는 것은 아니다.
제1 활성 패턴(AP1)은 기판(100) 상에 배치될 수 있다. 제1 활성 패턴(AP1)은 각각 제1 방향(D1)으로 길게 연장될 수 있다. 예를 들어, 제1 활성 패턴(AP1)은 NMOS가 형성되는 영역에 배치될 수 있다.
제1 활성 패턴(AP1)은 예를 들어, 다채널 활성 패턴일 수 있다. 제1 활성 패턴(AP1)은 제1 하부 패턴(BP1)과, 복수의 제1 시트 패턴(NS1)을 포함할 수 있다.
제1 하부 패턴(BP1)은 기판(100)으로부터 돌출될 수 있다. 제1 하부 패턴(BP1)은 제1 방향(D1)으로 길게 연장될 수 있다.
복수의 제1 시트 패턴(NS1)은 제1 하부 패턴의 상면(BP1_US) 상에 배치될 수 있다. 복수의 제1 시트 패턴(NS1)은 제1 하부 패턴(BP1)과 제3 방향(D3)으로 이격될 수 있다. 각각의 제1 시트 패턴(NS1)은 제3 방향(D3)으로 이격될 수 있다.
각각의 제1 시트 패턴(NS1)은 상면(NS1_US)과, 하면(NS1_BS)를 포함할 수 있다. 제1 시트 패턴의 상면(NS1_US)은 제1 시트 패턴의 하면(NS1_BS)과 제3 방향(D3)으로 반대되는 면이다. 제3 방향(D3)은 제1 방향(D1) 및 제2 방향(D2)과 교차하는 방향일 수 있다. 예를 들어, 제3 방향(D3)은 기판(100)의 두께 방향일 수 있다. 제1 방향(D1)은 제2 방향(D2)과 교차하는 방향일 수 있다.
제1 시트 패턴(NS1)은 제3 방향(D3)으로 3개가 배치되는 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.
제1 하부 패턴(BP1)은 기판(100)의 일부의 식각하여 형성된 것일 수도 있고, 기판(100)으로부터 성장된 에피층(epitaxial layer)을 포함할 수 있다. 제1 하부 패턴(BP1)은 원소 반도체 물질인 실리콘 또는 게르마늄을 포함할 수 있다. 또한, 제1 하부 패턴(BP1)은 화합물 반도체를 포함할 수 있고, 예를 들어, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체를 포함할 수 있다.
IV-IV족 화합물 반도체는 예를 들어, 탄소(C), 규소(Si), 게르마늄(Ge), 주석(Sn) 중 적어도 2개 이상을 포함하는 이원계 화합물(binary compound), 삼원계 화합물(ternary compound) 또는 이들에 IV족 원소가 도핑된 화합물일 수 있다.
III-V족 화합물 반도체는 예를 들어, III족 원소로 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 중 적어도 하나와 V족 원소인 인(P), 비소(As) 및 안티모늄(Sb) 중 하나가 결합되어 형성되는 이원계 화합물, 삼원계 화합물 또는 사원계 화합물 중 하나일 수 있다.
제1 시트 패턴(NS1)은 원소 반도체 물질인 실리콘 또는 게르마늄, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체 중 하나를 포함할 수 있다. 각각의 제1 시트 패턴(NS1)은 제1 하부 패턴(BP1)과 동일한 물질을 포함할 수도 있고, 제1 하부 패턴(BP1)과 다른 물질을 포함할 수도 있다.
몇몇 실시예들에 따른 반도체 장치에서, 제1 하부 패턴(BP1)은 실리콘을 포함하는 실리콘 하부 패턴이고, 제1 시트 패턴(NS1)은 실리콘을 포함하는 실리콘 시트 패턴일 수 있다.
제1 시트 패턴(NS1)의 제2 방향(D2)으로의 폭은 제1 하부 패턴(BP1)의 제2 방향(D2)으로의 폭에 비례하여 커지거나 작아질 수 있다. 일 예로, 제3 방향(D3)으로 적층된 제1 시트 패턴(NS1)의 제2 방향(D2)으로의 폭은 동일한 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다. 도시된 것과 달리, 제1 하부 패턴(BP1)에서 멀어짐에 따라, 제3 방향(D3)으로 적층된 제1 시트 패턴(NS1)의 제2 방향(D2)으로의 폭은 작아질 수 있다.
필드 절연막(105)는 기판(100) 상에 형성될 수 있다. 필드 절연막(105)는 제1 하부 패턴(105)의 측벽 상에 배치될 수 있다. 필드 절연막(105)은 제1 하부 패턴의 상면(BP1_US) 상에 배치되지 않는다.
일 예로, 필드 절연막(105)은 제1 하부 패턴(105)의 측벽을 전체적으로 덮을 수 있다. 도시된 것과 달리, 필드 절연막(105)은 제1 하부 패턴(BP1)의 측벽의 일부를 덮을 수 있다. 이와 같은 경우, 제1 하부 패턴(BP1)의 일부는 필드 절연막(105)의 상면보다 제3 방향(D3)으로 돌출될 수 있다.
각각의 제1 시트 패턴(NS1)은 필드 절연막(105)의 상면보다 높게 배치된다. 필드 절연막(105)은 예를 들어, 산화막, 질화막, 산질화막 또는 이들의 조합막을 포함할 수 있다. 필드 절연막(105)은 단일막인 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.
복수의 제1 게이트 구조체(GS1)는 기판(100) 상에 배치될 수 있다. 각각의 제1 게이트 구조체(GS1)는 제2 방향(D2)으로 연장될 수 있다. 인접하는 제1 게이트 구조체(GS1)는 제1 방향(D1)으로 이격될 수 있다.
제1 게이트 구조체(GS1)는 제1 활성 패턴(AP1) 상에 배치될 수 있다. 제1 게이트 구조체(GS1)는 제1 활성 패턴(AP1)과 교차할 수 있다.
제1 게이트 구조체(GS1)는 제1 하부 패턴(BP1)과 교차할 수 있다. 제1 게이트 구조체(GS1)는 각각의 제1 시트 패턴(NS1)을 감쌀 수 있다.
제1 게이트 구조체(GS1)는 예를 들어, 제1 게이트 전극(120), 제1 게이트 절연막(130), 제1 게이트 스페이서(140) 및 제1 게이트 캡핑 패턴(145)을 포함할 수 있다.
제1 게이트 전극(120)은 제1 하부 패턴(BP1) 상에 형성될 수 있다. 제1 게이트 전극(120)은 제1 하부 패턴(BP1)과 교차할 수 있다. 제1 게이트 전극(120)은 제1 시트 패턴(NS1)을 감쌀 수 있다.
제1 게이트 전극(120)의 일부는 제3 방향(D3)으로 인접한 제1 시트 패턴(NS1) 사이에 배치될 수 있다. 제1 시트 패턴(NS1)이 서로 인접한 제1_1 시트 패턴 및 제1_2 시트 패턴을 포함할 때, 제1 게이트 전극(120)의 일부는 서로 마주보는 제1_1 시트 패턴의 상면(NS1_US) 및 제1_2 시트 패턴의 하면(NS1_BS) 사이에 배치될 수 있다.
제1 게이트 전극(120)은 금속, 금속합금, 도전성 금속 질화물, 금속 실리사이드, 도핑된 반도체 물질, 도전성 금속 산화물 및 도전성 금속 산질화물 중 적어도 하나를 포함할 수 있다. 제1 게이트 전극(120)은 예를 들어, 티타늄 질화물(TiN), 탄탈륨 탄화물(TaC), 탄탈륨 질화물(TaN), 티타늄 실리콘 질화물(TiSiN), 탄탈륨 실리콘 질화물(TaSiN), 탄탈륨 티타늄 질화물(TaTiN), 티타늄 알루미늄 질화물(TiAlN), 탄탈륨 알루미늄 질화물(TaAlN), 텅스텐 질화물(WN), 루테늄(Ru), 티타늄 알루미늄(TiAl), 티타늄 알루미늄 탄질화물(TiAlC-N), 티타늄 알루미늄 탄화물(TiAlC), 티타늄 탄화물(TiC), 탄탈륨 탄질화물(TaCN), 텅스텐(W), 알루미늄(Al), 구리(Cu), 코발트(Co), 티타늄(Ti), 탄탈륨(Ta), 니켈(Ni), 백금(Pt), 니켈 백금(Ni-Pt), 니오븀(Nb), 니오븀 질화물(NbN), 니오븀 탄화물(NbC), 몰리브덴(Mo), 몰리브덴 질화물(MoN), 몰리브덴 탄화물(MoC), 텅스텐 탄화물(WC), 로듐(Rh), 팔라듐(Pd), 이리듐(Ir), 오스뮴(Os), 은(Ag), 금(Au), 아연(Zn), 바나듐(V) 및 이들의 조합 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다. 도전성 금속 산화물 및 도전성 금속 산질화물은 상술한 물질이 산화된 형태를 포함할 수 있지만, 이에 제한되는 것은 아니다.
제1 게이트 전극(120)은 이 후에 설명될 제1 소오스/드레인 패턴(150)의 양측에 배치될 수 있다. 제1 게이트 구조체(GS1)은 제1 소오스/드레인 패턴(150)의 제1 방향(D1)으로 양측에 배치될 수 있다.
일 예로, 제1 소오스/드레인 패턴(150)의 양측에 배치된 제1 게이트 전극(120)이 모두 트랜지스터의 게이트로 사용되는 노말 게이트 전극일 수 있다. 다른 예로, 제1 소오스/드레인 패턴(150)의 일측에 배치된 제1 게이트 전극(120)은 트랜지스터의 게이트로 사용되지만, 제1 소오스/드레인 패턴(150)의 타측에 배치된 제1 게이트 전극(120)은 더미 게이트 전극일 수 있다.
제1 게이트 절연막(130)은 필드 절연막(105)의 상면, 제1 하부 패턴의 상면(BP1_US)을 따라 연장될 수 있다. 제1 게이트 절연막(130)은 제1 시트 패턴(NS1)을 감쌀 수 있다. 제1 게이트 절연막(130)은 제1 시트 패턴(NS1)의 둘레를 따라 배치될 수 있다. 제1 게이트 전극(120)은 제1 게이트 절연막(130) 상에 배치된다. 제1 게이트 절연막(130)은 제1 게이트 전극(120) 및 제1 시트 패턴(NS1) 사이에 배치된다.
제1 게이트 절연막(130)의 일부는 제3 방향(D3)으로 인접한 제1 시트 패턴(NS1) 사이에 배치될 수 있다. 제1 시트 패턴(NS1)이 서로 인접한 제1_1 시트 패턴 및 제1_2 시트 패턴을 포함할 때, 제1 게이트 절연막(130)의 일부는 서로 마주보는 제1_1 시트 패턴의 상면(NS1_US) 및 제1_2 시트 패턴의 하면(NS1_BS)을 따라 연장될 수 있다.
제1 게이트 절연막(130)은 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물, 또는 실리콘 산화물보다 유전 상수가 큰 고유전율 물질을 포함할 수 있다. 고유전율 물질은 예를 들어, 보론 질화물(boron nitride), 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 하프늄 알루미늄 산화물(hafnium aluminum oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있다.
몇몇 실시예들에 따른 반도체 장치는 네거티브 커패시터(Negative Capacitor)를 이용한 NC(Negative Capacitance) FET을 포함할 수 있다. 예를 들어, 제1 게이트 절연막(130)은 강유전체 특성을 갖는 강유전체 물질막과, 상유전체 특성을 갖는 상유전체 물질막을 포함할 수 있다.
강유전체 물질막은 음의 커패시턴스를 가질 수 있고, 상유전체 물질막은 양의 커패시턴스를 가질 수 있다. 예를 들어, 두 개 이상의 커패시터가 직렬 연결되고, 각각의 커패시터의 커패시턴스가 양의 값을 가질 경우, 전체 커패시턴스는 각각의 개별 커패시터의 커패시턴스보다 감소하게 된다. 반면, 직렬 연결된 두 개 이상의 커패시터의 커패시턴스 중 적어도 하나가 음의 값을 가질 경우, 전체 커패시턴스는 양의 값을 가지면서 각각의 개별 커패시턴스의 절대값보다 클 수 있다.
음의 커패시턴스를 갖는 강유전체 물질막과, 양의 커패시턴스를 갖는 상유전체 물질막이 직렬로 연결될 경우, 직렬로 연결된 강유전체 물질막 및 상유전체 물질막의 전체적인 커패시턴스 값은 증가할 수 있다. 전체적인 커패시턴스 값이 증가하는 것을 이용하여, 강유전체 물질막을 포함하는 트랜지스터는 상온에서 60 mV/decade 미만의 문턱전압이하 스윙(subthreshold swing(SS))을 가질 수 있다.
강유전체 물질막은 강유전체 특성을 가질 수 있다. 강유전체 물질막은 예를 들어, 하프늄 산화물(hafnium oxide), 하프늄 지르코늄 산화물(hafnium zirconium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide) 및 납 지르코늄 티타늄 산화물(lead zirconium titanium oxide) 중 적어도 하나를 포함할 수 있다. 여기에서, 일 예로, 하프늄 지르코늄 산화물(hafnium zirconium oxide)은 하프늄 산화물(hafnium oxide)에 지르코늄(Zr)이 도핑된 물질일 수 있다. 다른 예로, 하프늄 지르코늄 산화물(hafnium zirconium oxide)은 하프늄(Hf)과 지르코늄(Zr)과 산소(O)의 화합물일 수도 있다.
강유전체 물질막은 도핑된 도펀트를 더 포함할 수 있다. 예를 들어, 도펀트는 알루미늄(Al), 티타늄(Ti), 니오븀(Nb), 란타넘(La), 이트륨(Y), 마그네슘(Mg), 실리콘(Si), 칼슘(Ca), 세륨(Ce), 디스프로슘(Dy), 어븀(Er), 가돌리늄(Gd), 게르마늄(Ge), 스칸듐(Sc), 스트론튬(Sr) 및 주석(Sn) 중 적어도 하나를 포함할 수 있다. 강유전체 물질막이 어떤 강유전체 물질을 포함하냐에 따라, 강유전체 물질막에 포함된 도펀트의 종류는 달라질 수 있다.
강유전체 물질막이 하프늄 산화물을 포함할 경우, 강유전체 물질막에 포함된 도펀트는 예를 들어, 가돌리늄(Gd), 실리콘(Si), 지르코늄(Zr), 알루미늄(Al) 및 이트륨(Y) 중 적어도 하나를 포함할 수 있다.
도펀트가 알루미늄(Al)일 경우, 강유전체 물질막은 3 내지 8 at%(atomic %)의 알루미늄을 포함할 수 있다. 여기에서, 도펀트의 비율은 하프늄 및 알루미늄의 합에 대한 알루미늄의 비율일 수 있다.
도펀트가 실리콘(Si)일 경우, 강유전체 물질막은 2 내지 10 at%의 실리콘을 포함할 수 있다. 도펀트가 이트륨(Y)일 경우, 강유전체 물질막은 2 내지 10 at%의 이트륨을 포함할 수 있다. 도펀트가 가돌리늄(Gd)일 경우, 강유전체 물질막은 1 내지 7 at%의 가돌리늄을 포함할 수 있다. 도펀트가 지르코늄(Zr)일 경우, 강유전체 물질막은 50 내지 80 at%의 지르코늄을 포함할 수 있다.
상유전체 물질막은 상유전체 특성을 가질 수 있다. 상유전체 물질막은 예를 들어, 실리콘 산화물(silicon oxide) 및 고유전율을 갖는 금속 산화물 중 적어도 하나를 포함할 수 있다. 상유전체 물질막에 포함된 금속 산화물은 예를 들어, 하프늄 산화물(hafnium oxide), 지르코늄 산화물(zirconium oxide) 및 알루미늄 산화물(aluminum oxide) 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다.
강유전체 물질막 및 상유전체 물질막은 동일한 물질을 포함할 수 있다. 강유전체 물질막은 강유전체 특성을 갖지만, 상유전체 물질막은 강유전체 특성을 갖지 않을 수 있다. 예를 들어, 강유전체 물질막 및 상유전체 물질막이 하프늄 산화물을 포함할 경우, 강유전체 물질막에 포함된 하프늄 산화물의 결정 구조는 상유전체 물질막에 포함된 하프늄 산화물의 결정 구조와 다르다.
강유전체 물질막은 강유전체 특성을 갖는 두께를 가질 수 있다. 강유전체 물질막의 두께는 예를 들어, 0.5 내지 10nm 일 수 있지만, 이에 제한되는 것은 아니다. 각각의 강유전체 물질마다 강유전체 특성을 나타내는 임계 두께가 달라질 수 있으므로, 강유전체 물질막의 두께는 강유전체 물질에 따라 달라질 수 있다.
일 예로, 제1 게이트 절연막(130)은 하나의 강유전체 물질막을 포함할 수 있다. 다른 예로, 제1 게이트 절연막(130)은 서로 간에 이격된 복수의 강유전체 물질막을 포함할 수 있다. 제1 게이트 절연막(130)은 복수의 강유전체 물질막과, 복수의 상유전체 물질막이 교대로 적층된 적층막 구조를 가질 수 있다.
제1 게이트 스페이서(140)는 제1 게이트 전극(120)의 측벽 상에 배치될 수 있다. 제1 게이트 스페이서(140)는 제1 게이트 스페이서(140)는 외측 스페이서(141)와, 내측 스페이서(142)를 포함할 수 있다.
내측 스페이서(142)는 제3 방향(D3)으로 인접하는 제1 시트 패턴(NS1) 사이에 배치될 수 있다. 내측 스페이서(142)는 제1 하부 패턴(BP1)과, 최하부에 배치된 제1 시트 패턴(NS1) 사이에 배치될 수 있다.
인접하는 제1 시트 패턴(NS1) 사이에 배치된 제1 게이트 절연막(130)은 내측 스페이서(142)와 접촉할 수 있다. 제1 게이트 절연막(130)은 내측 스페이서(142)의 프로파일을 따라 연장될 수 있다.
제1 나노 시트(NS1) 중 내측 스페이서(142)와 경계를 이루는 부분은 경사면을 가질 수 있다. 내측 스페이서(142)를 만드는 제조 공정 중, 제1 나노 시트(NS1)의 일부가 식각될 수 있다. 즉, 도 2에서, 제1 나노 시트(NS1) 중 내측 스페이서(142)와 경계를 이루는 부분에서, 제1 나노 시트(NS1)의 제3 방향(D3)으로의 두께는 제1 소오스/드레인 패턴(150)에 가까워짐에 따라 감소할 수 있다.
도시된 것과 달리, 도 2에서, 제1 나노 시트(NS1) 중 내측 스페이서(142)와 경계를 이루는 부분에서, 제1 나노 시트(NS1)의 제3 방향(D3)으로의 두께는 제1 소오스/드레인 패턴(150)에 가까워짐에 따라 일정할 수 있다.
외측 스페이서(141)와, 내측 스페이서(142)는 각각 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN), 실리콘 붕소질화물(SiBN), 실리콘 산붕소질화물(SiOBN), 실리콘 산탄화물(SiOC) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
제1 게이트 캡핑 패턴(145)은 제1 게이트 전극(120) 및 제1 게이트 스페이서(140) 상에 배치될 수 있다. 제1 게이트 캡핑 패턴(145)의 상면은 층간 절연막(190)의 상면과 동일 평면에 놓일 수 있다. 도시된 것과 달리, 제1 게이트 캡핑 패턴(145)은 제1 게이트 스페이서(140) 사이에 배치될 수 있다.
제1 게이트 캡핑 패턴(145)은 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 탄질화물(SiCN), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 제1 게이트 캡핑 패턴(145)은 층간 절연막(190)에 대한 식각 선택비를 갖는 물질을 포함할 수 있다.
제1 소오스/드레인 패턴(150)은 제1 활성 패턴(AP1) 상에 형성될 수 있다. 제1 소오스/드레인 패턴(150)은 제1 하부 패턴(BP1) 상에 형성될 수 있다. 제1 소오스/드레인 패턴(150)은 제1 시트 패턴(NS1)과 연결될 수 있다. 제1 소오스/드레인 패턴(150)은 제1 시트 패턴(NS1)과 접촉한다.
제1 소오스/드레인 패턴(150)은 제1 게이트 구조체(GS1)의 측면에 배치될 수 있다. 제1 소오스/드레인 패턴(150)은 제1 방향(D1)으로 인접하는 제1 게이트 구조체(GS1) 사이에 배치될 수 있다. 예를 들어, 제1 소오스/드레인 패턴(150)은 제1 게이트 구조체(GS1)의 양측에 배치될 수 있다. 도시된 것과 달리, 제1 소오스/드레인 패턴(150)은 제1 게이트 구조체(GS1)의 일측에 배치되고, 제1 게이트 구조체(GS1)의 타측에는 배치되지 않을 수 있다.
제1 소오스/드레인 패턴(150)은 제1 시트 패턴(NS1)을 채널 영역으로 사용하는 트랜지스터의 소오스/드레인에 포함될 수 있다.
제1 소오스/드레인 패턴(150)은 제1 소오스/드레인 리세스(150R) 내에 배치될 수 있다. 제1 소오스/드레인 리세스(150R)는 제3 방향(D3)으로 연장된다. 제1 소오스/드레인 리세스(150R)의 바닥면은 제1 하부 패턴(BP1)에 의해 정의될 수 있다. 제1 소오스/드레인 리세스(150R)의 측벽은 제1 나노 시트(NS1), 내측 스페이서(142) 및 제1 게이트 구조체(GS1)에 의해 정의될 수 있다. 내측 스페이서(142)는 인접하는 제1 나노 시트(NS1) 사이의 제1 게이트 전극(120)과, 제1 소오스/드레인 패턴(150) 사이에 배치된다. 제1 게이트 절연막(130)은 제1 소오스/드레인 패턴(150)과 접촉하지 않는다.
최하부에 배치된 제1 나노 시트(NS1)와, 제1 하부 패턴(BP1) 사이에서, 제1 게이트 절연막(130)과 제1 하부 패턴(BP1) 사이의 경계는 제1 하부 패턴의 상면(BP1_US)일 수 있다. 다르게 설명하면, 도 2에서, 제1 게이트 구조체(GS1)은 제1 하부 패턴(BP1)과, 최하부에 배치된 제1 나노 시트(NS1) 사이에 배치된 최하부 서브 게이트 구조체를 포함할 수 있다. 최하부 서브 게이트 구조체는 제1 게이트 전극(120)의 일부 및 제1 게이트 절연막(130)의 일부를 포함할 수 있다. 제1 하부 패턴의 상면(BP1_US)은 최하부 서브 게이트 구조체와 제1 하부 패턴(BP1) 사이의 경계일 수 있다. 이 때, 제1 소오스/드레인 리세스(150R)의 바닥면은 제1 하부 패턴의 상면(BP1_US)보다 낮다.
제1 나노 시트(NS1) 및 내측 스페이서(142)에 의해 정의된 제1 소오스/드레인 리세스(150R)의 제1 방향(D1)으로의 폭은 일정할 수 있다. 도시된 것과 달리, 일 예로, 상술한 최하부 서브 게이트 구조체에 의해 정의된 제1 소오스/드레인 리세스(150R)의 제1 방향(D1)으로의 폭은 제1 하부 패턴의 상면(BP1_US)에서 멀어짐에 따라 증가하다가 일정하게 될 수 있다.
도시된 것과 달리, 다른 예로, 제1 나노 시트(NS1) 및 제1 게이트 구조체(GS1)에 의해 정의된 제1 소오스/드레인 리세스(150R)의 제1 방향(D1)으로의 폭은 제1 하부 패턴(BP1)에서 멀어짐에 따라 증가할 수 있다. 즉, 제1 소오스/드레인 리세스(150R)의 측벽은 역 사다리꼴의 측벽과 유사한 모양을 가질 수도 있다.
제1 소오스/드레인 패턴(150)은 에피택셜 영역(150_EP)와, 캐비티 영역(150_CV)을 포함할 수 있다. 캐비티 영역(150_CV)은 에피택셜 영역(150_EP)의 내부에 배치된다.
에피택셜 영역(150_EP)은 반도체 물질로 형성된다. 에피택셜 영역(150_EP)는 에피택셜 성장법에 의해 형성된 반도체 물질 패턴으로 이뤄질 수 있다. 에피택셜 영역(150_EP)은 예를 들어, n형의 불순물이 도핑된 실리콘을 포함할 수 있다.
몇몇 실시예들에 따른 반도체 장치에서, 에피택셜 영역(150_EP)은 복수의 제1 에피택셜 영역(151)과, 제2 에피택셜 영역(152)을 포함할 수 있다.
복수의 제1 에피택셜 영역(151)은 제1 소오스/드레인 리세스(150R)의 프로파일을 따라 배치될 수 있다. 각각의 제1 에피택셜 영역(151)은 서로 간에 이격되어 형성될 수 있다.
제1 에피택셜 영역(151)은 제1 하부 패턴(BP1) 상에 형성될 수 있다. 제1 에피택셜 영역(151)은 제1 소오스/드레인 리세스(150R)을 정의하는 각각의 제1 시트 패턴(NS1)의 종단에 형성될 수 있다. 각각의 제1 시트 패턴(NS1)의 종단에 형성된 제1 에피택셜 영역(151)은 서로 간에 이격될 수 있다. 제1 에피택셜 영역(151)은 제1 하부 패턴(BP1) 및 제1 시트 패턴(NS1)과 접촉한다. 제1 시트 패턴(NS1)의 종단에 형성된 제1 에피택셜 영역(151)은 내측 스페이서(142)에 의해 정의된 제1 소오스/드레인 리세스(150R)를 따라 연장되지 않을 수 있다.
예를 들어, 제1 에피택셜 영역(151)은 제1 n형 불순물이 도핑된 실리콘을 포함할 수 있다. 예를 들어, 제1 n형 불순물은 비소(As)일 수 있다.
제2 에피택셜 영역(152)은 서로 간에 이격된 제1 에피택셜 영역(151)을 연결한다. 제2 에피택셜 영역(152)는 제1 에피택셜 영역(151)과 접촉한다.
예를 들어, 제2 에피택셜 영역(152)은 제2 n형 불순물이 도핑된 실리콘을 포함할 수 있다. 제2 n형 불순물은 제1 n형 불순물과 다를 수 있다. 예를 들어, 제2 n형 불순물은 인(P)일 수 있다.
에피택셜 영역(150_EP)을 형성하는 반도체 물질은 에피택셜 영역(150_EP)의 내부의 캐비티 영역(150_CV)을 전체적으로 둘러쌀 수 있다. 캐비티 영역(150_CV)의 표면은 에피택셜 영역(150_EP)을 형성하는 반도체 물질에 의해 정의될 수 있다.
제3 방향(D3)으로 인접하는 제1 시트 패턴(NS1) 사이에 배치된 제1 게이트 전극(120)은 캐비티 영역(150_CV)과 제1 방향(D1)으로 중첩된다. 캐비티 영역(150_CV)은 내측 스페이서(142)와 제1 방향(D1)으로 중첩될 수 있다. 제1 하부 패턴의 상면(BP1)을 기준으로 동일 높이 레벨에, 제1 소오스/드레인 패턴(150)을 사이에 두고 제1 내부 스페이서 및 제2 내부 스페이서가 있을 때, 캐비티 영역(150_CV)은 제1 내부 스페이서 및 제2 내부 스페이서 사이에 배치된다.
캐비티 영역(150_CV)은 내부 스페이서(142)와 제1 방향(D1)으로 공간적으로 이격된다. 캐비티 영역(150_CV)의 표면은 내부 스페이서(142)에 의해 정의되는 부분을 포함하지 않는다.
캐비티 영역(150_CV)은 제2 에피택셜 영역(152)의 내부에 배치될 수 있다. 캐비티 영역(150_CV)은 제2 에피택셜 영역(152)에 포함된 반도체 물질에 의해 둘러싸인다. 캐비티 영역(150_CV)의 표면은 제2 에피택셜 영역(152)에 포함된 반도체 물질에 의해 정의될 수 있다.
캐비티 영역(150_CV)은 내측 에어갭(AG_IN)을 포함할 수 있다. 내측 에어갭(AG_IN)은 캐비티 영역(150_CV)의 표면에 의해 둘러싸인다. 제2 에피택셜 영역(152)은 내측 에어갭(AG_IN)을 전체적으로 둘러싼다. 제2 에피택셜 영역(152)에 포함된 반도체 물질은 내측 에어갭(AG_IN)을 전체적으로 둘러싼다.
제3 방향(D3)으로 인접하는 제1 시트 패턴(NS1) 사이에 배치된 제1 게이트 전극(120)은 내측 에어갭(AG_IN)과 제1 방향(D1)으로 중첩될 수 있다. 내측 에어갭(AG_IN)은 내측 스페이서(142)와 제1 방향(D1)으로 중첩될 수 있다. 내측 에어갭(AG_IN)은 내측 스페이서(142)와 접촉하지 않는다.
도 4a 및 도 4b에서, 제1 소오스/드레인 패턴(150)은 사각형의 모양의 단면을 갖는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 제1 소오스/드레인 패턴(150)의 측벽 및 제1 소오스/드레인 패턴(150)의 상면은 직선인 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.
도 4a에서, 제1 소오스/드레인 패턴(150)의 측벽 상에 배치된 에피 스페이서가 없다.
도 4b에서, 에피 스페이서(150SP)는 제1 소오스/드레인 패턴(150)의 측벽의 일부 상에 배치될 수 있다. 에피 스페이서(150SP)는 필드 절연막(105)의 상면 상에 배치될 수 있다. 에피 스페이서(150SP)는 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN), 실리콘 붕소질화물(SiBN), 실리콘 산붕소질화물(SiOBN), 실리콘 산탄화물(SiOC) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
제1 소오스/드레인 패턴(150)은 2개의 캐비티 영역(150_CV)을 포함하는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 도시된 것과 달리, 제1 소오스/드레인 패턴(150)은 하나의 캐비티 영역(150_CV)을 포함할 수 있다. 또는, 제1 소오스/드레인 패턴(150)은 3개 이상의 캐비티 영역(150_CV)을 포함할 수도 있다.
또한, 제1 소오스/드레인 리세스(150)는 제1 방향(D1)으로 인접하는 제1 게이트 구조체(GS1)로부터 동일한 거리에 위치하는 폭 중심선(width-center line)을 포함할 수 있다. 제1 소오스/드레인 리세스(150)의 폭 중심선은 제3 방향(D3)으로 연장될 수 있다. 캐비티 영역(150_CV)은 제1 소오스/드레인 리세스(150)의 폭 중심선 상에 위치하는 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다. 도시된 것과 달리, 적어도 하나 이상의 캐비티 영역(150_CV)은 제1 소오스/드레인 리세스(150)의 폭 중심선에서 어느 한쪽 방향으로 치우쳐 있을 수 있다.
도 2 및 도 4a에서, 캐비티 영역(150_CV)는 원형의 단면을 갖는 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다. 캐비티 영역(150_CV)의 단면은 삼각형 또는 사각형의 모양을 가질 수 있다. 예를 들어, 이와 같은 경우, 캐비티 영역(150_CV)이 삼각형의 단면을 가질 때, 삼각형은 직선 및/또는 곡선의 조합으로 형성될 수 있다.
식각 정지막(185)은 필드 절연막(105)의 상면과, 제1 게이트 구조체(GS1)의 측벽과, 제1 소오스/드레인 패턴(150)의 상면과, 제1 소오스/드레인 패턴(150)의 측벽 상에 배치될 수 있다. 식각 정지막(185)은 이 후에 설명될 층간 절연막(190)에 대해 식각 선택비를 갖는 물질을 포함할 수 있다. 식각 정지막(185)은 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산탄질화물(SiOCN), 실리콘 붕소질화물(SiBN), 실리콘 산붕소질화물(SiOBN), 실리콘 산탄화물(SiOC) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
층간 절연막(190)은 식각 정지막(185) 상에 배치될 수 있다. 층간 절연막은 필드 절연막(105) 및 제1 소오스/드레인 패턴(150) 상에 배치될 수 있다. 층간 절연막(190)은 제1 게이트 캡핑 패턴(145)의 상면을 덮지 않을 수 있다. 예를 들어, 층간 절연막(190)의 상면은 제1 게이트 캡핑 패턴(145)의 상면과 동일 평면에 놓일 수 있다.
층간 절연막(190)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 저유전율 물질 중 적어도 하나를 포함할 수 있다. 저유전율 물질은 예를 들어, Fluorinated TetraEthylOrthoSilicate (FTEOS), Hydrogen SilsesQuioxane (HSQ), Bis-benzoCycloButene (BCB), TetraMethylOrthoSilicate (TMOS), OctaMethyleyCloTetraSiloxane (OMCTS), HexaMethylDiSiloxane (HMDS), TriMethylSilyl Borate (TMSB), DiAcetoxyDitertiaryButoSiloxane (DADBS), TriMethylSilil Phosphate (TMSP), PolyTetraFluoroEthylene (PTFE), TOSZ(Tonen SilaZen), FSG(Fluoride Silicate Glass), polypropylene oxide와 같은 polyimide nanofoams, CDO(Carbon Doped silicon Oxide), OSG(Organo Silicate Glass), SiLK, Amorphous Fluorinated Carbon, silica aerogels, silica xerogels, mesoporous silica 또는 이들의 조합을 포함할 수 있지만, 이에 제한되는 것은 아니다.
도 5는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 도 6은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 1 내지 도 4b를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 5를 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 에피택셜 영역(150_EP)은 복수의 제1_1 에피택셜 영역(151_)과, 제2 에피택셜 영역(152)을 포함할 수 있다.
제1_1 에피택셜 영역(151_1) 및 제2 에피택셜 영역(152)은 제2 n형 불순물이 도핑된 실리콘을 포함할 수 있다. 즉, 예를 들어, 제1_1 에피택셜 영역(151_1) 및 제2 에피택셜 영역(152)은 인(P)이 도핑된 실리콘을 포함할 수 있다.
제2 에피택셜 영역(152)의 인(P)의 농도(/cm3)는 제1_1 에피택셜 영역(151_1)의 인(P)의 농도(/cm3)보다 크다.
도 6을 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 에피택셜 영역(150_EP)은 제2 에피택셜 영역(152)을 포함할 수 있다.
제2 에피택셜 영역(152)은 제1 하부 패턴(BP1) 및 제1 시트 패턴(NS1)과 접촉한다.
도 7은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 1 내지 도 4b를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 7을 참고하면, 몇몇 실시예들에 따른 반도체 장치는 내측 스페이서(142)와 제1 소오스/드레인 패턴(150) 사이에 배치된 외측 에어갭(AG_OUT)을 더 포함할 수 있다.
외측 에어갭(AG_OUT)은 내측 스페이서(142)와 에피택셜 영역(150_EP)에 의해 둘러싸인다. 외측 에어갭(AG_OUT)은 내측 스페이서(142)와 제2 에피택셜 영역(152)에 의해 둘러싸인다.
외측 에어갭(AG_OUT)은 내측 스페이서(142)과 접촉한다. 외측 에어갭(AG_OUT)은 내측 스페이서(142)의 표면과, 에피택셜 영역(150_EP)에 포함된 반도체 물질에 의해 둘러싸인다.
도시된 것과 달리, 내측 스페이서(142)와 제1 소오스/드레인 패턴(150) 사이 중 일부에, 외측 에어갭(AG_OUT)이 배치될 수 있다.
도 8 내지 도 10은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다. 설명의 편의상, 도 1 내지 도 4b를 이용하여 설명한 것과 다른 점을 중심으로 설명한다. 참고적으로, 도 9 및 도 10은 도 1의 C - C를 따라 절단한 예시적인 단면도들이다.
도 8 내지 도 10을 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 제1 소오스/드레인 패턴(150)은 캐비티 영역(150_CV)을 채우는 코어 에피택셜 영역(153)을 더 포함할 수 있다.
제1 소오스/드레인 패턴(150)은 캡핑 에피택셜 영역(154)를 더 포함할 수 있다.
캡핑 에피택셜 영역(154)은 캐비티 영역(150_CV)을 채우는 코어 에피택셜 영역(153)과 연결될 수 있다. 캡핑 에피택셜 영역(154)은 제2 에피택셜 영역(152) 상에 형성될 수 있다.
도 9에서, 캐비티 영역(150_CV)은 예를 들어, 제2 방향(D2)으로 길게 연장된 홀의 모양을 가질 수 있다. 도 10에서, 캐비티 영역(150_CV)은 , 캐비티 영역(150_CV)의 일단이 제2 에피택셜 영역(152)에 의해 막힌 모양을 가질 수 있다. 제2 방향(D2)으로 절단된 캐비티 영역(150_CV)의 단면은 도 9에서 도시된 모양 또는 도 10에서 도시된 모양 중 하나를 가질 수 있지만, 이에 제한되는 것은 아니다.
도 8에서, 캡핑 에피택셜 영역(154)은 제2 에피택셜 영역(152)이 완전히 합쳐지기(merged) 전에 형성될 수 있으므로, 캡핑 에피택셜 영역(154) 및 제2 에피택셜 영역(152) 사이의 경계는 제1 하부 패턴(BP1)을 향해 볼록한 곡면의 형태를 가질 수 있다.
코어 에피택셜 영역(153) 및 캡핑 에피택셜 영역(154)은 동일 레벨에서 형성될 수 있다. 여기서, "동일 레벨"이라 함은 동일한 제조 공정에 의해 형성되는 것을 의미하는 것이다. 코어 에피택셜 영역(153) 및 캡핑 에피택셜 영역(154)은 동일한 물질을 포함한다. 또한, 코어 에피택셜 영역(153) 및 캡핑 에피택셜 영역(154)에 불순물이 도핑될 경우, 코어 에피택셜 영역(153) 및 캡핑 에피택셜 영역(154)은 동일한 도핑된 불순물을 포함한다.
일 예로, 코어 에피택셜 영역(153) 및 캡핑 에피택셜 영역(154)은 언도프(undoped) 실리콘을 포함할 수 있다. 여기에서, "언도프 실리콘"은 불순물을 포함하지 않는 실리콘을 의미하는 것이 아니라, 의도적으로 도핑된 불순물을 포함하지 않는 실리콘을 의미한다. "언도프"의 의미는 본 발명의 기술 분야에 속하는 통상의 기술자에게 자명하다.
다른 예로, 코어 에피택셜 영역(153) 및 캡핑 에피택셜 영역(154)은 제2 n형 불순물인 인(P)이 도핑된 실리콘을 포함할 수 있다. 코어 에피택셜 영역(153) 및 캡핑 에피택셜 영역(154)의 인(P)의 농도는 제2 에피택셜 영역(152)의 인(P)의 농도보다 작다.
또 다른 예로, 코어 에피택셜 영역(153) 및 캡핑 에피택셜 영역(154)은 실리콘-게르마늄을 포함할 수 있다.
다만, 코어 에피택셜 영역(153) 및 캡핑 에피택셜 영역(154)에 대해 상술한 물질은 예시적인 것일 뿐이므로, 이에 제한되는 것은 아니다. 즉, 코어 에피택셜 영역(153) 및 캡핑 에피택셜 영역(154)은 캐비티 영역(150_CV)을 채울 수 있는 반도체 물질을 포함한다.
도 11은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 도 12는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 1 내지 도 4b를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 11 및 도 12를 참고하면, 몇몇 실시예들에 따른 반도체 장치는 제1 소오스/드레인 패턴(150) 상에 배치된 소오스/드레인 컨택(180)을 더 포함할 수 있다.
소오스/드레인 컨택(180)은 제1 소오스/드레인 패턴(150)과 연결된다. 소오스/드레인 컨택(180)은 층간 절연막(190) 및 식각 정지막(185)을 통과하여 제1 소오스/드레인 패턴(150)과 연결될 수 있다.
소오스/드레인 컨택(180)과 제1 소오스/드레인 패턴(150) 사이에, 금속 실리사이드막(155)이 더 배치될 수 있다.
도 11에서, 소오스/드레인 컨택(180)의 바닥면은 제1 시트 패턴(NS1) 중 최상부에 배치된 나노 시트의 하면보다 높을 수 있다.
도 12에서, 소오스/드레인 컨택(180)의 바닥면은 제1 시트 패턴(NS1) 중 최하부에 배치되는 시트 패턴의 하면과 최상부에 배치되는 시트 패턴의 하면 사이에 위치할 수 있다.
소오스/드레인 컨택(180)은 단일막인 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다. 소오스/드레인 컨택(180)은 예를 들어, 금속, 금속 합금, 도전성 금속 질화물, 도전성 금속 탄화물, 도전성 금속 산화물, 도전성 금속 탄질화물 및 2차원 물질(Two-dimensional(2D) material) 중 적어도 하나를 포함할 수 있다.
금속 실리사이드막(155)은 금속 실리사이드를 포함할 수 있다.
도 13은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 예시적인 레이아웃도이다. 도 14는 도 13의 D - D를 따라 절단한 단면도이다.
참고적으로, 도 13의 A - A를 따라 절단한 단면도는 도 2, 도 5 내지 도 8 중 하나와 동일할 수 있다. 덧붙여, 도 13의 제1 영역(I)에 관한 설명은 도 1 내지 도 10을 이용하여 설명한 것과 실질적으로 동일할 수 있다. 따라서, 이하의 설명은 도 13의 제2 영역(II)에 관한 내용을 중심으로 설명한다.
도 13 및 도 14를 참고하면, 몇몇 실시예들에 따른 반도체 장치는 제1 활성 패턴(AP1)과, 복수의 제1 게이트 전극(120)과, 제2 활성 패턴(AP2)과, 복수의 제2 게이트 전극(220)과, 제2 소오스/드레인 패턴(250)을 포함할 수 있다.
기판(100)은 제1 영역(I) 및 제2 영역(II)을 포함할 수 있다. 제1 영역(I)은 NMOS가 형성되는 영역이고, 제2 영역(II)은 PMOS가 형성되는 영역일 수 있다.
제1 활성 패턴(AP1)과, 복수의 제1 게이트 전극(120)은 기판(100)의 제1 영역(I)에 배치된다. 제2 활성 패턴(AP2)과, 복수의 제2 게이트 전극(220)은 기판(100)의 제2 영역(II)에 배치된다.
제2 활성 패턴(AP2)은 제2 하부 패턴(BP2)과, 복수의 제2 시트 패턴(NS2)을 포함할 수 있다. 제2 하부 패턴(BP2)은 기판(100)으로부터 돌출될 수 있다. 제2 하부 패턴(BP2)은 제1 방향(D1)으로 길게 연장될 수 있다. 복수의 제2 시트 패턴(NS2)은 제2 하부 패턴(BP2) 상에 배치될 수 있다. 복수의 제2 시트 패턴(NS2)은 제2 하부 패턴(BP2)과 제3 방향(D3)으로 이격될 수 있다.
제2 하부 패턴(BP1) 및 제2 시트 패턴(NS2)은 각각 원소 반도체 물질인 실리콘 또는 게르마늄, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체 중 하나를 포함할 수 있다. 몇몇 실시예들에 따른 반도체 장치에서, 제2 하부 패턴(BP2)은 실리콘을 포함하는 실리콘 하부 패턴이고, 제2 시트 패턴(NS2)은 실리콘을 포함하는 실리콘 시트 패턴일 수 있다.
복수의 제2 게이트 구조체(GS2)는 기판(100) 상에 배치될 수 있다. 각각의 제2 게이트 구조체(GS2)는 제2 방향(D2)으로 연장될 수 있다. 인접하는 제2 게이트 구조체(GS2)는 제1 방향(D1)으로 이격될 수 있다.
제2 게이트 구조체(GS2)는 제2 활성 패턴(AP2) 상에 배치될 수 있다. 제2 게이트 구조체(GS2)는 제2 활성 패턴(AP1)과 교차할 수 있다. 제2 게이트 구조체(GS2)는 제2 하부 패턴(BP2)과 교차할 수 있다. 제2 게이트 구조체(GS2)는 각각의 제2 시트 패턴(NS2)을 감쌀 수 있다.
제2 게이트 구조체(GS2)는 예를 들어, 제2 게이트 전극(220), 제2 게이트 절연막(230), 제2 게이트 스페이서(240) 및 제2 게이트 캡핑 패턴(245)을 포함할 수 있다.
제2 게이트 스페이서(240)은 제1 게이트 스페이서(140)와 같이 내측 스페이서(142)를 포함하지 않는다. 즉, 제2 게이트 절연막(230)은 제2 소오스/드레인 패턴(250)과 접촉할 수 있다.
제2 게이트 전극(220), 제2 게이트 절연막(230), 제2 게이트 스페이서(240) 및 제2 게이트 캡핑 패턴(245)에 관한 다른 설명은 제1 게이트 전극(120), 제1 게이트 절연막(130), 제1 게이트 스페이서(140) 및 제1 게이트 캡핑 패턴(145)에 관한 설명과 실질적으로 동일하므로, 이하 생략한다.
제2 소오스/드레인 패턴(250)은 제2 활성 패턴(AP2) 상에 형성될 수 있다. 제2 소오스/드레인 패턴(250)은 제2 하부 패턴(BP2) 상에 형성될 수 있다. 제2 소오스/드레인 패턴(250)은 제2 시트 패턴(NS2)과 연결될 수 있다.
제2 소오스/드레인 패턴(250)은 제2 게이트 구조체(GS2)의 측면에 배치될 수 있다. 제2 소오스/드레인 패턴(250)은 제1 방향(D1)으로 인접하는 제2 게이트 구조체(GS2) 사이에 배치될 수 있다. 예를 들어, 제2 소오스/드레인 패턴(250)은 제2 게이트 구조체(GS2)의 양측에 배치될 수 있다. 도시된 것과 달리, 제2 소오스/드레인 패턴(250)은 제2 게이트 구조체(GS2)의 일측에 배치되고, 제2 게이트 구조체(GS2)의 타측에는 배치되지 않을 수 있다.
제2 소오스/드레인 패턴(250)은 제2 시트 패턴(NS2)을 채널 영역으로 사용하는 트랜지스터의 소오스/드레인에 포함될 수 있다.
제2 소오스/드레인 패턴(250)은 제2 소오스/드레인 리세스(250R) 내에 배치될 수 있다. 제2 소오스/드레인 리세스(250R)의 바닥면은 제2 하부 패턴(BP2)에 의해 정의될 수 있다. 제2 소오스/드레인 리세스(250R)의 측벽은 제2 나노 시트(NS2) 및 제2 게이트 구조체(GS2)에 의해 정의될 수 있다. 좀 더 구체적으로, 제2 게이트 구조체(GS2) 중 제2 게이트 절연막(230)은 제2 소오스/드레인 리세스(250R)의 일부를 정의할 수 있다.
제2 소오스/드레인 패턴(250)은 하부 반도체 패턴(251)과, 상부 반도체 패턴(252)과, 캡핑 반도체 패턴(253)을 포함할 수 있다. 하부 반도체 패턴(251)과, 상부 반도체 패턴(252)과, 캡핑 반도체 패턴(253)은 각각 에피택셜 반도체 영역일 수 있다.
하부 반도체 패턴(251)과, 상부 반도체 패턴(252)은 각각 실리콘-게르마늄을 포함할 수 있다. 다르게 설명하면, 하부 반도체 패턴(251)과, 상부 반도체 패턴(252)은 각각 실리콘-게르마늄막을 포함할 수 있다. 예를 들어, 하부 반도체 패턴(251)의 게르마늄의 분율은 상부 반도체 패턴(252)의 게르마늄의 분율보다 작다.
하부 반도체 패턴(251)과, 상부 반도체 패턴(252)은 각각 도핑된 p 형의 불순물을 포함할 수 있다. p형의 불순물은 예를 들어, 보론(B)일 수 있지만, 이에 제한되는 것은 아니다.
캡핑 반도체 패턴(253)은 하부 반도체 패턴(251)과, 상부 반도체 패턴(252) 상에 형성될 수 있다. 캡핑 반도체 패턴(253)은 예를 들어, 실리콘을 포함할 수 있다.
캡핑 반도체 패턴(253) 하부에 2층의 실리콘-게르마늄 반도체 패턴이 배치되는 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.
도 15 내지 도 21은 몇몇 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다. 참고적으로, 도 15 내지 도 21은 도 1의 A - A를 따라 절단한 단면도일 수 있다. 이하의 제조 방법은 단면도 관점에서 설명한다.
도 15를 참고하면, 기판(100) 상에, 제1 하부 패턴(BP1) 및 상부 패턴 구조체(U_AP)가 형성될 수 있다.
상부 패턴 구조체(U_AP)는 제1 하부 패턴(BP1) 상에 배치될 수 있다. 상부 패턴 구조체(U_AP)는 제1 하부 패턴(BP1) 상에 교대로 적층된 희생 패턴(SC_L)과, 액티브 패턴(ACT_L)을 포함할 수 있다.
예를 들어, 희생 패턴(SC_L)은 실리콘-게르마늄막을 포함할 수 있다. 액티브 패턴(ACT_L)은 실리콘막을 포함할 수 있다.
이어서, 상부 패턴 구조체(U_AP) 상에, 더미 게이트 절연막(130p), 더미 게이트 전극(120p) 및 더미 게이트 캡핑막(120_HM)이 형성될 수 있다. 더미 게이트 절연막(130p)은 예를 들어, 실리콘 산화물을 포함할 수 있지만, 이에 제한되는 것은 아니다. 더미 게이트 전극(120p)은 예를 들어, 폴리 실리콘을 포함할 수 있지만, 이에 제한되는 것은 아니다. 더미 게이트 캡핑막(120_HM)은 예를 들어, 실리콘 질화물을 포함할 수 있지만, 이에 제한되는 것은 아니다.
더미 게이트 전극(120p)의 측벽 상에, 프리(pre) 게이트 스페이서(140p)가 형성될 수 있다.
도 16을 참고하면, 더미 게이트 전극(120p)을 마스크로 이용하여, 상부 패턴 구조체(U_AP) 내에 제1 소오스/드레인 리세스(150R)이 형성될 수 있다.
제1 소오스/드레인 리세스(150R)의 일부는 제1 하부 패턴(BP1) 내에 형성될 수 있다.
도 17을 참고하면, 제1 소오스/드레인 리세스(150R)에 의해 노출된 희생 패턴(SC_L)의 일부가 제거될 수 있다.
이어서, 희생 패턴(SC_L)의 일부를 제거한 위치에, 내측 스페이서(142)가 형성될 수 있다.
도 18을 참고하면, 제1 소오스/드레인 리세스(150R)의 프로파일을 따라 서로 간에 이격된 복수의 제1 에피택셜 영역(151)이 형성될 수 있다.
각각의 제1 에피택셜 영역(151)은 제1 소오스/드레인 리세스(150R)에 의해 노출된 제1 시트 패턴(NS1) 및 제1 하부 패턴(BP1) 상에 형성될 수 있다.
도 19a 및 도 19b를 참고하면, 각각의 제1 에피택셜 영역(151) 상에 프리(pre) 제2 에피택셜 영역(152p)이 형성될 수 있다.
프리 제2 에피택셜 영역(152p)은 제1 소오스/드레인 리세스(150R)의 일부를 채울 수 있다. 하지만, 각각의 제1 에피택셜 영역(151) 상에 형성된 프리 제2 에피택셜 영역(152p)은 서로 간에 합쳐지기(merged) 전일 수 있다.
이어서, 프리 제2 에피택셜 영역(152p)이 계속하여 성장될 수 있다. 이를 통해, 제2 에피택셜 영역(152)이 형성될 수 있다. 제2 에피택셜 영역(152)의 내부에, 제2 에피택셜 영역(152)에 의해 둘러싸인 캐비티 영역(150_CV)이 형성될 수 있다.
즉, 제1 소오스/드레인 리세스(150R) 내에, 에피택셜 영역(150_EP)와, 캐비티 영역(150_CV)을 포함하는 제1 소오스/드레인 패턴(150)이 형성될 수 있다. 캐비티 영역(150_CV)은 내측 에어갭(AG_IN)을 포함할 수 있다.
도시된 것과 달리, 도 19a 이후에, 도 8 내지 도 10에서 설명된 코어 에피택셜 영역(153) 및 캡핑 에피택셜 영역(154)이 형성될 수 있다.
도 20을 참고하면, 제1 소오스/드레인 패턴(150) 상에 식각 정지막(185) 및 층간 절연막(190)이 순차적으로 형성된다.
이어서, 층간 절연막(190)의 일부와, 식각 정지막(185)의 일부와, 더미 게이트 캡핑막(120_HM)을 제거하여, 더미 게이트 전극(120p)의 상면을 노출시킨다. 더미 게이트 전극(120p)의 상면이 노출되는 동안, 외측 스페이서(141)가 형성될 수 있다.
도 21을 참고하면, 더미 게이트 절연막(130p), 더미 게이트 전극(120p)을 제거하여, 제1 게이트 스페이서(140) 사이의 상부 패턴 구조체(U_AP)가 노출될 수 있다.
이어서, 희생 패턴(SC_L)을 제거하여, 제1 시트 패턴(NS1)이 형성될 수 있다. 이를 통해, 제1 게이트 스페이서(140) 사이에, 제1 게이트 트렌치(120t)가 형성된다. 희생 패턴(SC_L)이 제거되면, 내측 스페이서(142)가 노출될 수 있다.
이어서, 도 2를 참고하면, 제1 게이트 트렌치(120t) 내에 제1 게이트 절연막(130) 및 제1 게이트 전극(120)이 형성될 수 있다. 또한, 제1 게이트 캡핑 패턴(145)이 형성될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 105: 필드 절연막
142: 내측 스페이서 150, 250: 소오스/드레인 패턴
AP1, AP2: 활성 패턴 BP1, BP2: 하부 패턴
NS1, NS2: 시트 패턴 AG_IN, AG_OUT: 에어갭

Claims (10)

  1. 하부 패턴과, 상기 하부 패턴과 제1 방향으로 이격된 복수의 시트 패턴을 포함하는 활성 패턴;
    상기 하부 패턴 상에 배치되고, 상기 시트 패턴과 접촉하는 소오스/드레인 패턴; 및
    상기 제1 방향과 다른 제2 방향으로 상기 소오스/드레인 패턴의 양측에 배치되고, 상기 복수의 시트 패턴을 감싸는 게이트 전극을 포함하는 게이트 구조체를 포함하고,
    상기 소오스/드레인 패턴은 반도체 물질로 형성된 에피택셜 영역과, 상기 에피택셜 영역의 내부에 배치되고 상기 반도체 물질에 의해 둘러싸인 캐비티 영역을 포함하는 반도체 장치.
  2. 제1 항에 있어서,
    상기 캐비티 영역은 내측(inner) 에어갭을 포함하는 반도체 장치.
  3. 제2 항에 있어서,
    상기 제1 방향으로 인접한 상기 시트 패턴 사이에 배치된 게이트 전극은 상기 내측 에어갭과 상기 제2 방향으로 중첩되는 반도체 장치.
  4. 제1 항에 있어서,
    상기 게이트 구조체는 상기 제1 방향으로 인접한 상기 시트 패턴 사이에 배치된 내측 스페이서를 더 포함하고,
    상기 내측 스페이서는 상기 게이트 전극과 상기 소오스/드레인 패턴 사이에 배치된 반도체 장치.
  5. 제4 항에 있어서,
    상기 게이트 구조체는 상기 게이트 전극과 각각의 상기 시트 패턴 사이에 배치된 게이트 절연막을 포함하고,
    상기 게이트 절연막은 상기 내측 스페이서와 접촉하는 반도체 장치.
  6. 제4 항에 있어서,
    상기 내측 스페이서와 상기 소오스/드레인 패턴 사이에 배치된 외측(outer) 에어갭을 더 포함하는 반도체 장치.
  7. 제1 항에 있어서,
    상기 소오스/드레인 패턴은 상기 캐비티 영역을 채우는 코어 에피택셜 영역을 더 포함하는 반도체 장치.
  8. 하부 패턴과, 상기 하부 패턴과 제1 방향으로 이격된 복수의 시트 패턴을 포함하는 활성 패턴;
    상기 하부 패턴 상에서 상기 제1 방향과 다른 제2 방향으로 이격되고, 게이트 전극을 포함하는 복수의 게이트 구조체로, 각각의 상기 게이트 전극은 상기 복수의 시트 패턴을 감싸는 복수의 게이트 구조체;
    상기 제1 방향으로 인접하는 상기 게이트 구조체 사이에 정의된 소오스/드레인 리세스; 및
    상기 하부 패턴 상에서 상기 소오스/드레인 리세스 내에 배치되고, 상기 시트 패턴과 접촉하는 소오스/드레인 패턴을 포함하고,
    상기 소오스/드레인 패턴은 반도체 물질로 형성된 에피택셜 영역과, 상기 에피택셜 영역의 내부에 배치되고 상기 반도체 물질에 의해 둘러싸인 캐비티 영역을 포함하고,
    상기 에피택셜 영역은 상기 소오스/드레인 리세스의 프로파일을 따라 서로 간에 이격되어 배치된 복수의 제1 에피택셜 영역과, 상기 복수의 제1 에피택셜 영역을 연결하는 제2 에피택셜 영역을 포함하는 반도체 장치.
  9. 제8 항에 있어서,
    상기 캐비티 영역은 내측 에어갭을 포함하는 반도체 장치.
  10. 하부 패턴과, 상기 하부 패턴과 제1 방향으로 이격된 복수의 시트 패턴을 포함하는 활성 패턴;
    상기 하부 패턴 상에 배치되고, 상기 시트 패턴과 접촉하는 소오스/드레인 패턴; 및
    상기 제1 방향과 다른 제2 방향으로 상기 소오스/드레인 패턴의 양측에 배치된 게이트 구조체를 포함하고,
    상기 게이트 구조체는 상기 복수의 시트 패턴을 감싸는 게이트 전극과, 상기 제1 방향으로 인접한 상기 시트 패턴 사이에 배치된 내측 스페이서를 포함하고,
    상기 소오스/드레인 패턴은 반도체 물질로 형성된 에피택셜 영역과, 상기 에피택셜 영역의 내부에 배치되고 상기 반도체 물질에 의해 둘러싸인 내측 에어갭을 포함하고,
    상기 내측 에어갭은 상기 내측 스페이서와 비접촉하는 반도체 장치.
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