KR20230174443A - 반도체 장치 및 이의 제조 방법 - Google Patents

반도체 장치 및 이의 제조 방법 Download PDF

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Abstract

소자 성능 및 신뢰성을 개선할 수 있는 반도체 장치를 제공하는 것이다. 반도체 장치는 제1 영역에 배치된 제1 트랜지스터 및 제2 영역에 배치된 제2 트랜지스터를 포함하고, 제1 트랜지스터는 제1 방향으로 연장된 제1 하부 패턴과, 제1 하부 패턴과 제1 방향과 수직인 제2 방향으로 이격된 복수의 제1 시트 패턴을 포함하는 제1 활성 패턴과, 제1 하부 패턴 상에 제1 방향으로 이격되고, 제1 게이트 전극 및 제1 게이트 절연막을 포함하는 복수의 제1 게이트 구조체와, 인접하는 제1 게이트 구조체 사이에 배치된 제1 소오스/드레인을 포함하고, 제2 트랜지스터는 제1 방향으로 연장된 제2 하부 패턴과, 제2 하부 패턴과 제2 방향으로 이격된 복수의 제2 시트 패턴을 포함하는 제2 활성 패턴과, 제2 하부 패턴 상에 제1 방향으로 이격되고, 제2 게이트 전극 및 제2 게이트 절연막을 포함하는 복수의 제2 게이트 구조체와, 인접하는 제2 게이트 구조체 사이에 배치된 제2 소오스/드레인을 포함하고, 제1 게이트 전극은 제1 시트 패턴을 감싸는 제1 도전성 라이너와, 제1 도전성 라이너 상의 제1 도전성 필링막을 포함하고, 제2 게이트 전극은 제2 시트 패턴을 감싸고 제2 도전성 라이너와, 제2 도전성 라이너 상에 제2 도전성 필링막을 포함하고, 제1 게이트 전극의 적층 구조는 제2 게이트 전극의 적층 구조와 동일하고, 제1 도전성 라이너는 제2 도전성 라이너와 동일한 물질로 구성되고, 제1 도전성 필링막은 제2 도전성 필링막과 동일한 물질로 구성되고, 제1 소오스/드레인에 포함된 불순물의 도전형은 제2 소오스/드레인에 포함된 불순물의 도전형과 동일하고, 제1 트랜지스터는 제1 문턱 전압을 갖고, 제2 트랜지스터는 제1 문턱 전압과 다른 제2 문턱 전압을 갖고, 복수의 제1 시트 패턴은 제2 방향으로 제1 폭을 갖고, 복수의 제2 시트 패턴은 제2 방향으로 제1 폭과 다른 제2 폭을 갖는, 반도체 장치.

Description

반도체 장치 및 이의 제조 방법{Semiconductor device and method of fabricating the same}
본 발명은 반도체 장치에 관한 것으로, 좀 더 구체적으로, MBCFETTM(Multi-Bridge Channel Field Effect Transistor)를 포함하는 반도체 장치에 관한 것이다.
반도체 장치의 밀도를 높이기 위한 스케일링(scaling) 기술 중 하나로서, 기판 상에 핀(fin) 또는 나노 와이어(nanowire) 형상의 다채널 액티브 패턴(또는 실리콘 바디)을 형성하고 다채널 액티브 패턴의 표면 위에 게이트를 형성하는 멀티 게이트 트랜지스터(multi gate transistor)가 제안되었다.
이러한 멀티 게이트 트랜지스터는 3차원의 채널을 이용하기 때문에, 스케일링하는 것이 용이하다. 또한, 멀티 게이트 트랜지스터의 게이트 길이를 증가시키지 않아도, 전류 제어 능력을 향상시킬 수 있다. 뿐만 아니라, 드레인 전압에 의해 채널 영역의 전위가 영향을 받는 SCE(short channel effect)를 효과적으로 억제할 수 있다.
본 발명이 해결하려는 과제는, 소자 성능 및 신뢰성을 개선할 수 있는 반도체 장치를 제공하는 것이다.
본 발명이 해결하려는 과제는, 소자 성능 및 신뢰성을 개선할 수 있는 반도체 장치 제조 방법을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 일 태양(aspect)은, 제1 영역에 배치된 제1 트랜지스터 및 제2 영역에 배치된 제2 트랜지스터를 포함하고, 제1 트랜지스터는 제1 방향으로 연장된 제1 하부 패턴과, 제1 하부 패턴과 제1 방향과 수직인 제2 방향으로 이격된 복수의 제1 시트 패턴을 포함하는 제1 활성 패턴과, 제1 하부 패턴 상에 제1 방향으로 이격되고, 제1 게이트 전극 및 제1 게이트 절연막을 포함하는 복수의 제1 게이트 구조체와, 인접하는 제1 게이트 구조체 사이에 배치된 제1 소오스/드레인을 포함하고, 제2 트랜지스터는 제1 방향으로 연장된 제2 하부 패턴과, 제2 하부 패턴과 제2 방향으로 이격된 복수의 제2 시트 패턴을 포함하는 제2 활성 패턴과, 제2 하부 패턴 상에 제1 방향으로 이격되고, 제2 게이트 전극 및 제2 게이트 절연막을 포함하는 복수의 제2 게이트 구조체와, 인접하는 제2 게이트 구조체 사이에 배치된 제2 소오스/드레인을 포함하고, 제1 게이트 전극은 제1 시트 패턴을 감싸는 제1 도전성 라이너와, 제1 도전성 라이너 상의 제1 도전성 필링막을 포함하고, 제2 게이트 전극은 제2 시트 패턴을 감싸고 제2 도전성 라이너와, 제2 도전성 라이너 상에 제2 도전성 필링막을 포함하고, 제1 게이트 전극의 적층 구조는 제2 게이트 전극의 적층 구조와 동일하고, 제1 도전성 라이너는 제2 도전성 라이너와 동일한 물질로 구성되고, 제1 도전성 필링막은 제2 도전성 필링막과 동일한 물질로 구성되고, 제1 소오스/드레인에 포함된 불순물의 도전형은 제2 소오스/드레인에 포함된 불순물의 도전형과 동일하고, 제1 트랜지스터는 제1 문턱 전압을 갖고, 제2 트랜지스터는 제1 문턱 전압과 다른 제2 문턱 전압을 갖고, 복수의 제1 시트 패턴은 제2 방향으로 제1 폭을 갖고, 복수의 제2 시트 패턴은 제2 방향으로 제1 폭과 다른 제2 폭을 갖는다.
상기 다른 과제를 해결하기 위한 본 발명의 반도체 장치의 제조 방법의 일 태양은, 기판 상에, 복수의 희생막 및 복수의 액티브막이 교대로 적층된 적층막 구조체를 형성하고, 적층막 구조체를 패터닝하여, 제1 방향으로 연장된 제1 및 제2 하부 패턴을 형성하고, 제1 하부 패턴상에 제1 상부 패턴 구조체와, 제2 하부패턴 상에 제2 상부 패턴 구조체를 형성하고, 제1 상부 패턴 구조체 및 제2 상부 패턴 구조체 상에, 더미 게이트 전극을 포함하는 더미 게이트 구조체를 각각 형성하고, 더미 게이트 구조체를 마스크로 이용하여, 제1 상부 패턴 구조체 및 제2 상부 패턴 구조체 내에 소오스/드레인 리세스를 각각 형성하고, 소오스/드레인 리세스 내에 소오스/드레인을 동시에 형성한 후, 제1 및 제2 더미 게이트 전극 및 복수의 희생막을 제거하여, 제1 하부 패턴 상에 제1 시트 패턴과 제2 하부 패턴 상에 제2 시트 패턴을 형성하되, 제1 시트 패턴은 제1 방향과 수직인 제2 방향으로의 제1 폭을 갖고, 제2 시트 패턴은 제2 방향으로 제1 폭보다 작은 제2 폭을 갖는다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 예시적인 평면도이다.
도 2는 도 1의 A - A를 따라 절단한 단면도이다.
도 3은 도 1의 B - B를 따라 절단한 단면도이다.
도 4는 도 1의 C - C를 따라 절단한 단면도이다.
도 5는 도 1의 D - D를 따라 절단한 단면도이다.
도 6 및 도 7은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다.
도 8 및 도 9는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다.
도 10은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 예시적인 평면도이다.
도 11은 도 10의 A - A를 따라 절단한 단면도이다.
도 12는 도 10의 C - C를 따라 절단한 단면도이다.
도 13 내지 도 22는 몇몇 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다.
몇몇 실시예에 따른 반도체 장치는 터널링 트랜지스터(tunneling FET), 3차원(3D) 트랜지스터 또는 2차원 물질을 기반으로하는 트랜지스터(2D material based FETs) 및 이의 이종 구조(heterostructure)를 포함할 수 있다. 또한, 몇몇 실시예에 따른 반도체 장치는 양극성 접합(bipolar junction) 트랜지스터, 횡형 이중 확산 트랜지스터(LDMOS) 등을 포함할 수도 있다.
도 1 내지 도 5를 참조하여, 몇몇 실시예들에 따른 반도체 장치에 대해 설명한다.
도 1은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 예시적인 평면도이다. 도 2 내지 도 5는 도 1의 A - A, B - B, C - C 및 D - D를 따라 절단한 단면도들이다.
도 1에서, 게이트 절연막(130, 230), 식각 정지막(185, 285) 및 층간 절연막(190, 290) 등을 제외하고 간략하게 도시되었다.
도 1 내지 도 5를 참고하면, 몇몇 실시예들에 따른 반도체 장치는 제1 트랜지스터(TR1) 및 제2 트랜지스터(TR2)를 포함할 수 있다. 제1 트랜지스터(TR1)는 제1 활성 패턴(AP1), 복수의 제1 게이트 구조체(GS1) 및 제1 소오스/드레인(150)을 포함할 수 있다. 제2 트랜지스터(TR2)는 제2 활성 패턴(AP2), 복수의 제2 게이트 구조체(GS2) 및 제2 소오스/드레인(250)을 포함할 수 있다.
기판(100)은 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(100)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘게르마늄, SGOI(silicon germanium on insulator), 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있으나, 이에 한정되는 것은 아니다.
기판(100)은 제1 영역(I) 및 제2 영역(II)을 포함할 수 있다. 제1 영역(I)과 제2 영역(II)은 서로 연결된 영역일 수도 있고, 서로 이격된 영역일 수도 있다. 제1 영역(I) 및 제2 영역(II)에는, 서로 동일한 도전형의 트랜지스터가 형성된다. 제1 영역(I) 및 제2 영역(II)은 예를 들어, 각각 로직 영역, SRAM 영역, 입출력(IO) 영역 중 하나일 수 있다. 제1 영역(I) 및 제2 영역(II)은 서로 동일한 기능을 수행하는 영역일 수도 있고, 서로 다른 기능을 수행하는 영역일 수도 있다.
제1 활성 패턴(AP1)은 기판(100)의 제1 영역(I) 상에 배치될 수 있다. 제2 활성 패턴(AP2)은 기판(100)의 제2 영역(II) 상에 배치될 수 있다. 제1 활성 패턴(AP1)과, 제2 활성 패턴(AP2)은 각각 제1 방향(D1)으로 길게 연장될 수 있다.
제1 활성 패턴(AP1)과, 제2 활성 패턴(AP2)은 서로 간에 제2 방향(D2)으로 이격되어 배치될 수 있다. 예를 들어, 제1 방향(D1)은 제2 방향(D2)과 교차되는 방향이다. 제1 활성 패턴(AP1)은 제2 활성 패턴(AP2)과 제2 방향(D2)으로 인접한다.
일 예로, 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)은 PMOS가 형성되는 영역일 수 있다. 다른 예로, 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)은 NMOS가 형성되는 영역일 수 있다.
제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)은 다채널 활성 패턴일 수 있다. 제1 활성 패턴(AP1)은 제1 하부 패턴(BP1)과, 복수의 제1 시트 패턴(NS1)을 포함할 수 있다. 제2 활성 패턴(AP2)은 제2 하부 패턴(BP2)과, 복수의 제2 시트 패턴(NS2)을 포함할 수 있다.
제1 하부 패턴(BP1)과, 제2 하부 패턴(BP2)은 각각 기판(100)으로부터 돌출될 수 있다. 제1 하부 패턴(BP1)과, 제2 하부 패턴(BP2)은 각각 제1 방향(D1)으로 길게 연장될 수 있다. 도시된 것과는 다르게, 제1 하부 패턴(BP1)은 제1 방향(D1)으로 연장되고, 제2 하부 패턴(BP2)은 제2 방향(D2)으로 연장될 수 있다. 다만, 이하에서 제1 하부 패턴(BP1) 및 제2 하부 패턴(BP2)은 제1 방향(D1)으로 연장되는 것으로 설명한다.
제1 하부 패턴(BP1)은 제2 하부 패턴(BP2)과 제2 방향(D2)으로 이격될 수 있다. 제1 하부 패턴(BP1)과, 제2 하부 패턴(BP2)은 각각 제1 방향(D1)으로 연장되는 핀 트렌치에 의해 분리될 수 있다.
복수의 제1 시트 패턴(NS1)은 제1 하부 패턴(BP1) 상에 배치될 수 있다. 복수의 제1 시트 패턴(NS1)은 제1 하부 패턴(BP1)과 제3 방향(D3)으로 이격될 수 있다. 서로 간에 이격된 복수의 제1 시트 패턴(NS1)은 제1 하부 패턴(BP1)의 상면을 따라 제1 방향(D1)으로 배열될 수 있다.
복수의 제2 시트 패턴(NS2)은 제2 하부 패턴(BP2) 상에 배치될 수 있다. 복수의 제2 시트 패턴(NS2)은 제2 하부 패턴(BP2)과 제3 방향(D3)으로 이격될 수 있다. 서로 간에 이격된 복수의 제2 시트 패턴(NS2)은 제2 하부 패턴(BP2)의 상면을 따라 제1 방향(D1)으로 배열될 수 있다.
각각의 제1 시트 패턴(NS1)은 제3 방향(D3)으로 순차적으로 배치된 복수의 나노 시트를 포함할 수 있다. 각각의 제2 시트 패턴(NS2)은 제3 방향(D3)으로 순차적으로 배치된 복수의 나노 시트를 포함할 수 있다.
제3 방향(D3)은 제1 방향(D1) 및 제2 방향(D2)과 교차하는 방향일 수 있다. 예를 들어, 제3 방향(D3)은 기판(100)의 두께 방향일 수 있다. 제1 방향(D1)은 제2 방향(D2)과 교차하는 방향일 수 있다.
한편, 도 3 및 도 5를 참조하면, 제1 시트 패턴(NS1)은 제2 방향(D2)으로 제1 폭(W1)을 가질 수 있다. 제2 시트 패턴(NS2)은 제2 방향(D2)으로 제2 폭(W2)을 가질 수 있다. 제1 시트 패턴(NS1)의 제1 폭(W1)은 제2 시트 패턴(NS2)의 제2 폭(W2)과 다를 수 있다. 예를 들어, 제1 시트 패턴(NS1)의 제1 폭(W1)은 제2 시트 패턴(NS2)의 제2 폭(W2) 보다 클 수 있다. 여기서, 제1 시트 패턴(NS1)의 제1 폭(W1)은 제1 하부 패턴(BP1)과 최인접하는 제1 시트 패턴(NS1)의 나노 시트의 제2 방향(D2)의 폭 일 수 있다. 제2 시트 패턴(NS2)의 제2 폭(W2)은 제2 하부 패턴(BP2)과 최인접하는 제2 시트 패턴(NS2)의 나노 시트의 제2 방향(D2)의 폭 일 수 있다.
제1 시트 패턴(NS1)은 제1 트랜지스터(TR1)의 채널 영역으로 사용될 수 있다. 제2 시트 패턴(NS2)은 제2 트랜지스터(TR2)의 채널 영역으로 사용될 수 있다. 제1 트랜지스터(TR1)는 제1 문턱 전압을 가질 수 있다. 제2 트랜지스터(TR2)는 상기 제1 문턱 전압과 다른 제2 문턱 전압을 가질 수 있다. 예를 들어, 상기 제1 문턱 전압은 상기 제2 문턱 전압보다 클 수 있다.
몇몇 실시예에 따른 반도체 장치에서, 제1 시트 패턴(NS1)의 제1 폭(W1)이 제2 시트 패턴(NS2)의 제2 폭(W2)보다 큰 경우, 제1 트랜지스터(TR1)의 제1 문턱 전압은 제2 트랜지스터(TR2)의 제2 문턱 전압보다 클 수 있다.
각각의 제1 하부 패턴(BP1) 및 제2 하부 패턴(BP2)은 기판(100)의 일부의 식각하여 형성된 것일 수도 있고, 기판(100)으로부터 성장된 에피층(epitaxial layer)을 포함할 수 있다. 각각의 제1 하부 패턴(BP1) 및 제2 하부 패턴(BP2)은 원소 반도체 물질인 실리콘 또는 게르마늄을 포함할 수 있다. 또한, 각각의 제1 하부 패턴(BP1) 및 제2 하부 패턴(BP2)은 화합물 반도체를 포함할 수 있고, 예를 들어, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체를 포함할 수 있다.
IV-IV족 화합물 반도체는 예를 들어, 탄소(C), 규소(Si), 게르마늄(Ge), 주석(Sn) 중 적어도 2개 이상을 포함하는 이원계 화합물(binary compound), 삼원계 화합물(ternary compound) 또는 이들에 IV족 원소가 도핑된 화합물일 수 있다.
III-V족 화합물 반도체는 예를 들어, III족 원소로 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 중 적어도 하나와 V족 원소인 인(P), 비소(As) 및 안티몬(Sb) 중 하나가 결합되어 형성되는 이원계 화합물, 삼원계 화합물 또는 사원계 화합물 중 하나일 수 있다.
각각의 제1 시트 패턴(NS1)은 원소 반도체 물질인 실리콘 또는 게르마늄, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체 중 하나를 포함할 수 있다. 각각의 제2 시트 패턴(NS2)은 원소 반도체 물질인 실리콘 또는 게르마늄, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체 중 하나를 포함할 수 있다.
각각의 제1 시트 패턴(NS1)은 제1 하부 패턴(BP1)과 동일한 물질을 포함할 수도 있고, 제1 하부 패턴(BP1)과 다른 물질을 포함할 수도 있다. 각각의 제2 시트 패턴(NS2)은 제2 하부 패턴(BP2)과 동일한 물질을 포함할 수도 있고, 제2 하부 패턴(BP2)과 다른 물질을 포함할 수도 있다.
일 예로, 제1 시트 패턴(NS1) 및 제2 시트 패턴(NS2)은 동일한 물질을 포함할 수 있다. 다른 예로, 제1 시트 패턴(NS1)은 제2 시트 패턴(NS2)과 다른 물질을 포함할 수 있다.
몇몇 실시예들에 따른 반도체 장치에서, 제1 하부 패턴(BP1) 및 제2 하부 패턴(BP2)은 실리콘을 포함하는 실리콘 하부 패턴이고, 제1 시트 패턴(NS1) 및 제2 시트 패턴(NS2)은 실리콘을 포함하는 실리콘 시트 패턴일 수 있다.
제1 활성 패턴(AP1)을 예로 들면, 제1 시트 패턴(NS1)의 제2 방향(D2)으로의 폭은 제1 하부 패턴(BP1)의 제2 방향(D2)으로의 폭에 비례하여 커지거나 작아질 수 있다. 예를 들어, 제1 하부 패턴(BP1)의 제2 방향(D2)으로의 폭이 제2 하부 패턴(BP2)의 제2 방향(D2)으로의 폭보다 크면, 제1 시트 패턴(NS1)의 제1 폭(W1)이 제2 시트 패턴(NS2)의 제2 폭(W2)보다 클 수 있다.
필드 절연막(105)은 기판(100) 상에 형성될 수 있다. 필드 절연막(105)은 제1 하부 패턴(BP1)의 측벽과, 제2 하부 패턴(BP2)의 측벽 상에 배치될 수 있다. 필드 절연막(105)은 제1 하부 패턴(BP1)의 측벽과, 제2 하부 패턴(BP2)의 측벽을 덮을 수 있다. 필드 절연막(105)은 제1 하부 패턴(BP1)의 상면 및 제2 하부 패턴(BP2)의 상면 상에 배치되지 않는다.
일 예로, 필드 절연막(105)은 제1 하부 패턴(BP1)의 측벽 및 제2 하부 패턴(BP2)의 측벽을 전체적으로 덮을 수 있다. 도시된 것과 달리, 필드 절연막(105)은 제1 하부 패턴(BP1)의 측벽의 일부를 덮을 수 있다. 필드 절연막(105)은 제2 하부 패턴(BP2)의 측벽의 일부를 덮을 수 있다. 이와 같은 경우, 제1 하부 패턴(BP1)의 일부와, 제2 하부 패턴(BP2)의 일부는 필드 절연막(105)의 상면보다 제3 방향(D3)으로 돌출될 수 있다.
각각의 제1 시트 패턴(NS1)과, 각각의 제2 시트 패턴(NS2)은 필드 절연막(105)의 상면보다 높게 배치된다. 필드 절연막(105)은 예를 들어, 산화막, 질화막, 산질화막 또는 이들의 조합막을 포함할 수 있다. 필드 절연막(105)은 단일막인 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.
복수의 제1 게이트 구조체(GS1)는 기판(100) 상에 배치될 수 있다. 각각의 제1 게이트 구조체(GS1)는 제2 방향(D2)으로 연장될 수 있다. 제1 게이트 구조체(GS1)는 제1 방향(D1)으로 이격되어 배치될 수 있다. 제1 게이트 구조체(GS1)는 서로 간에 제1 방향(D1)으로 인접할 수 있다.
복수의 제2 게이트 구조체(GS2)는 기판(100) 상에 배치될 수 있다. 각각의 제2 게이트 구조체(GS2)는 제2 방향(D2)으로 연장될 수 있다. 제2 게이트 구조체(GS2)는 제1 방향(D1)으로 이격되어 배치될 수 있다. 제2 게이트 구조체(GS2)는 서로 간에 제1 방향(D1)으로 인접할 수 있다.
제1 게이트 구조체(GS1)와 제2 게이트 구조체(GS2)는 서로 다른 방향으로 배치될 수 있다. 예를 들어, 제1 게이트 구조체(GS1)는 제1 방향(D1)으로 연장될 수 있고, 제2 게이트 구조체(GS2)는 제2 방향(D2)으로 연장될 수 있다. 다만, 이하에서 제1 게이트 구조체(GS1) 및 제2 게이트 구조체(GS2)는 제1 방향(D1)으로 연장된 것으로 설명한다.
제1 게이트 구조체(GS1)는 제1 활성 패턴(AP1) 상에 배치될 수 있다. 제1 게이트 구조체(GS1)는 제1 활성 패턴(AP1)과 교차할 수 있다.
제2 게이트 구조체(GS2)는 제2 활성 패턴(AP2) 상에 배치될 수 있다. 제1 게이트 구조체(GS1)는 제2 활성 패턴(AP2)과 교차할 수 있다.
제1 게이트 구조체(GS1)는 제1 하부 패턴(BP1)과 교차할 수 있다. 제1 게이트 구조체(GS1)는 각각의 제1 시트 패턴(NS1)을 감쌀 수 있다. 제1 게이트 구조체(GS1)는 예를 들어, 제1 게이트 전극(120), 제1 게이트 절연막(130), 제1 게이트 스페이서(140) 및 제1 게이트 캡핑막(145)을 포함할 수 있다.
제2 게이트 구조체(GS2)는 제2 하부 패턴(BP2)과 교차할 수 있다. 제2 게이트 구조체(GS2)는 각각의 제2 시트 패턴(NS2)을 감쌀 수 있다. 제2 게이트 구조체(GS2)는 예를 들어, 제2 게이트 전극(220), 제2 게이트 절연막(230), 제2 게이트 스페이서(240) 및 제2 게이트 캡핑막(245)을 포함할 수 있다.
제1 게이트 전극(120)은 제1 도전성 라이너(121)와 제1 도전성 필링막(122)을 포함할 수 있다. 제1 도전성 라이너(121)는 일함수 조절막 일 수 있다. 제2 게이트 전극(220)은 제2 도전성 라이너(221)와 제2 도전성 필링막(222)을 포함할 수 있다. 제2 도전성 라이너(221)는 일함수 조절막 일 수 있다.
제1 게이트 전극(120)의 적층 구조는 제2 게이트 전극(220)과 동일하다. 구체적으로, 제1 도전성 라이너(121) 및 제1 도전성 필링막(122)은 제1 하부 패턴(BP1) 상에 차례로 적층되고, 제2 도전성 라이너(221) 및 제2 도전성 필링막(222)은 제2 하부 패턴(BP2) 상에 차례로 적층된다.
제1 게이트 전극(120)은 제1 하부 패턴(BP1) 상에 형성될 수 있다. 제1 게이트 전극(120)은 제1 하부 패턴(BP1)과 교차할 수 있다. 제1 게이트 전극(120) 각각은 제1 하부 패턴(BP1) 상에 제1 방향(D1)으로 이격되어 배치될 수 있다.
제1 도전성 라이너(121)는 제1 시트 패턴(NS1)을 감쌀 수 있다. 예로 들어, 제1 도전성 라이너(121)의 일부는 인접한 제1 시트 패턴(NS1) 사이와, 제1 하부 패턴(BP1) 및 제1 시트 패턴(NS1) 사이에 배치될 수 있다. 제1 시트 패턴(NS1)이 제3 방향(D3)으로 서로 인접한 제1 서브 시트 패턴 및 제2 서브 시트 패턴을 포함할 때, 제1 도전성 라이너(121)의 일부는 서로 마주보는 제1 서브 시트 패턴의 상면 및 제2 서브 시트 패턴의 하면 사이에 배치될 수 있다. 또한, 제1 도전성 라이너(121)의 일부는 제1 하부 패턴(BP1)의 상면과, 최하부에 배치된 제1 시트 패턴(NS1)의 하면 사이에 배치될 수 있다. 제1 서브 시트 패턴은 최하부에 배치된 제1 시트 패턴(NS1)일 수도 있고, 최하부에 배치된 제1 시트 패턴(NS1)이 아닐 수도 있다.
제1 도전성 필링막(122)은 제1 도전성 라이너(121) 상에 배치될 수 있다. 제1 도전성 필링막(122)은 제1 도전성 라이너(121)가 형성되고 남은 제1 게이트 전극(120)의 영역을 채울 수 있다.
제2 게이트 전극(220)은 제2 하부 패턴(BP2) 상에 형성될 수 있다. 제2 게이트 전극(220)은 제2 하부 패턴(BP2)과 교차할 수 있다. 제2 게이트 전극(220) 각각은 제2 하부 패턴(BP2) 상에 제1 방향(D1)으로 이격되어 배치될 수 있다.
제2 도전성 라이너(221)는 제2 시트 패턴(NS2)을 감쌀 수 있다. 예로 들어, 제2 도전성 라이너(221)의 일부는 인접한 제2 시트 패턴(NS2) 사이와, 제2 하부 패턴(BP2) 및 제2 시트 패턴(NS2) 사이에 배치될 수 있다. 제2 시트 패턴(NS2)이 제3 방향(D3)으로 서로 인접한 제1 서브 시트 패턴 및 제2 서브 시트 패턴을 포함할 때, 제2 도전성 라이너(221)의 일부는 서로 마주보는 제2 서브 시트 패턴의 상면 및 제2 서브 시트 패턴의 하면 사이에 배치될 수 있다. 또한, 제2 도전성 라이너(221)의 일부는 제2 하부 패턴(BP2)의 상면과, 최하부에 배치된 제2 시트 패턴(NS2)의 하면 사이에 배치될 수 있다. 제1 서브 시트 패턴은 최하부에 배치된 제1 시트 패턴(NS1)일 수도 있고, 최하부에 배치된 제2 시트 패턴(NS2)이 아닐 수도 있다.
제2 도전성 필링막(222)은 제2 도전성 라이너(221) 상에 배치될 수 있다. 제2 도전성 필링막(222)은 제2 도전성 라이너(221)가 형성되고 남은 제2 게이트 전극(220)의 영역을 채울 수 있다.
제1 도전성 라이너(121)와 제2 도전성 라이너(221)는 동일 물질로 구성된다. 제1 도전성 라이너(121) 및 제2 도전성 라이너(221)는 각각 예를 들어, 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 티타늄 탄화물(TiC), 탄탈륨 탄화물(TaC), 티타늄 실리콘 질화물(TiSiN), 탄탈륨 실리콘 질화물(TaSiN), 탄탈륨 티타늄 질화물(TaTiN), 티타늄 알루미늄 질화물(TiAlN), 탄탈륨 알루미늄 질화물(TaAlN), 탄탈륨 알루미늄 질화물(TaAlN) 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
제1 도전성 필링막(122)과 제2 도전성 필링막(222)은 동일 물질로 구성된다. 제1 도전성 필링막(122) 및 제2 도전성 필링막(222)은 각각 예를 들어, 텅스텐(W), 알루미늄(Al), 구리(Cu), 코발트(Co), 티타늄(Ti), 탄탈륨(Ta), 니켈(Ni), 백금(Pt), 니켈 백금(Ni-Pt), 니오븀(Nb), 니오븀 질화물(NbN), 니오븀 탄화물(NbC), 몰리브덴(Mo), 몰리브덴 질화물(MoN), 몰리브덴 탄화물(MoC), 텅스텐 탄화물(WC), 로듐(Rh), 팔라듐(Pd), 이리듐(Ir), 오스뮴(Os), 은(Ag), 금(Au), 아연(Zn), 바나듐(V) 및 이들의 조합 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다. 도전성 금속 산화물 및 도전성 금속 산질화물은 상술한 물질이 산화된 형태를 포함할 수 있지만, 이에 제한되는 것은 아니다.
제1 게이트 전극(120)은 이 후에 설명될 제1 소오스/드레인(150)의 양측에 배치될 수 있다. 제1 게이트 구조체(GS1)는 제1 소오스/드레인(150)의 제1 방향(D1)으로 양측에 배치될 수 있다.
일 예로, 제1 소오스/드레인(150)의 양측에 배치된 제1 게이트 전극(120)은 모두 트랜지스터의 게이트로 사용되는 노말 게이트 전극일 수 있다. 다른 예로, 제1 소오스/드레인(150)의 일측에 배치된 제1 게이트 전극(120)은 트랜지스터의 게이트로 사용되지만, 제1 소오스/드레인(150)의 타측에 배치된 제1 게이트 전극(120)은 더미 게이트 전극일 수 있다.
상술한 제1 소오스/드레인(150) 및 제1 게이트 전극(120) 사이의 관계에 대한 설명은 제2 소오스/드레인(250)과 제2 게이트 전극(220) 사이에도 적용될 수 있다.
제1 게이트 절연막(130)은 필드 절연막(105)의 상면, 제1 하부 패턴(BP1)의 상면을 따라 연장될 수 있다. 제1 게이트 절연막(130)은 제1 시트 패턴(NS1)을 감쌀 수 있다. 제1 게이트 절연막(130)은 제1 시트 패턴(NS1)의 둘레를 따라 배치될 수 있다. 제1 게이트 전극(120)은 제1 게이트 절연막(130) 상에 배치된다.
제1 게이트 절연막(130)의 일부는 제3 방향(D3)으로 인접한 제1 시트 패턴(NS1) 사이와, 제1 하부 패턴(BP1) 및 제1 시트 패턴(NS1) 사이에 배치될 수 있다. 제1 시트 패턴(NS1)이 서로 인접한 제1 서브 시트 패턴 및 제2 서브 시트 패턴을 포함할 때, 제1 게이트 절연막(130)의 일부는 서로 마주보는 제1 서브 시트 패턴의 상면 및 제2 서브 시트 패턴의 하면을 따라 연장될 수 있다.
상술한 제1 게이트 절연막(130)과 제1 시트 패턴(NS1) 사이의 관계에 대한 설명은 제2 게이트 절연막(230)과 제2 시트 패턴(NS2) 사이에도 적용될 수 있다.
제1 게이트 절연막(130) 및 제2 게이트 절연막(230) 각각은 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물, 또는 실리콘 산화물보다 유전 상수가 큰 고유전율 물질을 포함할 수 있다. 고유전율 물질은 예를 들어, 보론 질화물(boron nitride), 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 하프늄 알루미늄 산화물(hafnium aluminum oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있다.
몇몇 실시예들에 따른 반도체 장치는 네거티브 커패시터(Negative Capacitor)를 이용한 NC(Negative Capacitance) FET을 포함할 수 있다. 예를 들어, 제1 게이트 절연막(130)은 강유전체 특성을 갖는 강유전체 물질막과, 상유전체 특성을 갖는 상유전체 물질막을 포함할 수 있다.
강유전체 물질막은 음의 커패시턴스를 가질 수 있고, 상유전체 물질막은 양의 커패시턴스를 가질 수 있다. 예를 들어, 두 개 이상의 커패시터가 직렬 연결되고, 각각의 커패시터의 커패시턴스가 양의 값을 가질 경우, 전체 커패시턴스는 각각의 개별 커패시터의 커패시턴스보다 감소하게 된다. 반면, 직렬 연결된 두 개 이상의 커패시터의 커패시턴스 중 적어도 하나가 음의 값을 가질 경우, 전체 커패시턴스는 양의 값을 가지면서 각각의 개별 커패시턴스의 절대값보다 클 수 있다.
음의 커패시턴스를 갖는 강유전체 물질막과, 양의 커패시턴스를 갖는 상유전체 물질막이 직렬로 연결될 경우, 직렬로 연결된 강유전체 물질막 및 상유전체 물질막의 전체적인 커패시턴스 값은 증가할 수 있다. 전체적인 커패시턴스 값이 증가하는 것을 이용하여, 강유전체 물질막을 포함하는 트랜지스터는 상온에서 60 mV/decade 미만의 문턱 전압이하 스윙(subthreshold swing(SS))을 가질 수 있다.
강유전체 물질막은 강유전체 특성을 가질 수 있다. 강유전체 물질막은 예를 들어, 하프늄 산화물(hafnium oxide), 하프늄 지르코늄 산화물(hafnium zirconium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide) 및 납 지르코늄 티타늄 산화물(lead zirconium titanium oxide) 중 적어도 하나를 포함할 수 있다. 여기에서, 일 예로, 하프늄 지르코늄 산화물(hafnium zirconium oxide)은 하프늄 산화물(hafnium oxide)에 지르코늄(Zr)이 도핑된 물질일 수 있다. 다른 예로, 하프늄 지르코늄 산화물(hafnium zirconium oxide)은 하프늄(Hf)과 지르코늄(Zr)과 산소(O)의 화합물일 수도 있다.
강유전체 물질막은 도핑된 도펀트를 더 포함할 수 있다. 예를 들어, 도펀트는 알루미늄(Al), 티타늄(Ti), 니오븀(Nb), 란타넘(La), 이트륨(Y), 마그네슘(Mg), 실리콘(Si), 칼슘(Ca), 세륨(Ce), 디스프로슘(Dy), 어븀(Er), 가돌리늄(Gd), 게르마늄(Ge), 스칸듐(Sc), 스트론튬(Sr) 및 주석(Sn) 중 적어도 하나를 포함할 수 있다. 강유전체 물질막이 어떤 강유전체 물질을 포함하냐에 따라, 강유전체 물질막에 포함된 도펀트의 종류는 달라질 수 있다.
강유전체 물질막이 하프늄 산화물을 포함할 경우, 강유전체 물질막에 포함된 도펀트는 예를 들어, 가돌리늄(Gd), 실리콘(Si), 지르코늄(Zr), 알루미늄(Al) 및 이트륨(Y) 중 적어도 하나를 포함할 수 있다.
도펀트가 알루미늄(Al)일 경우, 강유전체 물질막은 3 내지 8 at%(atomic %)의 알루미늄을 포함할 수 있다. 여기에서, 도펀트의 비율은 하프늄 및 알루미늄의 합에 대한 알루미늄의 비율일 수 있다.
도펀트가 실리콘(Si)일 경우, 강유전체 물질막은 2 내지 10 at%의 실리콘을 포함할 수 있다. 도펀트가 이트륨(Y)일 경우, 강유전체 물질막은 2 내지 10 at%의 이트륨을 포함할 수 있다. 도펀트가 가돌리늄(Gd)일 경우, 강유전체 물질막은 1 내지 7 at%의 가돌리늄을 포함할 수 있다. 도펀트가 지르코늄(Zr)일 경우, 강유전체 물질막은 50 내지 80 at%의 지르코늄을 포함할 수 있다.
상유전체 물질막은 상유전체 특성을 가질 수 있다. 상유전체 물질막은 예를 들어, 실리콘 산화물(silicon oxide) 및 고유전율을 갖는 금속 산화물 중 적어도 하나를 포함할 수 있다. 상유전체 물질막에 포함된 금속 산화물은 예를 들어, 하프늄 산화물(hafnium oxide), 지르코늄 산화물(zirconium oxide) 및 알루미늄 산화물(aluminum oxide) 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다.
강유전체 물질막 및 상유전체 물질막은 동일한 물질을 포함할 수 있다. 강유전체 물질막은 강유전체 특성을 갖지만, 상유전체 물질막은 강유전체 특성을 갖지 않을 수 있다. 예를 들어, 강유전체 물질막 및 상유전체 물질막이 하프늄 산화물을 포함할 경우, 강유전체 물질막에 포함된 하프늄 산화물의 결정 구조는 상유전체 물질막에 포함된 하프늄 산화물의 결정 구조와 다르다.
강유전체 물질막은 강유전체 특성을 갖는 두께를 가질 수 있다. 강유전체 물질막의 두께는 예를 들어, 0.5 내지 10nm 일 수 있지만, 이에 제한되는 것은 아니다. 각각의 강유전체 물질마다 강유전체 특성을 나타내는 임계 두께가 달라질 수 있으므로, 강유전체 물질막의 두께는 강유전체 물질에 따라 달라질 수 있다.
일 예로, 제1 게이트 절연막(130)은 하나의 강유전체 물질막을 포함할 수 있다. 다른 예로, 제1 게이트 절연막(130)은 서로 간에 이격된 복수의 강유전체 물질막을 포함할 수 있다. 제1 게이트 절연막(130)은 복수의 강유전체 물질막과, 복수의 상유전체 물질막이 교대로 적층된 적층막 구조를 가질 수 있다.
제1 게이트 캡핑막(145)은 제1 게이트 구조체(GS1) 상에 배치될 수 있다. 제1 게이트 캡핑막(145)은 제1 게이트 구조체(GS1)의 상면을 따라 연장될 수 있다.
제2 게이트 캡핑막(245)은 제2 게이트 구조체(GS2) 상에 배치될 수 있다. 제2 게이트 캡핑막(245)은 제2 게이트 구조체(GS2)의 상면을 따라 연장될 수 있다.
제1 게이트 캡핑막(145) 및 제2 게이트 캡핑막(245) 각각은 예를 들어, 실리콘 산화물(SiO2), 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 탄질화물(SiCN), 실리콘 산탄질화물(SiOCN), 실리콘 산탄화물(SiOC) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
제1 게이트 스페이서(140)는 제1 게이트 캡핑막(145)의 측벽 상에 배치될 수 있다. 제2 게이트 스페이서(240)는 제2 게이트 캡핑막(245)의 측벽 상에 배치될 수 있다. 제2 게이트 스페이서(240)에 관한 설명은 제1 게이트 스페이서(140)에 관한 설명과 유사할 수 있으므로, 이하에서 제1 게이트 스페이서(140)에 대해 설명한다. 제1 게이트 스페이서(140)는 제1 게이트 캡핑막(145)의 측벽을 따라 연장될 수 있다.
제1 게이트 구조체(GS1)가 필드 절연막(105)과 중첩되는 부분에서, 제1 게이트 스페이서(140)는 제1 게이트 구조체(GS1)의 측벽 상에 배치될 수 있다. 몇몇 실시예들에 따른 반도체 장치에서, 제1 게이트 스페이서(140)는 제1 하부 패턴(BP1) 및 제1 시트 패턴(NS1) 사이와, 제3 방향(D3)으로 인접하는 제1 시트 패턴(NS1) 사이에 배치되지 않을 수 있다.
제1 게이트 스페이서(140)는 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN), 실리콘 붕소질화물(SiBN), 실리콘 산붕소질화물(SiOBN), 실리콘 산탄화물(SiOC) 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 제1 게이트 스페이서(140)는 단일막인 것으로 도시되었지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.
제1 소오스/드레인(150)은 제1 활성 패턴(AP1) 상에 배치될 수 있다. 제2 소오스/드레인(250)은 제2 활성 패턴(AP2) 상에 배치될 수 있다. 제2 소오스/드레인(250)에 관한 설명은 제1 소오스/드레인(150)에 관한 설명과 유사할 수 있으므로, 이하에서 제1 소오스/드레인(150)에 대해 설명한다.
제1 소오스/드레인(150)은 제1 하부 패턴(BP1) 상에 배치될 수 있다. 제1 소오스/드레인(150)은 제1 시트 패턴(NS1)과 연결된다. 제1 소오스/드레인(150)은 제1 시트 패턴(NS1)과 접촉한다. 제1 소오스/드레인(150)은 제1 방향(D1)으로 이격된 제1 시트 패턴(NS1)을 연결할 수 있다.
제1 소오스/드레인(150)은 제1 게이트 구조체(GS1)의 적어도 일측에 배치될 수 있다. 제1 소오스/드레인(150)은 제1 방향(D1)으로 인접하는 제1 게이트 구조체(GS1) 사이에 배치될 수 있다. 예를 들어, 제1 소오스/드레인(150)은 제1 게이트 구조체(GS1)의 양측에 배치될 수 있다. 도시된 것과 달리, 제1 소오스/드레인(150)은 제1 게이트 구조체(GS1)의 일측에 배치되고, 제1 게이트 구조체(GS1)의 타측에는 배치되지 않을 수 있다.
제1 소오스/드레인(150)은 제1 소오스/드레인 리세스(150R) 내에 배치될 수 있다. 제1 소오스/드레인 리세스(150R)는 제3 방향(D3)으로 연장된다. 제1 소오스/드레인 리세스(150R)는 제1 방향(D1)으로 인접한 제1 게이트 구조체(GS1) 사이에 정의될 수 있다.
예를 들어, 제1 소오스/드레인 리세스(150R)의 바닥면은 제1 하부 패턴(BP1)에 의해 정의될 수 있다. 제1 소오스/드레인 리세스(150R)의 측벽은 제1 시트 패턴(NS1)에 의해 정의될 수 있다. 제1 소오스/드레인 리세스(150R)의 측벽의 일부는 최상부에 배치된 제1 시트 패턴(NS1)과 게이트 구조체(GS)에 의해 정의될 수 있다.
제1 소오스/드레인(150)은 제1 소오스/드레인 리세스(150R) 내에 배치될 수 있다. 제1 소오스/드레인(150)은 제1 소오스/드레인 리세스(150R)를 채울 수 있다.
제1 소오스/드레인(150)은 제1 시트 패턴(NS1) 및 제1 하부 패턴(BP1)과 접촉할 수 있다.
제1 소오스/드레인(150)은 에피택셜 패턴을 포함할 수 있다. 제1 소오스/드레인(150)은 반도체 물질을 포함한다.
제1 소오스/드레인(150)은 예를 들어, 원소 반도체 물질인 실리콘 또는 게르마늄을 포함할 수 있다. 또한, 제1 소오스/드레인(150)은 예를 들어, 탄소(C), 규소(Si), 게르마늄(Ge), 주석(Sn) 중 적어도 2개 이상을 포함하는 이원계 화합물(binary compound), 삼원계 화합물(ternary compound) 또는 이들에 IV족 원소가 도핑된 화합물을 포함할 수 있다. 예를 들어, 제1 소오스/드레인(150)은 실리콘, 실리콘-게르마늄, 게르마늄, 실리콘 카바이드 등을 포함할 수 있지만, 이에 제한되는 것은 아니다.
제1 소오스/드레인(150)은 반도체 물질에 도핑된 불순물을 포함할 수 있다. 예를 들어, 제1 소오스/드레인(150)은 P형 불순물을 포함할 수 있다. P형 불순물은 붕소(B), 알루미늄(Al) 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다. 다른 예로, 제1 소오스/드레인(150)은 N형 불순물을 포함할 수 있다. N형 불순물은 인(P) 비소(As), 안티몬(Sb), 비스무트(Bi) 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다.
제1 소오스/드레인(150)은 단일막인 것으로 도시되었지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.
제1 식각 정지막(185)은 제1 게이트 스페이서(140)의 외측벽과, 필드 절연막(105)의 상면과, 제1 소오스/드레인(150)의 프로파일을 따라 연장될 수 있다.
제1 식각 정지막(185)은 이 후에 설명될 제1 층간 절연막(190)에 대해 식각 선택비를 갖는 물질을 포함할 수 있다. 제1 식각 정지막(185)은 예를 들어, 실리콘 질화물(SiN), 실리콘 산화물(SiO2), 실리콘 산질화물(SiON), 실리콘 산탄질화물(SiOCN), 실리콘 붕소질화물(SiBN), 실리콘 산붕소질화물(SiOBN), 실리콘 산탄화물(SiOC) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
제1 층간 절연막(190)은 제1 식각 정지막(185) 상에 배치될 수 있다. 제1 층간 절연막(190)은 제1 소오스/드레인(150) 상에 배치될 수 있다. 제1 층간 절연막(190)은 제1 게이트 캡핑막(145)의 상면 및 제1 게이트 스페이서(140)의 상면을 덮지 않을 수 있다. 예를 들어, 제1 층간 절연막(190)의 상면은 제1 게이트 캡핑막(145)의 상면 및 제1 게이트 스페이서(!40)의 상면과 동일 평면에 놓일 수 있다.
제1 층간 절연막(190)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 저유전율 물질 중 적어도 하나를 포함할 수 있다. 저유전율 물질은 예를 들어, Fluorinated TetraEthylOrthoSilicate (FTEOS), Hydrogen SilsesQuioxane (HSQ), Bis-benzoCycloButene (BCB), TetraMethylOrthoSilicate (TMOS), OctaMethyleyCloTetraSiloxane (OMCTS), HexaMethylDiSiloxane (HMDS), TriMethylSilyl Borate (TMSB), DiAcetoxyDitertiaryButoSiloxane (DADBS), TriMethylSilil Phosphate (TMSP), PolyTetraFluoroEthylene (PTFE), TOSZ(Tonen SilaZen), FSG(Fluoride Silicate Glass), polypropylene oxide와 같은 polyimide nanofoams, CDO(Carbon Doped silicon Oxide), OSG(Organo Silicate Glass), SiLK, Amorphous Fluorinated Carbon, silica aerogels, silica xerogels, mesoporous silica 또는 이들의 조합을 포함할 수 있지만, 이에 제한되는 것은 아니다.
제1 식각 정지막(185) 및 제1 층간 절연막(190)에 대한 설명은 제2 식각 정지막(285) 및 제2 층간 절연막(290)에 관한 설명과 유사할 수 있다.
도 6 및 도 7은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 예시적인 도면들이다. 도 6은 도 1의 A - A를 따라 절단한 단면도 일 수 있다. 도 7은 도 1의 B - B를 따라 절단한 단면도 일 수 있다. 설명의 편의상 도 1 내지 도 5를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 6 및 도 7을 참조하면, 제1 게이트 절연막(130)은 제1 계면 절연막(131)과, 제1 고유전율 절연막(132)을 포함할 수 있다. 제1 고유전율 절연막(132)은 제1 계면 절연막(131)과, 제1 게이트 전극(120) 사이에 배치될 수 있다.
제1 계면 절연막(131)은 제1 하부 패턴(BP1)의 상면을 따라 연장될 수 있다. 제1 계면 절연막(131)은 제1 소오스/드레인(150)을 따라 연장될 수 있다. 제1 계면 절연막(131)은 제1 시트 패턴(NS1)의 둘레를 따라 배치될 수 있다. 제1 계면 절연막(131)은 제1 게이트 스페이서(140)의 측벽을 따라 연장되지 않을 수 있다. 제1 계면 절연막(131)은 제1 하부 패턴(BP1), 제1 소오스/드레인(150) 및 제1 시트 패턴(NS1)과 직접 접촉할 수 있다.
제1 고유전율 절연막(132)은 필드 절연막(105)의 상면, 제1 하부 패턴(BP1)의 상면을 따라 연장될 수 있다. 제1 고유전율 절연막(132)은 제1 소오스/드레인(150)을 따라 연장될 수 있다. 제1 고유전율 절연막(132)은 제1 시트 패턴(NS1)의 둘레를 따라 배치될 수 있다. 제1 고유전율 절연막(132)은 제1 게이트 스페이서(140)의 측벽을 따라 연장될 수 있다.
제2 게이트 절연막(230)은 제2 계면 절연막(231)과, 제2 고유전율 절연막(232)을 포함할 수 있다. 제2 고유전율 절연막(232)은 제2 계면 절연막(231)과, 제2 게이트 전극(220) 사이에 배치될 수 있다.
제2 계면 절연막(231)은 제2 하부 패턴(BP2)의 상면을 따라 연장될 수 있다. 제2 계면 절연막(231)은 제2 소오스/드레인(250)을 따라 연장될 수 있다. 제2 계면 절연막(231)은 제2 시트 패턴(NS2)의 둘레를 따라 배치될 수 있다. 제2 계면 절연막(231)은 제2 게이트 스페이서(240)의 측벽을 따라 연장되지 않을 수 있다. 제2 계면 절연막(231)은 제2 하부 패턴(BP2), 제2 소오스/드레인(250) 및 제2 시트 패턴(NS2)과 직접 접촉할 수 있다.
제2 고유전율 절연막(232)은 필드 절연막(105)의 상면, 제2 하부 패턴(BP2)의 상면을 따라 연장될 수 있다. 제2 고유전율 절연막(232)은 제2 소오스/드레인(250)을 따라 연장될 수 있다. 제2 고유전율 절연막(232)은 제2 시트 패턴(NS2)의 둘레를 따라 배치될 수 있다. 제2 고유전율 절연막(232)은 제2 게이트 스페이서(240)의 측벽을 따라 연장될 수 있다.
제1 계면 절연막(131) 및 제2 계면 절연막(231) 각각은 실리콘 산화물, 실리콘-게르마늄 산화물, 게르마늄 산화물 중 적어도 하나를 포함할 수 있다. 제1 계면 절연막(131) 및 제2 계면 절연막(231) 각각은 붕소(B), 인(P), 탄소(C), 비소(As), 안티몬(Sb) 및 비스무트(Bi) 중 적어도 하나를 더 포함할 수 있다.
제1 고유전율 절연막(132) 및 제2 고유전율 절연막(232) 각각은 예를 들어, 보론 질화물(boron nitride), 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 하프늄 알루미늄 산화물(hafnium aluminum oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있다.
도 8 및 도 9는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다. 도 8은 도 1의 A - A를 따라 절단한 단면도 일 수 있다. 도 9는 도 1의 C - C를 따라 절단한 단면도 일 수 있다. 설명의 편의상 도 1 내지 도 5를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 1, 도 8 및 도 9를 참조하면, 몇몇 실시예들에 따른 반도체 장치에서, 제1 트랜지스터(TR1)는 복수의 제1 내측 스페이서(142)를 더 포함할 수 있다. 제2 트랜지스터(TR2)는 복수의 제2 내측 스페이서(242)를 더 포함할 수 있다.
제1 내측 스페이서(142)는 제3 방향(D3)으로 인접한 제1 시트 패턴(NS1) 사이와, 제1 하부 패턴(BP1) 및 제1 시트 패턴(NS1) 사이에 배치될 수 있다. 제1 내측 스페이서(142)는 제1 하부 패턴(BP1)의 상면 및 제1 최하부 시트 패턴(NS1)의 하면 사이와, 제3 방향(D3)으로 마주보는 제1 시트 패턴(NS1)의 상면 및 제1 시트 패턴(NS1)의 하면 사이에 배치될 수 있다.
복수의 제1 내측 스페이서(142)는 제1 하부 패턴(BP1)의 상면, 제1 시트 패턴(NS1)의 상면 및 제1 시트 패턴(NS1)의 하면과 접촉할 수 있다. 복수의 제1 내측 스페이서(142)는 제1 게이트 구조체(GS1)와 제1 소오스/드레인(150) 사이에 배치될 수 있다.
제1 내측 스페이서(142)가 배치되므로, 제1 게이트 구조체(GS1)는 제1 소오스/드레인(150)과 접촉하지 않는다.
제2 내측 스페이서(242)는 제3 방향(D3)으로 인접한 제2 시트 패턴(NS2) 사이와, 제2 하부 패턴(BP2) 및 제2 시트 패턴(NS2) 사이에 배치될 수 있다. 제2 내측 스페이서(242)는 제2 하부 패턴(BP2)의 상면 및 제1 최하부 시트 패턴(NS2)의 하면 사이와, 제3 방향(D3)으로 마주보는 제2 시트 패턴(NS2)의 상면 및 제2 시트 패턴(NS2)의 하면 사이에 배치될 수 있다.
복수의 제2 내측 스페이서(242)는 제2 하부 패턴(BP2)의 상면, 제2 시트 패턴(NS2)의 상면 및 제2 시트 패턴(NS2)의 하면과 접촉할 수 있다. 복수의 제2 내측 스페이서(242)는 제2 게이트 구조체(GS2)와 제1 소오스/드레인(250) 사이에 배치될 수 있다.
제2 내측 스페이서(242)가 배치되므로, 제2 게이트 구조체(GS2)는 제2 소오스/드레인(250)과 접촉하지 않는다.
제1 내측 스페이서(142) 및 제2 내측 스페이서(242) 각각은 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN), 실리콘 붕소질화물(SiBN), 실리콘 산붕소질화물(SiOBN), 실리콘 산탄화물(SiOC) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
도 10은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 예시적인 평면도이다. 도 11은 도 10의 A - A를 따라 절단한 단면도이다. 도 12는 도 10의 C - C를 따라 절단한 단면도이다. 설명의 편의상 도 1 내지 도 5를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 10 내지 도 12를 참조하면, 제1 게이트 전극(120)은 제1 방향(D1)으로 제1 길이(L1)를 갖는다. 제1 길이(L1)는 제1 하부 패턴(BP1)과 제1 시트 패턴(NS1) 사이 또는 인접하는 제1 시트 패턴(NS1) 사이에 배치되는 제1 게이트 전극(120)의 제1 방향(D1)으로 길이 일 수 있다.
제2 게이트 전극(220)은 제1 방향(D1)으로 제2 길이(L2)를 갖는다. 제2 길이(L2)는 제2 하부 패턴(BP2)과 제2 시트 패턴(NS2) 사이 또는 인접하는 제2 시트 패턴(NS2) 사이에 배치되는 제2 게이트 전극(220)의 제1 방향(D1)으로 길이 일 수 있다.
제1 게이트 전극(120)의 제1 길이(L1)는 제2 게이트 전극(220)의 제2 길이(L2)와 다를 수 있다. 몇몇 실시예에 따른 반도체 장치에서, 제1 길이(L1)는 제2 길이(L2) 보다 클 수 있다.
몇몇 실시예에 따른 반도체 장치에서, 제1 게이트 전극(120)의 제1 길이(L1)가 제2 게이트 전극(220)의 제2 길이(L2)보다 크고, 제1 시트 패턴(NS1)의 제1 폭(W1)이 제2 폭(W2) 보다 클 수 있다. 이 경우, 제1 트랜지스터(TR1)의 제1 문턱 전압은 제2 트랜지스터(TR2)의 문턱 전압보다 크다.
몇몇 실시예에 따른 반도체 장치에서, 제1 게이트 전극(120)의 제1 길이(L1)가 제2 게이트 전극(220)의 제2 길이(L2)보다 크고, 제1 시트 패턴(NS1)의 제1 폭(W1)이 제2 폭(W2) 보다 작을 수 있다. 이 경우, 제1 트랜지스터(TR1)의 제1 문턱 전압은 제2 트랜지스터(TR2)의 문턱 전압보다 작을 수 있다. 다만, 이는 예시적인 것일 뿐이며, 제1 트랜지스터(TR1)의 제1 문턱 전압은 제2 트랜지스터(TR2)의 문턱 전압보다 클 수도 있다.
도 13 내지 도 22는 몇몇 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다. 도 14는 도 13의 A - A를 따라 절단한 단면도이고, 도 16 및 도 17은 도 15의 A - A 및 B - B를 따라 절단한 단면도들이다 도 18 내지 도 22는 도 15 내지 도 17 이후에 진행되는 제조 공정이다. 참고적으로 도 18 내지 도 22는 도 15의 A - A를 따라 절단한 단면도들이다.
도 13 및 도 14를 참고하면, 기판(100) 상에, 적층막 구조체(U_ST)가 형성될 수 있다.
적층막 구조체(U_ST)는 복수의 희생막(SC_L) 및 복수의 액티브막(ACT_L)을 포함할 수 있다. 복수의 희생막(SC_L) 및 복수의 액티브막(ACT_L)은 서로 교대로 적층될 수 있다.
적층막 구조체(U_ST)의 최하부막은 희생막(SC_L) 일 수 있다. 적층막 구조체(U_ST)의 최상부막은 액티브막(ACT_L) 일 수 있다.
예를 들어, 희생막(SC_L)은 실리콘-게르마늄막을 포함할 수 있다. 액티브막(ACT_L)은 실리콘막을 포함할 수 있다.
이어서, 게이트 식각 정지막(125L)은 적층막 구조체(U_ST) 상에 형성될 수 있다.
도 15 내지 도 17을 참고하면, 게이트 식각 정지막(125L) 및 적층막 구조체(U_ST)를 패터닝하여, 제1 하부 패턴(BP1), 제2 하부 패턴(BP2), 제1 상부 패턴 구조체(U_AP1) 및 제2 상부 패턴 구조체(U_AP2)가 형성될 수 있다.
제1 상부 패턴 구조체(U_AP1) 및 제2 상부 패턴 구조체(U_AP2)가 형성되는 동안, 기판(100)의 일부가 식각되어, 제1 하부 패턴(BP1) 및 제2 하부 패턴(BP2)이 형성될 수 있다. 제1 상부 패턴 구조체(U_AP1) 및 제2 상부 패턴 구조체(U_AP2)는 제1 하부 패턴(BP1) 및 제2 하부 패턴(BP2) 상에 형성된다. 제1 상부 패턴 구조체(U_AP1) 및 제2 상부 패턴 구조체(U_AP2)는 제1 방향(D1)으로 연장될 수 있다.
이어서, 필드 절연막(105)은 기판(100) 상에 형성될 수 있다. 필드 절연막(105)은 제1 하부 패턴(BP1)의 측벽 및 제2 하부 패턴(BP2)의 측벽을 덮을 수 있다.
이하에서, 제1 패턴 구조체(U_AP1) 상에 진행되는 제조 방법에 대하여 설명하지만, 제2 패턴 구조체(U_AP2) 상에 제조 방법도 같이 진행된다. 제2 패턴 구조체(U_AP2) 상의 제조 방법은 제1 패턴 구조체(U_AP1) 상의 제조 방법과 유사할 수 있다.
도 18을 참고하면, 제1 패턴 구조체(U_AP1) 상에, 더미 게이트 절연막(130P), 더미 게이트 전극(120P), 더미 게이트 캡핑막(120_HM) 및 더미 게이트 캡핑막(140P)이 형성될 수 있다. 도시되지는 않았지만, 제2 패턴 구조체(U_AP2) 상에, 더미 게이트 절연막(130P), 더미 게이트 전극(120P), 더미 게이트 캡핑막(120_HM) 및 더미 게이트 캡핑막(140P)이 형성될 수 있다.
더미 게이트 전극(120P)은 제2 방향(도 18의 D2)으로 길게 연장될 수 있다.
더미 게이트 절연막(130P)은 예를 들어, 실리콘 산화물을 포함할 수 있지만, 이에 제한되는 것은 아니다. 더미 게이트 전극(120P)은 예를 들어, 폴리 실리콘을 포함할 수 있지만, 이에 제한되는 것은 아니다. 더미 게이트 캡핑막(120_HM)은 예를 들어, 실리콘 질화물을 포함할 수 있지만, 이에 제한되는 것은 아니다.
이어서, 더미 게이트 전극(120p)의 측벽 상에, 프리(pre) 게이트 스페이서(140P)가 형성될 수 있다.
도 19을 참고하면, 더미 게이트 전극(120p)을 마스크로 이용하여, 제1 상부 패턴 구조체(U_AP1) 내에 소오스/드레인 리세스(150R)가 형성될 수 있다. 도시되지는 않았지만, 제2 상부 패턴 구조체(U_AP2) 내에 소오스/드레인 리세스(150R)가 형성될 수 있다.
소오스/드레인 리세스(150R)의 일부는 제1 하부 패턴(BP1) 및 제2 하부 패턴(BP2) 내에 형성될 수 있다.
도 20을 참고하면, 제1 하부 패턴(BP1) 상의 소오스/드레인 리세스(150R) 내에 제1 소오스/드레인(150)이 형성될 수 있다. 제2 하부 패턴(BP2) 상의 소오스/드레인 리세스(150R) 내에 제2 소오스/드레인(250)이 형성될 수 있다.
제1 소오스/드레인(150)은 제1 하부 패턴(BP1) 상에 형성될 수 있다. 제1 소오스/드레인(150)은 희생막 (SC_L) 및 액티브막(ACT_L)과 직접 접촉할 수 있다. 제2 소오스/드레인(250)은 제2 하부 패턴(BP2) 상에 형성될 수 있다. 제2 소오스/드레인(250)은 희생막 (SC_L) 및 액티브막(ACT_L)과 직접 접촉할 수 있다.
도 21을 참고하면, 제1 소오스/드레인(150) 상에 제1 식각 정지막(185) 및 제1 층간 절연막(190)이 순차적으로 형성된다.
이어서, 제1 층간 절연막(190)의 일부와, 제1 식각 정지막(185)의 일부와, 더미 게이트 캡핑막(120_HM)을 제거하여, 더미 게이트 전극(120p)의 상면을 노출시킨다. 더미 게이트 전극(120p)의 상면이 노출되는 동안, 제1 게이트 스페이서(140)가 형성될 수 있다.
도 22를 참고하면, 더미 게이트 절연막(130p), 더미 게이트 전극(120p)을 제거하여, 제1 게이트 스페이서(140) 사이의 제1 상부 패턴 구조체(U_AP1)가 노출될 수 있다.
이어서, 희생막(SC_L)을 제거하여, 제1 시트 패턴(NS1) 및 제2 시트 패턴(NS2)이 형성될 수 있다. 이를 통해, 제1 게이트 스페이서(140) 사이에, 게이트 트렌치(120t)가 형성된다.
또한, 제1 하부 패턴(BP1) 및 제1 시트 패턴(NS1)을 포함하는 제1 활성 패턴(AP1)이 형성된다. 제2 하부 패턴(BP2) 및 제2 시트 패턴(NS2)을 포함하는 제2 활성 패턴(AP2)이 형성된다.
제1 시트 패턴(NS1)의 제2 방향(D2)의 폭은 제2 시트 패턴(NS2)의 제2 방향(D2)의 폭보다 크다.
몇몇 실시예에 따른 반도체 장치 제조 방법에서, 더미 게이트 전극(120p)은 제1 상부 패턴 구조체(U_AP1) 상에 형성되는 제1 더미 게이트 전극과, 제2 상부 패턴 구조체(U_AP2) 상에 형성되는 제2 더미 게이트 전극을 포함할 수 있다.
제1 더미 게이트 전극의 제1 방향(D1)의 길이는 제2 더미 게이트 전극의 제1 방향(D1)의 길이보다 클 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 105: 필드 절연막
120: 제1 게이트 전극 121: 제1 도전성 라이너
122: 제1 도전성 필링막 130: 제1 게이트 절연막
140: 제1 게이트 스페이서 150: 제1 소오스/드레인
220: 제2 게이트 전극 221: 제2 도전성 라이너
222: 제2 도전성 필링막 230: 제2 게이트 절연막
240: 제2 게이트 스페이서 250: 제2 소오스/드레인
AP1: 제1 활성 패턴 AP2: 제2 활성 패턴
BP1: 제1 하부 패턴 BP2: 제2 하부패턴
NS1: 제1 시트 패턴 NS2: 제2 시트 패턴
GS1: 제1 게이트 구조체 GS2: 제2 게이트 구조체

Claims (10)

  1. 제1 영역에 배치된 제1 트랜지스터; 및
    제2 영역에 배치된 제2 트랜지스터를 포함하고,
    상기 제1 트랜지스터는
    제1 방향으로 연장된 제1 하부 패턴과, 상기 제1 하부 패턴과 상기 제1 방향과 수직인 제2 방향으로 이격된 복수의 제1 시트 패턴을 포함하는 제1 활성 패턴과,
    상기 제1 하부 패턴 상에 상기 제1 방향으로 이격되고, 제1 게이트 전극 및 제1 게이트 절연막을 포함하는 복수의 제1 게이트 구조체와,
    인접하는 상기 제1 게이트 구조체 사이에 배치된 제1 소오스/드레인을 포함하고,
    상기 제2 트랜지스터는
    상기 제1 방향으로 연장된 제2 하부 패턴과, 상기 제2 하부 패턴과 상기 제2 방향으로 이격된 복수의 제2 시트 패턴을 포함하는 제2 활성 패턴과,
    상기 제2 하부 패턴 상에 상기 제1 방향으로 이격되고, 제2 게이트 전극 및 제2 게이트 절연막을 포함하는 복수의 제2 게이트 구조체와,
    인접하는 상기 제2 게이트 구조체 사이에 배치된 제2 소오스/드레인을 포함하고,
    상기 제1 게이트 전극은 상기 제1 시트 패턴을 감싸는 제1 도전성 라이너와, 상기 제1 도전성 라이너 상의 제1 도전성 필링막을 포함하고,
    상기 제2 게이트 전극은 상기 제2 시트 패턴을 감싸고 제2 도전성 라이너와, 상기 제2 도전성 라이너 상에 제2 도전성 필링막을 포함하고,
    상기 제1 게이트 전극의 적층 구조는 상기 제2 게이트 전극의 적층 구조와 동일하고,
    상기 제1 도전성 라이너는 상기 제2 도전성 라이너와 동일한 물질로 구성되고,
    상기 제1 도전성 필링막은 상기 제2 도전성 필링막과 동일한 물질로 구성되고,
    상기 제1 소오스/드레인에 포함된 불순물의 도전형은 상기 제2 소오스/드레인에 포함된 불순물의 도전형과 동일하고,
    상기 제1 트랜지스터는 제1 문턱 전압을 갖고,
    상기 제2 트랜지스터는 상기 제1 문턱 전압과 다른 제2 문턱 전압을 갖고,
    상기 복수의 제1 시트 패턴은 상기 제2 방향으로 제1 폭을 갖고,
    상기 복수의 제2 시트 패턴은 상기 제2 방향으로 상기 제1 폭과 다른 제2 폭을 갖는, 반도체 장치.
  2. 제1 항에 있어서,
    상기 제1 폭은 상기 제2 폭보다 큰, 반도체 장치.
  3. 제2 항에 있어서,
    상기 제1 문턱 전압은 상기 제2 문턱 전압 보다 큰, 반도체 장치.
  4. 제1 항에 있어서,
    상기 제1 게이트 구조체는 상기 제1 하부 패턴 및 상기 제1 시트 패턴 사이와, 인접하는 상기 제1 시트 패턴 사이에 배치되는 복수의 제1 인터 게이트 구조체를 포함하고,
    상기 제2 게이트 구조체는 상기 제2 하부 패턴 및 상기 제2 시트 패턴 사이와, 인접하는 상기 제2 시트 패턴 사이에 배치되는 복수의 제2 인터 게이트 구조체를 포함하는, 반도체 장치.
  5. 제1 항에 있어서,
    상기 제1 게이트 전극은 상기 제1 방향으로 제1 길이를 갖고,
    상기 제2 게이트 전극은 상기 제1 방향으로 상기 제1 길이와 다른 제2 길이를 갖는, 반도체 장치.
  6. 제5 항에 있어서,
    상기 제1 길이는 상기 제2 길이보다 큰, 반도체 장치.
  7. 제6 항에 있어서,
    상기 제1 폭은 상기 제2 폭보다 크고,
    상기 제1 문턱 전압은 상기 제2 문턱 전압 보다 큰, 반도체 장치.
  8. 제6 항에 있어서,
    상기 제1 폭은 상기 제2 폭보다 작고,
    상기 제1 문턱 전압은 상기 제2 문턱 전압 보다 작은, 반도체 장치.
  9. 기판 상에, 복수의 희생막 및 복수의 액티브막이 교대로 적층된 적층막 구조체를 형성하고,
    상기 적층막 구조체를 패터닝하여, 제1 방향으로 연장된 제1 및 제2 하부 패턴을 형성하고,
    상기 제1 하부 패턴 상에 제1 상부 패턴 구조체와, 상기 제2 하부 패턴 상에 제2 상부 패턴 구조체를 형성하고,
    상기 제1 상부 패턴 구조체 및 상기 제2 상부 패턴 구조체 상에, 더미 게이트 전극을 포함하는 더미 게이트 구조체를 각각 형성하고,
    상기 더미 게이트 구조체를 마스크로 이용하여, 상기 제1 상부 패턴 구조체 및 상기 제2 상부 패턴 구조체 내에 소오스/드레인 리세스를 각각 형성하고,
    상기 소오스/드레인 리세스 내에 소오스/드레인을 형성한 후,
    상기 제1 및 제2 더미 게이트 전극 및 상기 복수의 희생막을 제거하여, 상기 제1 하부 패턴 상에 제1 시트 패턴과 상기 제2 하부 패턴 상에 제2 시트 패턴을 형성하되,
    상기 제1 시트 패턴은 상기 제1 방향과 수직인 제2 방향으로의 제1 폭을 갖고,
    상기 제2 시트 패턴은 상기 제2 방향으로 상기 제1 폭보다 작은 제2 폭을 갖는, 반도체 장치 제조 방법.
  10. 제9 항에 있어서,
    상기 더미 게이트 전극은 상기 제1 상부 패턴 구조체 상에 형성되는 제1 더미 게이트 전극과, 상기 제2 상부 패턴 구조체 상에 형성되는 제2 더미 게이트 전극을 포함하고,
    상기 제1 더미 게이트 전극은 상기 제1 방향으로의 제1 길이를 갖고,
    상기 제2 더미 게이트 전극은 상기 제1 방향으로의 상기 제1 길이보다 작은 제2 길이를 갖는, 반도체 장치 제조 방법.
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