KR20230164831A - 반도체 장치 - Google Patents

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semiconductor
source
drain
liner
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김기환
김경호
문강훈
이초은
전용욱
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    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
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Abstract

소자 성능 및 신뢰성을 개선할 수 있는 반도체 장치를 제공하는 것이다. 반도체 장치는 하부 패턴과, 하부 패턴과 제1 방향으로 이격된 복수의 시트 패턴을 포함하는 활성 패턴, 하부 패턴 상에 제2 방향으로 이격되어 배치되고, 게이트 전극 및 게이트 절연막을 포함하는 복수의 게이트 구조체, 인접하는 게이트 구조체 사이에 정의된 소오스/드레인 리세스, 및 소오스/드레인 리세스를 채우는 소오스/드레인 패턴을 포함하고, 소오스/드레인 패턴은 소오스/드레인 리세스의 측벽 및 바닥면을 따라 연장된 제1 반도체 라이너와, 제1 반도체 라이너 상에 소오스/드레인 리세스의 측벽 및 바닥면을 따라 연장된 제2 반도체 라이너와, 제2 반도체 라이너 상에 소오스/드레인 리세스를 채우는 필링 반도체막을 포함하고, 제2 반도체 라이너는 도핑된 탄소를 포함하고, 제1 반도체 라이너는 하부 패턴 및 시트 패턴과 접촉하고, 제1 반도체 라이너는 탄소 언도프(carbon undoped) 영역을 포함한다.

Description

반도체 장치{Semiconductor device}
본 발명은 반도체 장치에 관한 것으로, 좀 더 구체적으로, MBCFETTM(Multi-Bridge Channel Field Effect Transistor)를 포함하는 반도체 장치에 관한 것이다.
반도체 장치의 밀도를 높이기 위한 스케일링(scaling) 기술 중 하나로서, 기판 상에 핀(fin) 또는 나노 와이어(nanowire) 형상의 다채널 액티브 패턴(또는 실리콘 바디)을 형성하고 다채널 액티브 패턴의 표면 위에 게이트를 형성하는 멀티 게이트 트랜지스터(multi gate transistor)가 제안되었다.
이러한 멀티 게이트 트랜지스터는 3차원의 채널을 이용하기 때문에, 스케일링하는 것이 용이하다. 또한, 멀티 게이트 트랜지스터의 게이트 길이를 증가시키지 않아도, 전류 제어 능력을 향상시킬 수 있다. 뿐만 아니라, 드레인 전압에 의해 채널 영역의 전위가 영향을 받는 SCE(short channel effect)를 효과적으로 억제할 수 있다.
본 발명이 해결하려는 과제는, 소자 성능 및 신뢰성을 개선할 수 있는 반도체 장치를 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 일 태양(aspect)은 하부 패턴과, 하부 패턴과 제1 방향으로 이격된 복수의 시트 패턴을 포함하는 활성 패턴, 하부 패턴 상에 제2 방향으로 이격되어 배치되고, 게이트 전극 및 게이트 절연막을 포함하는 복수의 게이트 구조체, 인접하는 게이트 구조체 사이에 정의된 소오스/드레인 리세스, 및 소오스/드레인 리세스를 채우는 소오스/드레인 패턴을 포함하고, 소오스/드레인 패턴은 소오스/드레인 리세스의 측벽 및 바닥면을 따라 연장된 제1 반도체 라이너와, 제1 반도체 라이너 상에 소오스/드레인 리세스의 측벽 및 바닥면을 따라 연장된 제2 반도체 라이너와, 제2 반도체 라이너 상에 소오스/드레인 리세스를 채우는 필링 반도체막을 포함하고, 제2 반도체 라이너는 도핑된 탄소를 포함하고, 제1 반도체 라이너는 하부 패턴 및 시트 패턴과 접촉하고, 제1 반도체 라이너는 탄소 언도프(carbon undoped) 영역을 포함한다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 다른 태양은 하부 패턴과, 하부 패턴과 제1 방향으로 이격된 복수의 시트 패턴을 포함하는 활성 패턴, 하부 패턴 상에 제2 방향으로 이격되어 배치되고, 게이트 전극 및 게이트 절연막을 포함하는 복수의 게이트 구조체, 인접하는 게이트 구조체 사이에 정의되고, 복수의 폭 확장 영역을 포함하는 소오스/드레인 리세스, 및 소오스/드레인 리세스를 채우는 소오스/드레인 패턴을 포함하고, 게이트 구조체는 하부 패턴 및 시트 패턴 사이와, 인접하는 시트 패턴 사이에 배치되고, 게이트 전극 및 게이트 절연막을 포함하는 이너 게이트 구조체를 포함하고, 소오스/드레인 패턴은 소오스/드레인 리세스의 측벽 및 바닥면을 따라 연장된 제1 반도체 라이너 및 제2 반도체 라이너와, 제2 반도체 라이너 상에 인(P)이 도핑된 필링 반도체막을 포함하고, 제2 반도체 라이너는 제1 반도체 라이너 및 필링 반도체막 사이에 배치되고, 도핑된 탄소를 포함하고, 제1 반도체 라이너는 이너 게이트 구조체의 게이트 절연막과 접촉하는 탄소 언도프 영역을 포함하고, 하부 패턴의 상면에서 멀어짐에 따라, 각각의 폭 확장 영역의 제1 방향으로의 폭은 증가하다가 감소하고, 폭 확장 영역의 제2 방향으로의 폭이 최대인 지점은 하부 패턴 및 시트 패턴과, 제1 방향으로 인접하는 시트 패턴 사이에 위치한다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 또 다른 태양은 제1 하부 패턴과, 제1 하부 패턴과 제1 방향으로 이격된 복수의 제1 시트 패턴을 포함하는 제1 활성 패턴, 제2 하부 패턴과, 제2 하부 패턴과 제1 방향으로 이격된 복수의 제2 시트 패턴을 포함하는 제2 활성 패턴, 제1 하부 패턴 상에 제2 방향으로 이격되어 배치되고, 제1 게이트 전극 및 제1 게이트 절연막을 포함하는 복수의 제1 게이트 구조체, 제2 하부 패턴 상에 제2 방향으로 이격되어 배치되고, 제2 게이트 전극 및 제2 게이트 절연막을 포함하는 복수의 제2 게이트 구조체, 인접하는 제1 게이트 구조체 사이에 정의된 제1 소오스/드레인 리세스, 인접하는 제2 게이트 구조체 사이에 정의된 제2 소오스/드레인 리세스, 제1 소오스/드레인 리세스 내에 배치되고, 제1 게이트 절연막 및 제1 하부 패턴과 접촉하는 제1 소오스/드레인 패턴, 및 제2 소오스/드레인 리세스 내에 배치되고, 제2 게이트 절연막 및 제2 하부 패턴과 접촉하고, p형 불순물을 포함하는 제2 소오스/드레인 패턴을 포함하고, 제1 소오스/드레인 패턴은 제1 소오스/드레인 리세스의 측벽 및 바닥면을 따라 연장된 제1 하부 반도체 라이너와, 제1 하부 반도체 라이너 상에 제1 소오스/드레인 리세스의 측벽 및 바닥면을 따라 연장된 제1 상부 반도체 라이너와, 제1 상부 반도체 라이너 상에 도핑된 인(P)을 포함하는 제1 필링 반도체막을 포함하고, 제1 상부 반도체 라이너는 탄소가 도핑된 실리콘막을 포함하고, 제1 하부 반도체 라이너는 제1 하부 패턴 및 제1 시트 패턴과 접촉하고, 제1 소오스/드레인 리세스의 측벽 및 바닥면을 따라 연장된 탄소 언도프 영역을 포함하고, 제2 소오스/드레인 패턴은 탄소가 도핑되고 제2 소오스/드레인 리세스의 측벽 및 바닥면을 따라 연장된 반도체 라이너를 비포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 예시적인 평면도이다.
도 2 및 도 3은 도 1의 A - A 및 B - B를 따라 절단한 단면도들이다.
도 4는 도 2의 C - C를 따라 잘라 위에서 본 평면도이다.
도 5는 도 2의 P 영역을 확대하여 도시한 도면이다.
도 6은 도 5의 SCAN LINE을 따라 탄소의 농도를 개략적으로 도시한 도면이다.
도 7 및 도 8은 각각 도 2의 제1 소오스/드레인 패턴에서 불순물의 농도를 개략적으로 도시한 도면이다.
도 9는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 10은 도 9의 SCAN LINE을 따라 탄소의 농도를 개략적으로 도시한 도면이다.
도 11은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 12는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 13은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 14는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 15 및 도 16은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 17 내지 도 19는 각각 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 20 및 도 21은 각각 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 22 및 도 23은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다.
도 24 내지 도 30은 몇몇 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다.
몇몇 실시예에 따른 반도체 장치는 터널링 트랜지스터(tunneling FET), 3차원(3D) 트랜지스터 또는 2차원 물질을 기반으로하는 트랜지스터(2D material based FETs) 및 이의 이종 구조(heterostructure)를 포함할 수 있다. 또한, 몇몇 실시예에 따른 반도체 장치는 양극성 접합(bipolar junction) 트랜지스터, 횡형 이중 확산 트랜지스터(LDMOS) 등을 포함할 수도 있다.
도 1 내지 도 8을 참조하여, 몇몇 실시예들에 따른 반도체 장치에 대해 설명한다.
도 1은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 예시적인 평면도이다. 도 2 및 도 3은 도 1의 A - A 및 B - B를 따라 절단한 단면도들이다. 도 4는 도 2의 C - C를 따라 잘라 위에서 본 평면도이다. 도 5는 도 2의 P 영역을 확대하여 도시한 도면이다. 도 6은 도 5의 SCAN LINE을 따라 탄소의 농도를 개략적으로 도시한 도면이다. 도 7 및 도 8은 각각 도 2의 제1 소오스/드레인 패턴에서 불순물의 농도를 개략적으로 도시한 도면이다.
참고적으로, 도 1은 제1 게이트 절연막(130), 식각 정지막(185), 층간 절연막(190), 배선 구조(205) 등을 제외하고 간략하게 도시되었다.
도 1 내지 도 8을 참고하면, 몇몇 실시예들에 따른 반도체 장치는 제1 활성 패턴(AP1)과, 복수의 제1 게이트 전극(120)과, 복수의 제1 게이트 구조체(GS1)와, 제1 소오스/드레인 패턴(150)을 포함할 수 있다.
기판(100)은 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(100)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘게르마늄, SGOI(silicon germanium on insulator), 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있으나, 이에 한정되는 것은 아니다.
제1 활성 패턴(AP1)은 기판(100) 상에 배치될 수 있다. 제1 활성 패턴(AP1)은 제1 방향(D1)으로 길게 연장될 수 있다.
일 예로, 제1 활성 패턴(AP1)은 NMOS가 형성되는 영역에 배치될 수 있다. 다른 예로, 제1 활성 패턴(AP1)은 PMOS가 형성되는 영역에 배치될 수 있다.
제1 활성 패턴(AP1)은 예를 들어, 다채널 활성 패턴일 수 있다. 제1 활성 패턴(AP1)은 제1 하부 패턴(BP1)과, 복수의 제1 시트 패턴(NS1)을 포함할 수 있다.
제1 하부 패턴(BP1)은 기판(100)으로부터 돌출될 수 있다. 제1 하부 패턴(BP1)은 제1 방향(D1)으로 길게 연장될 수 있다.
복수의 제1 시트 패턴(NS1)은 제1 하부 패턴의 상면(BP1_US) 상에 배치될 수 있다. 복수의 제1 시트 패턴(NS1)은 제1 하부 패턴(BP1)과 제3 방향(D3)으로 이격될 수 있다. 각각의 제1 시트 패턴(NS1)은 제3 방향(D3)으로 이격될 수 있다.
각각의 제1 시트 패턴(NS1)은 상면(NS1_US)과, 하면(NS1_BS)을 포함할 수 있다. 제1 시트 패턴의 상면(NS1_US)은 제1 시트 패턴의 하면(NS1_BS)과 제3 방향(D3)으로 반대되는 면이다. 제3 방향(D3)은 제1 방향(D1) 및 제2 방향(D2)과 교차하는 방향일 수 있다. 예를 들어, 제3 방향(D3)은 기판(100)의 두께 방향일 수 있다. 제1 방향(D1)은 제2 방향(D2)과 교차하는 방향일 수 있다.
제1 시트 패턴(NS1)은 제3 방향(D3)으로 3개가 배치되는 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.
제1 하부 패턴(BP1)은 기판(100)의 일부의 식각하여 형성된 것일 수도 있고, 기판(100)으로부터 성장된 에피층(epitaxial layer)을 포함할 수 있다. 제1 하부 패턴(BP1)은 원소 반도체 물질인 실리콘 또는 게르마늄을 포함할 수 있다. 또한, 제1 하부 패턴(BP1)은 화합물 반도체를 포함할 수 있고, 예를 들어, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체를 포함할 수 있다.
IV-IV족 화합물 반도체는 예를 들어, 탄소(C), 규소(Si), 게르마늄(Ge), 주석(Sn) 중 적어도 2개 이상을 포함하는 이원계 화합물(binary compound), 삼원계 화합물(ternary compound) 또는 이들에 IV족 원소가 도핑된 화합물일 수 있다.
III-V족 화합물 반도체는 예를 들어, III족 원소로 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 중 적어도 하나와 V족 원소인 인(P), 비소(As) 및 안티모늄(Sb) 중 하나가 결합되어 형성되는 이원계 화합물, 삼원계 화합물 또는 사원계 화합물 중 하나일 수 있다.
제1 시트 패턴(NS1)은 원소 반도체 물질인 실리콘 또는 게르마늄, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체 중 하나를 포함할 수 있다. 각각의 제1 시트 패턴(NS1)은 제1 하부 패턴(BP1)과 동일한 물질을 포함할 수도 있고, 제1 하부 패턴(BP1)과 다른 물질을 포함할 수도 있다.
몇몇 실시예들에 따른 반도체 장치에서, 제1 하부 패턴(BP1)은 실리콘을 포함하는 실리콘 하부 패턴이고, 제1 시트 패턴(NS1)은 실리콘을 포함하는 실리콘 시트 패턴일 수 있다.
제1 시트 패턴(NS1)의 제2 방향(D2)으로의 폭은 제1 하부 패턴(BP1)의 제2 방향(D2)으로의 폭에 비례하여 커지거나 작아질 수 있다. 일 예로, 제3 방향(D3)으로 적층된 제1 시트 패턴(NS1)의 제2 방향(D2)으로의 폭은 동일한 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다. 도시된 것과 달리, 제1 하부 패턴(BP1)에서 멀어짐에 따라, 제3 방향(D3)으로 적층된 제1 시트 패턴(NS1)의 제2 방향(D2)으로의 폭은 작아질 수 있다.
필드 절연막(105)은 기판(100) 상에 형성될 수 있다. 필드 절연막(105)은 제1 하부 패턴(BP1)의 측벽 상에 배치될 수 있다. 필드 절연막(105)은 제1 하부 패턴의 상면(BP1_US) 상에 배치되지 않는다.
일 예로, 필드 절연막(105)은 제1 하부 패턴(BP1)의 측벽을 전체적으로 덮을 수 있다. 도시된 것과 달리, 필드 절연막(105)은 제1 하부 패턴(BP1)의 측벽의 일부를 덮을 수 있다. 이와 같은 경우, 제1 하부 패턴(BP1)의 일부는 필드 절연막(105)의 상면보다 제3 방향(D3)으로 돌출될 수 있다.
각각의 제1 시트 패턴(NS1)은 필드 절연막(105)의 상면보다 높게 배치된다. 필드 절연막(105)은 예를 들어, 산화막, 질화막, 산질화막 또는 이들의 조합막을 포함할 수 있다. 필드 절연막(105)은 단일막인 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.
복수의 제1 게이트 구조체(GS1)는 기판(100) 상에 배치될 수 있다. 각각의 제1 게이트 구조체(GS1)는 제2 방향(D2)으로 연장될 수 있다. 제1 게이트 구조체(GS1)는 제1 방향(D1)으로 이격되어 배치될 수 있다. 제1 게이트 구조체(GS1)는 서로 간에 제1 방향(D1)으로 인접할 수 있다. 예를 들어, 제1 게이트 구조체(GS1)는 제1 방향(D1)으로 제1 소오스/드레인 패턴(150)의 양측에 배치될 수 있다.
제1 게이트 구조체(GS1)는 제1 활성 패턴(AP1) 상에 배치될 수 있다. 제1 게이트 구조체(GS1)는 제1 활성 패턴(AP1)과 교차할 수 있다.
제1 게이트 구조체(GS1)는 제1 하부 패턴(BP1)과 교차할 수 있다. 제1 게이트 구조체(GS1)는 각각의 제1 시트 패턴(NS1)을 감쌀 수 있다.
제1 게이트 구조체(GS1)는 예를 들어, 제1 게이트 전극(120), 제1 게이트 절연막(130), 제1 게이트 스페이서(140) 및 제1 게이트 캡핑 패턴(145)을 포함할 수 있다.
제1 게이트 구조체(GS1)는 제3 방향(D3)으로 인접한 제1 시트 패턴(NS1) 사이와, 제1 하부 패턴(BP1) 및 제1 시트 패턴(NS1) 사이에 배치된 복수의 이너(inner) 게이트 구조체(INT1_GS1, INT2_GS1, INT3_GS1)를 포함할 수 있다. 이너 게이트 구조체(INT1_GS1, INT2_GS1, INT3_GS1)는 제1 하부 패턴의 상면(BP1_US) 및 제1 최하부 시트 패턴의 하면(NS1_BS) 사이와, 제3 방향(D3)으로 마주보는 제1 시트 패턴의 상면(NS1_US) 및 제1 시트 패턴의 하면(NS1_BS) 사이에 배치될 수 있다.
이너 게이트 구조체(INT1_GS1, INT2_GS1, INT3_GS1)의 개수는 제1 활성 패턴(AP1)에 포함된 제1 시트 패턴(NS1)의 개수에 비례할 수 있다. 예를 들어, 이너 게이트 구조체(INT1_GS1, INT2_GS1, INT3_GS1)의 개수는 제1 시트 패턴(NS1)의 개수와 동일할 수 있다. 제1 활성 패턴(AP1)은 복수의 제1 시트 패턴(NS1)을 포함하므로, 제1 게이트 구조체(GS1)는 복수의 이너 게이트 구조체를 포함할 수 있다.
이너 게이트 구조체(INT1_GS1, INT2_GS1, INT3_GS1)는 제1 하부 패턴의 상면(BP1_US), 제1 시트 패턴의 상면(NS1_US) 및 제1 시트 패턴의 하면(NS1_BS)과 접촉한다.
이너 게이트 구조체(INT1_GS1, INT2_GS1, INT3_GS1)는 이 후에 설명될 제1 소오스/드레인 패턴(150)과 접촉할 수 있다. 예를 들어, 이너 게이트 구조체(INT1_GS1, INT2_GS1, INT3_GS1)는 제1 소오스/드레인 패턴(150)과 직접 접촉할 수 있다.
이하의 설명은 이너 게이트 구조체(INT_GS1, INT_GS2, INT_GS3)의 개수가 3인 경우를 이용하여 설명한다.
제1 게이트 구조체(GS1)는 제1 이너 게이트 구조체(INT1_GS1)와, 제2 이너 게이트 구조체(INT1_GS2)와, 제3 이너 게이트 구조체(INT1_GS3)를 포함할 수 있다. 제1 이너 게이트 구조체(INT1_GS1)와, 제2 이너 게이트 구조체(INT1_GS2)와, 제3 이너 게이트 구조체(INT1_GS3)는 제1 하부 패턴(BP1) 상에 순차적으로 배치될 수 있다.
제3 이너 게이트 구조체(INT3_GS1)는 제1 하부 패턴(BP1)과, 제1 시트 패턴(NS1) 사이에 배치될 수 있다. 제3 이너 게이트 구조체(INT3_GS1)는 이너 게이트 구조체(INT1_GS1, INT2_GS1, INT3_GS1) 중 최하부에 배치될 수 있다. 제3 이너 게이트 구조체(INT3_GS1)는 최하부 이너 게이트 구조체일 수 있다.
제1 이너 게이트 구조체(INT1_GS1) 및 제2 이너 게이트 구조체(INT2_GS1)는 제3 방향(D3)으로 인접하는 제1 시트 패턴(NS1) 사이에 배치될 수 있다. 제1 이너 게이트 구조체(INT1_GS1)는 이너 게이트 구조체(INT1_GS1, INT2_GS1, INT3_GS1) 중 최상부에 배치될 수 있다. 제1 이너 게이트 구조체(INT1_GS1)는 최상부 이너 게이트 구조체일 수 있다. 제2 이너 게이트 구조체(INT2_GS1)는 제1 이너 게이트 구조체(INT1_GS1)와 제3 이너 게이트 구조체(INT3_GS1) 사이에 배치된다.
이너 게이트 구조체(INT1_GS1, INT2_GS1, INT3_GS1)는 인접한 제1 시트 패턴(NS1) 사이와, 제1 하부 패턴(BP1) 및 제1 시트 패턴(NS1) 사이에 배치된 제1 게이트 전극(120) 및 제1 게이트 절연막(130)을 포함한다.
일 예로, 제1 이너 게이트 구조체(INT1_GS1)의 제1 방향(D1)으로의 폭은 제2 이너 게이트 구조체(INT1_GS2)의 제1 방향(D1)으로의 폭과 동일할 수 있다. 제3 이너 게이트 구조체(INT1_GS3)의 제1 방향(D1)으로의 폭은 제2 이너 게이트 구조체(INT1_GS2)의 제1 방향(D1)으로의 폭과 동일할 수 있다.
다른 예로, 제3 이너 게이트 구조체(INT1_GS3)의 제1 방향(D1)으로의 폭은 제2 이너 게이트 구조체(INT1_GS2)의 제1 방향(D1)으로의 폭보다 클 수 있다. 제1 이너 게이트 구조체(INT1_GS1)의 제1 방향(D1)으로의 폭은 제2 이너 게이트 구조체(INT1_GS2)의 제1 방향(D1)으로의 폭과 동일할 수 있다.
제2 이너 게이트 구조체(INT1_GS2)를 예로 들면, 제2 이너 게이트 구조체(INT1_GS2)의 폭은 제3 방향(D3)으로 마주보는 제1 시트 패턴의 상면(NS1_US) 및 제1 시트 패턴의 하면(NS1_BS) 사이의 중간에서 측정될 수 있다.
참고적으로, 제2 이너 게이트 구조체(INT2_GS1)의 레벨에서의 평면도가 도 4에 도시되었다. 도시되지 않았지만, 제1 컨택(180)이 형성된 부분이 제외될 경우, 다른 이너 게이트 구조체(INT1_GS1, INT3_GS1)의 레벨에서의 평면도도 도 4와 유사할 수 있다.
제1 게이트 전극(120)은 제1 하부 패턴(BP1) 상에 형성될 수 있다. 제1 게이트 전극(120)은 제1 하부 패턴(BP1)과 교차할 수 있다. 제1 게이트 전극(120)은 제1 시트 패턴(NS1)을 감쌀 수 있다.
제1 게이트 전극(120)의 일부는 제3 방향(D3)으로 인접한 제1 시트 패턴(NS1) 사이에 배치될 수 있다. 제1 시트 패턴(NS1)이 제3 방향(D3)으로 인접한 하부 시트 패턴 및 상부 시트 패턴을 포함할 때, 제1 게이트 전극(120)의 일부는 서로 마주보는 제1 하부 시트 패턴의 상면(NS1_US) 및 제1 상부 시트 패턴의 하면(NS1_BS) 사이에 배치될 수 있다. 또한, 제1 게이트 전극(120)의 일부는 제1 하부 패턴의 상면(BS1_US)와, 제1 최하부 시트 패턴의 하면(NS1_BS) 사이에 배치될 수 있다.
제1 게이트 전극(120)은 금속, 금속합금, 도전성 금속 질화물, 금속 실리사이드, 도핑된 반도체 물질, 도전성 금속 산화물 및 도전성 금속 산질화물 중 적어도 하나를 포함할 수 있다. 제1 게이트 전극(120)은 예를 들어, 티타늄 질화물(TiN), 탄탈륨 탄화물(TaC), 탄탈륨 질화물(TaN), 티타늄 실리콘 질화물(TiSiN), 탄탈륨 실리콘 질화물(TaSiN), 탄탈륨 티타늄 질화물(TaTiN), 티타늄 알루미늄 질화물(TiAlN), 탄탈륨 알루미늄 질화물(TaAlN), 텅스텐 질화물(WN), 루테늄(Ru), 티타늄 알루미늄(TiAl), 티타늄 알루미늄 탄질화물(TiAlC-N), 티타늄 알루미늄 탄화물(TiAlC), 티타늄 탄화물(TiC), 탄탈륨 탄질화물(TaCN), 텅스텐(W), 알루미늄(Al), 구리(Cu), 코발트(Co), 티타늄(Ti), 탄탈륨(Ta), 니켈(Ni), 백금(Pt), 니켈 백금(Ni-Pt), 니오븀(Nb), 니오븀 질화물(NbN), 니오븀 탄화물(NbC), 몰리브덴(Mo), 몰리브덴 질화물(MoN), 몰리브덴 탄화물(MoC), 텅스텐 탄화물(WC), 로듐(Rh), 팔라듐(Pd), 이리듐(Ir), 오스뮴(Os), 은(Ag), 금(Au), 아연(Zn), 바나듐(V) 및 이들의 조합 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다. 도전성 금속 산화물 및 도전성 금속 산질화물은 상술한 물질이 산화된 형태를 포함할 수 있지만, 이에 제한되는 것은 아니다.
제1 게이트 전극(120)은 이 후에 설명될 제1 소오스/드레인 패턴(150)의 양측에 배치될 수 있다. 제1 게이트 구조체(GS1)는 제1 소오스/드레인 패턴(150)의 제1 방향(D1)으로 양측에 배치될 수 있다.
일 예로, 제1 소오스/드레인 패턴(150)의 양측에 배치된 제1 게이트 전극(120)은 모두 트랜지스터의 게이트로 사용되는 노말 게이트 전극일 수 있다. 다른 예로, 제1 소오스/드레인 패턴(150)의 일측에 배치된 제1 게이트 전극(120)은 트랜지스터의 게이트로 사용되지만, 제1 소오스/드레인 패턴(150)의 타측에 배치된 제1 게이트 전극(120)은 더미 게이트 전극일 수 있다.
제1 게이트 절연막(130)은 필드 절연막(105)의 상면, 제1 하부 패턴의 상면(BP1_US)을 따라 연장될 수 있다. 제1 게이트 절연막(130)은 복수의 제1 시트 패턴(NS1)을 감쌀 수 있다. 제1 게이트 절연막(130)은 제1 시트 패턴(NS1)의 둘레를 따라 배치될 수 있다. 제1 게이트 전극(120)은 제1 게이트 절연막(130) 상에 배치된다. 제1 게이트 절연막(130)은 제1 게이트 전극(120) 및 제1 시트 패턴(NS1) 사이에 배치된다. 제1 게이트 절연막(130)의 일부는 제3 방향(D3)으로 인접한 제1 시트 패턴(NS1) 사이와, 제1 하부 패턴(BP1) 및 제1 시트 패턴(NS1) 사이에 배치될 수 있다.
제1 게이트 절연막(130)은 실리콘 산화물, 실리콘-게르마늄 산화물, 게르마늄 산화물, 실리콘 산질화물, 실리콘 질화물, 또는 실리콘 산화물보다 유전 상수가 큰 고유전율 물질을 포함할 수 있다. 고유전율 물질은 예를 들어, 보론 질화물(boron nitride), 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 하프늄 알루미늄 산화물(hafnium aluminum oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있다.
제1 게이트 절연막(130)은 단일막인 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다. 제1 게이트 절연막(130)은 복수의 막을 포함할 수 있다. 제1 게이트 절연막(130)은 제1 시트 패턴(NS1)과 제1 게이트 전극(120) 사이에 배치된 계면막(interfacial layer)과, 고유전율 절연막을 포함할 수도 있다.
몇몇 실시예들에 따른 반도체 장치는 네거티브 커패시터(Negative Capacitor)를 이용한 NC(Negative Capacitance) FET을 포함할 수 있다. 예를 들어, 제1 게이트 절연막(130)은 강유전체 특성을 갖는 강유전체 물질막과, 상유전체 특성을 갖는 상유전체 물질막을 포함할 수 있다.
강유전체 물질막은 음의 커패시턴스를 가질 수 있고, 상유전체 물질막은 양의 커패시턴스를 가질 수 있다. 예를 들어, 두 개 이상의 커패시터가 직렬 연결되고, 각각의 커패시터의 커패시턴스가 양의 값을 가질 경우, 전체 커패시턴스는 각각의 개별 커패시터의 커패시턴스보다 감소하게 된다. 반면, 직렬 연결된 두 개 이상의 커패시터의 커패시턴스 중 적어도 하나가 음의 값을 가질 경우, 전체 커패시턴스는 양의 값을 가지면서 각각의 개별 커패시턴스의 절대값보다 클 수 있다.
음의 커패시턴스를 갖는 강유전체 물질막과, 양의 커패시턴스를 갖는 상유전체 물질막이 직렬로 연결될 경우, 직렬로 연결된 강유전체 물질막 및 상유전체 물질막의 전체적인 커패시턴스 값은 증가할 수 있다. 전체적인 커패시턴스 값이 증가하는 것을 이용하여, 강유전체 물질막을 포함하는 트랜지스터는 상온에서 60 mV/decade 미만의 문턱전압이하 스윙(subthreshold swing(SS))을 가질 수 있다.
강유전체 물질막은 강유전체 특성을 가질 수 있다. 강유전체 물질막은 예를 들어, 하프늄 산화물(hafnium oxide), 하프늄 지르코늄 산화물(hafnium zirconium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide) 및 납 지르코늄 티타늄 산화물(lead zirconium titanium oxide) 중 적어도 하나를 포함할 수 있다. 여기에서, 일 예로, 하프늄 지르코늄 산화물(hafnium zirconium oxide)은 하프늄 산화물(hafnium oxide)에 지르코늄(Zr)이 도핑된 물질일 수 있다. 다른 예로, 하프늄 지르코늄 산화물(hafnium zirconium oxide)은 하프늄(Hf)과 지르코늄(Zr)과 산소(O)의 화합물일 수도 있다.
강유전체 물질막은 도핑된 도펀트를 더 포함할 수 있다. 예를 들어, 도펀트는 알루미늄(Al), 티타늄(Ti), 니오븀(Nb), 란타넘(La), 이트륨(Y), 마그네슘(Mg), 실리콘(Si), 칼슘(Ca), 세륨(Ce), 디스프로슘(Dy), 어븀(Er), 가돌리늄(Gd), 게르마늄(Ge), 스칸듐(Sc), 스트론튬(Sr) 및 주석(Sn) 중 적어도 하나를 포함할 수 있다. 강유전체 물질막이 어떤 강유전체 물질을 포함하냐에 따라, 강유전체 물질막에 포함된 도펀트의 종류는 달라질 수 있다.
강유전체 물질막이 하프늄 산화물을 포함할 경우, 강유전체 물질막에 포함된 도펀트는 예를 들어, 가돌리늄(Gd), 실리콘(Si), 지르코늄(Zr), 알루미늄(Al) 및 이트륨(Y) 중 적어도 하나를 포함할 수 있다.
도펀트가 알루미늄(Al)일 경우, 강유전체 물질막은 3 내지 8 at%(atomic %)의 알루미늄을 포함할 수 있다. 여기에서, 도펀트의 비율은 하프늄 및 알루미늄의 합에 대한 알루미늄의 비율일 수 있다.
도펀트가 실리콘(Si)일 경우, 강유전체 물질막은 2 내지 10 at%의 실리콘을 포함할 수 있다. 도펀트가 이트륨(Y)일 경우, 강유전체 물질막은 2 내지 10 at%의 이트륨을 포함할 수 있다. 도펀트가 가돌리늄(Gd)일 경우, 강유전체 물질막은 1 내지 7 at%의 가돌리늄을 포함할 수 있다. 도펀트가 지르코늄(Zr)일 경우, 강유전체 물질막은 50 내지 80 at%의 지르코늄을 포함할 수 있다.
상유전체 물질막은 상유전체 특성을 가질 수 있다. 상유전체 물질막은 예를 들어, 실리콘 산화물(silicon oxide) 및 고유전율을 갖는 금속 산화물 중 적어도 하나를 포함할 수 있다. 상유전체 물질막에 포함된 금속 산화물은 예를 들어, 하프늄 산화물(hafnium oxide), 지르코늄 산화물(zirconium oxide) 및 알루미늄 산화물(aluminum oxide) 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다.
강유전체 물질막 및 상유전체 물질막은 동일한 물질을 포함할 수 있다. 강유전체 물질막은 강유전체 특성을 갖지만, 상유전체 물질막은 강유전체 특성을 갖지 않을 수 있다. 예를 들어, 강유전체 물질막 및 상유전체 물질막이 하프늄 산화물을 포함할 경우, 강유전체 물질막에 포함된 하프늄 산화물의 결정 구조는 상유전체 물질막에 포함된 하프늄 산화물의 결정 구조와 다르다.
강유전체 물질막은 강유전체 특성을 갖는 두께를 가질 수 있다. 강유전체 물질막의 두께는 예를 들어, 0.5 내지 10nm 일 수 있지만, 이에 제한되는 것은 아니다. 각각의 강유전체 물질마다 강유전체 특성을 나타내는 임계 두께가 달라질 수 있으므로, 강유전체 물질막의 두께는 강유전체 물질에 따라 달라질 수 있다.
일 예로, 제1 게이트 절연막(130)은 하나의 강유전체 물질막을 포함할 수 있다. 다른 예로, 제1 게이트 절연막(130)은 서로 간에 이격된 복수의 강유전체 물질막을 포함할 수 있다. 제1 게이트 절연막(130)은 복수의 강유전체 물질막과, 복수의 상유전체 물질막이 교대로 적층된 적층막 구조를 가질 수 있다.
제1 게이트 스페이서(140)는 제1 게이트 전극(120)의 측벽 상에 배치될 수 있다. 제1 게이트 스페이서(140)는 제1 하부 패턴(BP1) 및 제1 시트 패턴(NS1) 사이와, 제3 방향(D3)으로 인접하는 제1 시트 패턴(NS1) 사이에 배치되지 않을 수 있다.
제1 게이트 스페이서(140)는 내측벽(140_ISW)과, 연결 측벽(140_CSW)과, 외측벽(140_OSW)을 포함할 수 있다. 제1 게이트 스페이서의 내측벽(140_ISW)은 제2 방향(D2)으로 연장된 제1 게이트 전극(120)의 측벽을 바라본다. 제1 게이트 스페이서의 내측벽(140_ISW)은 제2 방향(D2)으로 연장될 수 있다. 제1 게이트 스페이서의 내측벽(140_ISW)은 제1 층간 절연막(190)을 바라보는 제1 게이트 스페이서의 외측벽(140_OSW)과 반대되는 면일 수 있다. 제1 게이트 스페이서의 연결 측벽(140_CSW)은 제1 게이트 스페이서의 내측벽(140_ISW2) 및 제1 게이트 스페이서의 외측벽(140_OSW)을 연결한다. 제1 게이트 스페이서의 연결 측벽(140_CSW)은 제1 방향(D1)으로 연장될 수 있다.
제1 게이트 절연막(130)은 제1 게이트 스페이서의 내측벽(140_ISW)을 따라 연장될 수 있다. 제1 게이트 절연막(130)은 제1 게이트 스페이서의 내측벽(140_ISW)과 접촉할 수 있다.
제1 게이트 스페이서(140)는 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN), 실리콘 붕소질화물(SiBN), 실리콘 산붕소질화물(SiOBN), 실리콘 산탄화물(SiOC) 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 제1 게이트 스페이서(140)는 단일막인 것으로 도시되었지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.
제1 게이트 캡핑 패턴(145)은 제1 게이트 전극(120) 및 제1 게이트 스페이서(140) 상에 배치될 수 있다. 제1 게이트 캡핑 패턴(145)의 상면은 층간 절연막(190)의 상면과 동일 평면에 놓일 수 있다. 도시된 것과 달리, 제1 게이트 캡핑 패턴(145)은 제1 게이트 스페이서(140) 사이에 배치될 수 있다.
제1 게이트 캡핑 패턴(145)은 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 탄질화물(SiCN), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 제1 게이트 캡핑 패턴(145)은 층간 절연막(190)에 대한 식각 선택비를 갖는 물질을 포함할 수 있다.
제1 소오스/드레인 패턴(150)은 제1 활성 패턴(AP1) 상에 형성될 수 있다. 제1 소오스/드레인 패턴(150)은 제1 하부 패턴(BP1) 상에 배치될 수 있다. 제1 소오스/드레인 패턴(150)은 제1 시트 패턴(NS1)과 연결된다. 제1 소오스/드레인 패턴(150)은 제1 시트 패턴(NS1)과 접촉한다.
제1 소오스/드레인 패턴(150)은 제1 게이트 구조체(GS1)의 측면에 배치될 수 있다. 제1 소오스/드레인 패턴(150)은 제1 방향(D1)으로 인접하는 제1 게이트 구조체(GS1) 사이에 배치될 수 있다. 예를 들어, 제1 소오스/드레인 패턴(150)은 제1 게이트 구조체(GS1)의 양측에 배치될 수 있다. 도시된 것과 달리, 제1 소오스/드레인 패턴(150)은 제1 게이트 구조체(GS1)의 일측에 배치되고, 제1 게이트 구조체(GS1)의 타측에는 배치되지 않을 수 있다.
제1 소오스/드레인 패턴(150)은 제1 시트 패턴(NS1)을 채널 영역으로 사용하는 트랜지스터의 소오스/드레인에 포함될 수 있다.
제1 소오스/드레인 패턴(150)은 제1 소오스/드레인 리세스(150R) 내에 배치될 수 있다. 제1 소오스/드레인 패턴(150)은 소오스/드레인 리세스(150R)를 채울 수 있다.
제1 소오스/드레인 리세스(150R)는 제3 방향(D3)으로 연장된다. 제1 소오스/드레인 리세스(150R)는 제1 방향(D1)으로 인접한 제1 게이트 구조체(GS1) 사이에 정의될 수 있다.
제1 소오스/드레인 리세스(150R)의 바닥면은 제1 하부 패턴(BP1)에 의해 정의된다. 제1 소오스/드레인 리세스(150R)의 측벽은 제1 시트 패턴(NS1) 및 이너 게이트 구조체(INT1_GS1, INT2_GS1, INT3_GS1)에 의해 정의될 수 있다. 이너 게이트 구조체(INT1_GS1, INT2_GS1, INT3_GS1)는 제1 소오스/드레인 리세스(150R)의 측벽의 일부를 정의할 수 있다. 도 4에서, 제1 소오스/드레인 리세스(150R)는 제1 게이트 스페이서의 연결 측벽(140_CSW)을 포함한다.
이너 게이트 구조체(INT1_GS1, INT2_GS1, INT3_GS1)는 제1 시트 패턴의 하면(NS1_BS)을 바라보는 상면을 포함할 수 있다. 이너 게이트 구조체(INT1_GS1, INT2_GS1, INT3_GS1)는 제1 시트 패턴의 상면(NS1_US) 또는 제1 하부 패턴의 상면(BP1_US)을 바라보는 하면을 포함한다. 이너 게이트 구조체(INT1_GS1, INT2_GS1, INT3_GS1)는 이너 게이트 구조체(INT1_GS1, INT2_GS1, INT3_GS1)의 상면 및 이너 게이트 구조체(INT1_GS1, INT2_GS1, INT3_GS1)의 하면을 연결하는 측벽을 포함한다. 이너 게이트 구조체(INT1_GS1, INT2_GS1, INT3_GS1)의 측벽은 제1 소오스/드레인 리세스(150R)의 측벽의 일부를 정의할 수 있다.
최하부에 배치된 제1 시트 패턴(NS1)과, 제1 하부 패턴(BP1) 사이에서, 제1 게이트 절연막(130)과 제1 하부 패턴(BP1) 사이의 경계는 제1 하부 패턴의 상면(BP1_US)일 수 있다. 제1 하부 패턴의 상면(BP1_US)은 제3 이너 게이트 구조체(INT3_GS1)와 제1 하부 패턴(BP1) 사이의 경계일 수 있다. 제1 소오스/드레인 리세스(150R)의 바닥면은 제1 하부 패턴의 상면(BP1_US)보다 낮다.
도 2에서, 제1 소오스/드레인 리세스(150R)의 측벽은 웨이비(wavy)한 형태를 가질 수 있다. 제1 소오스/드레인 리세스(150R)는 복수의 폭 확장 영역(150R_ER)을 포함할 수 있다. 각각의 제1 소오스/드레인 리세스의 폭 확장 영역(150R_ER)은 제1 하부 패턴의 상면(BP1_US)보다 위에서 정의될 수 있다.
제1 소오스/드레인 리세스의 폭 확장 영역(150R_ER)은 제3 방향(D3)으로 인접한 제1 시트 패턴(NS1) 사이에 정의될 수 있다. 제1 소오스/드레인 리세스의 폭 확장 영역(150R_ER)은 제1 하부 패턴(BP1)과 제1 시트 패턴(NS1) 사이에 정의될 수 있다. 제1 소오스/드레인 리세스의 폭 확장 영역(150R_ER)은 제3 방향(D3)으로 인접한 제1 시트 패턴(NS1) 사이로 연장될 수 있다. 제1 소오스/드레인 리세스의 폭 확장 영역(150R_ER)은 제1 방향(D1)으로 인접한 이너 게이트 구조체(INT1_GS1, INT2_GS1, INT3_GS1) 사이에 정의될 수 있다.
제1 하부 패턴의 상면(BP1_US)에서 멀어짐에 따라, 각각의 제1 소오스/드레인 리세스의 폭 확장 영역(150R_ER)은 제1 방향(D1)으로의 폭이 증가하는 부분과, 제1 방향(D1)으로의 폭이 감소하는 부분을 포함할 수 있다. 예를 들어, 제1 하부 패턴의 상면(BP1_US)에서 멀어짐에 따라, 제1 소오스/드레인 리세스의 폭 확장 영역(150R_ER)의 폭은 증가하다가 감소할 수 있다.
각각의 제1 소오스/드레인 리세스의 폭 확장 영역(150R_ER)에서, 제1 소오스/드레인 리세스의 폭 확장 영역(150R_ER)의 폭이 최대인 지점은 제1 시트 패턴(NS1) 및 제1 하부 패턴(BP1) 사이, 또는 제3 방향(D3)으로 인접한 제1 시트 패턴(NS1) 사이에 위치한다.
제1 소오스/드레인 패턴(150)은 제1 시트 패턴(NS1) 및 제1 하부 패턴(BP1)과 접촉할 수 있다. 제1 소오스/드레인 패턴(150)의 일부는 제1 게이트 스페이서의 연결 측벽(140_CSW)과 접촉할 수 있다. 이너 게이트 구조체(INT1_GS1, INT2_GS1, INT3_GS1)의 제1 게이트 절연막(130)은 제1 소오스/드레인 패턴(150)과 접촉할 수 있다.
제1 소오스/드레인 패턴(150)은 제1 하부 반도체 라이너(151)와, 제1 상부 반도체 라이너(152)와, 제1 필링 반도체막(153)을 포함할 수 있다.
제1 하부 반도체 라이너(151)는 제1 소오스/드레인 리세스(150R)을 따라 연속적으로 형성될 수 있다. 제1 하부 반도체 라이너(151)는 제1 소오스/드레인 리세스(150R)의 측벽 및 제1 소오스/드레인 리세스(150R)의 바닥면을 따라 연장될 수 있다. 제1 시트 패턴(NS1)에 의해 정의된 제1 소오스/드레인 리세스(150R)를 따라 형성된 제1 하부 반도체 라이너(151)는, 이너 게이트 구조체(INT1_GS1, INT2_GS1, INT3_GS1)에 의해 정의된 제1 소오스/드레인 리세스(150R)를 따라 형성된 제1 하부 반도체 라이너(151)와 직접 연결된다.
제1 하부 반도체 라이너(151)는 제1 시트 패턴(NS1), 제1 하부 패턴(BP1) 및 이너 게이트 구조체(INT1_GS1, INT2_GS1, INT3_GS1)의 제1 게이트 절연막(130)과 접촉한다.
제1 하부 반도체 라이너(151)는 외측벽(151_OSW)과, 내측벽(151_ISW)을 포함할 수 있다. 제1 하부 반도체 라이너의 외측벽(151_OSW)은 제1 게이트 절연막(130), 제1 시트 패턴(NS1) 및 제1 하부 패턴(BP1)과 접촉한다. 제1 하부 반도체 라이너의 외측벽(151_OSW)은 이너 게이트 구조체(INT1_GS1, INT2_GS1, INT3_GS1)와 접촉한다. 제1 하부 반도체 라이너의 외측벽(151_OSW)은 제1 소오스/드레인 리세스(150R)의 프로파일을 나타낼 수 있다.
제1 하부 반도체 라이너의 내측벽(151_ISW)은 제1 반도체 블로킹막의 외측벽(151_OSW)과 반대되는 면일 수 있다. 제1 하부 반도체 라이너의 외측벽(151_OSW)에서 멀어짐에 따라, 제1 하부 반도체 라이너(151)는 제2 방향(D2)으로의 폭이 감소하는 부분을 포함할 수 있다. 제1 하부 반도체 라이너의 내측벽(151_ISW)은 패싯 부분과, 연결 부분을 포함할 수 있다. 제1 하부 반도체 라이너의 내측벽(151_ISW)의 패싯 부분은 제1 게이트 스페이서의 연결 측벽(140_CSW)으로부터 연장될 수 있다. 제1 하부 반도체 라이너의 내측벽(151_ISW)의 연결 부분은 제2 방향(D2)으로 연장될 수 있다.
예를 들어, 제1 하부 반도체 라이너(151)는 라이너 부분과, 돌출 부분을 포함할 수 있다. 도 5에서, 제3 방향(D3)으로 배열된 제1 시트 패턴(NS1)의 종단을 연결한 종단 연결선을 기준으로, 제1 하부 반도체 라이너(151)의 라이너 부분은 제1 하부 반도체 라이너(151)의 돌출 부분과 구분될 수 있다.
제1 하부 반도체 라이너(151)의 라이너 부분은 제1 소오스/드레인 리세스(150R)의 측벽 및 제1 소오스/드레인 리세스(150R)의 바닥면을 따라 연장될 수 있다. 제1 하부 반도체 라이너(151)의 돌출 부분은 제1 하부 반도체 라이너(151)의 라이너 부분으로부터 제1 방향(D1)으로 돌출될 수 있다. 제1 하부 반도체 라이너(151)의 돌출 부분은 이너 게이트 구조체(INT1_GS1, INT2_GS1, INT3_GS1)을 향해 돌출될 수 있다. 제1 하부 반도체 라이너(151)의 돌출 부분은 이너 게이트 구조체(INT1_GS1, INT2_GS1, INT3_GS1)의 제1 게이트 절연막(130)과 접촉한다.
제1 상부 반도체 라이너(152)는 제1 하부 반도체 라이너(151) 상에 배치된다. 제1 상부 반도체 라이너(152)는 제1 소오스/드레인 리세스(150R)의 측벽 및 바닥면을 따라 연장될 수 있다. 제1 상부 반도체 라이너(152)는 제1 하부 반도체 라이너(151)의 프로파일을 따라 형성될 수 있다.
제1 상부 반도체 라이너(152)는 제1 하부 반도체 라이너의 내측벽(151_ISW) 상에 배치될 수 있다. 예를 들어, 제1 상부 반도체 라이너(152)는 제1 하부 반도체 라이너의 내측벽(151_ISW)과 접촉한다.
제1 상부 반도체 라이너(152)는 제1 하부 반도체 라이너의 내측벽(151_ISW) 전체를 덮을 수 있다. 제1 상부 반도체 라이너(152)는 제1 하부 반도체 라이너의 내측벽(151_ISW)의 패싯 부분과, 제1 하부 반도체 라이너의 내측벽(151_ISW)의 연결 부분을 덮는다. 제1 상부 반도체 라이너(152)는 제1 게이트 스페이서의 연결 측벽(140_CSW)과 접촉할 수 있다.
제1 필링 반도체막(153)은 제1 상부 반도체 라이너(152) 상에 배치된다. 제1 필링 반도체막(153)은 제1 소오스/드레인 리세스(150R)을 채울 수 있다. 예를 들어, 제1 필링 반도체막(153)은 제1 상부 반도체 라이너(152)와 접촉할 수 있다.
제1 하부 반도체 라이너(151)는 예를 들어, 실리콘 또는 실리콘-게르마늄 중 하나를 포함할 수 있다. 제1 하부 반도체 라이너(151)는 에피택셜 반도체막일 수 있다. 제1 하부 반도체 라이너(151)는 실리콘막 또는 실리콘-게르마늄막 중 하나를 포함할 수 있다.
제1 상부 반도체 라이너(152)는 예를 들어, 실리콘 또는 실리콘-게르마늄 중 하나를 포함할 수 있다. 제1 상부 반도체 라이너(152)는 에피택셜 반도체막일 수 있다. 제1 상부 반도체 라이너(152)는 실리콘막 또는 실리콘-게르마늄막 중 하나를 포함할 수 있다.
제1 하부 반도체 라이너(151)가 실리콘-게르마늄을 포함할 경우, 제1 하부 반도체 라이너(151)의 게르마늄의 분율은 10% 미만일 수 있다. 또한, 제1 상부 반도체 라이너(152)가 실리콘-게르마늄을 포함할 경우, 제1 상부 반도체 라이너(152)의 게르마늄의 분율은 10% 미만일 수 있다.
제1 상부 반도체 라이너(152)는 도핑된 탄소를 포함한다. 제1 상부 반도체 라이너(152)는 탄소가 도핑된 에피택셜 반도체막일 수 있다. 제1 상부 반도체 라이너(152)가 실리콘막을 포함할 때, 제1 상부 반도체 라이너(152)는 탄소가 도핑된 실리콘막일 수 있다. 제1 상부 반도체 라이너(152)가 실리콘-게르마늄막을 포함할 때, 제1 상부 반도체 라이너(152)는 탄소가 도핑된 실리콘-게르마늄막일 수 있다. 탄소는 제1 상부 반도체 라이너(152) 내에 0.5 at%(atomic percent) 미만으로 포함될 수 있지만, 이에 제한되는 것은 아니다. 예를 들어, 제1 상부 반도체 라이너(152) 내의 탄소의 농도는 2.5E20(2.5×1020)(/cm3) 미만일 수 있다.
제1 상부 반도체 라이너(152)가 도핑된 탄소를 포함할 경우, 탄소가 도핑된 반도체막은 탄소가 도핑되지 않은 반도체막보다 식각 공정에 대한 내성이 증가할 수 있다. 예를 들어, 도 30에서, 희생 패턴(SC_L)을 제거하여 제1 시트 패턴(NS1)을 형성하는 동안, 제1 상부 반도체 라이너(152)는 식각되지 않을 수 있다. 제1 상부 반도체 라이너(152)는 제1 하부 반도체 라이너의 내측벽(151_ISW)의 패싯 부분을 덮고 있다. 이로 인해, 희생 패턴(SC_L)을 제거하는 에천트(etchant)가 제1 게이트 스페이서의 연결 측벽(140_CSW) 부근을 통해 침투되는 것을 막아줄 수 있다. 제1 상부 반도체 라이너(152)는 에천트에 의해 제1 필링 반도체막(153)이 식각되는 것을 막아줄 수 있다. 에천트는 기체일 수도 있고, 액체일 수도 있다.
제1 하부 반도체 라이너(151)는 탄소 언도프(carbon undoped) 영역(151_CUR)을 포함할 수 있다. 탄소 언도프 영역(151_CUR)은 이너 게이트 구조체(INT1_GS1, INT2_GS1, INT3_GS1)의 제1 게이트 절연막(130)과 접촉한다.
몇몇 실시예들에 따른 반도체 장치에서, 제1 하부 반도체 라이너(151)는 도핑된 탄소를 포함하지 않을 수 있다. 도 5 및 도 6에서, 제1 하부 반도체 라이너(151) 전체는 탄소 언도프 영역(151_CUR)일 수 있다. 탄소 언도프 영역(151_CUR)은 탄소가 도핑되지 않은 에피택셜 반도체막일 수 있다. 도 6에 도시된 것과 달리, 제1 상부 반도체 라이너(152)에 도핑된 탄소의 일부는 제1 필링 반도체막(153) 내로 확산될 수 있다.
제1 소오스/드레인 패턴(150)이 NMOS의 소오스/드레인에 포함될 경우, 제1 필링 반도체막(153)은 도핑된 제1 n형 불순물을 포함할 수 있다. 예를 들어, 제1 필링 반도체막(153)은 제1 n형 불순물이 도핑된 실리콘을 포함할 수 있다. 제1 n형 불순물은 예를 들어, 인(P)을 포함할 수 있다.
예를 들어, 제1 하부 반도체 라이너(151) 및 제1 상부 반도체 라이너(152)가 형성되는 동안, n형 불순물이 제공되지 않을 수 있다. 도 7에서, 제1 필링 반도체막(153)에 포함된 제1 n형 불순물은 제1 하부 반도체 라이너(151) 및 제1 상부 반도체 라이너(152)로 확산될 수 있다. 제1 n형 불순물의 농도는 제1 필링 반도체막(153)에서 멀어짐에 따라 점진적으로 감소할 수 있다.
일 예로, 도시된 것과 달리, 제1 상부 반도체 라이너(152)는 확산된 제1 n형 불순물을 포함하지만, 제1 하부 반도체 라이너(151)는 확산된 제1 n형 불순물을 포함하지 않을 수 있다.
다른 예로, 도시된 것과 달리, 제1 하부 반도체 라이너(151)가 형성되는 동안, n형 불순물이 제공되지 않을 수 있다. 하지만, 제1 상부 반도체 라이너(152)가 형성되는 동안, n형 불순물이 제공될 수 있다. 제1 상부 반도체 라이너(152)가 형성되는 동안 제공되는 n형 불순물은 인(P), 비소(As), 안티몬(Sb) 및 비스무트(Bi) 중 적어도 하나를 포함할 수 있다. 이와 같은 경우, 제1 상부 반도체 라이너(152) 내의 n형 불순물의 농도는 제1 필링 반도체막(153)에서 멀어짐에 따라 점진적으로 감소하지 않을 수 있다.
제1 소오스/드레인 패턴(150)이 PMOS의 소오스/드레인에 포함될 경우, 제1 필링 반도체막(153)은 p형 불순물이 도핑된 실리콘-게르마늄을 포함할 수 있다. 예를 들어, p형 불순물은 붕소(B)을 포함할 수 있지만, 이에 제한되는 것은 아니다. 제1 필링 반도체막(153)의 게르마늄의 분율은 제1 하부 반도체 라이너(151)의 게르마늄의 분율 및 제1 상부 반도체 라이너(152)의 게르마늄의 분율보다 크다.
예를 들어, 제1 하부 반도체 라이너(151) 및 제1 상부 반도체 라이너(152)가 형성되는 동안, p형 불순물은 제공될 수 있다. 제1 하부 반도체 라이너(151) 및 제1 상부 반도체 라이너(152)는 도핑된 붕소(B)를 포함할 수 있다. 제1 하부 반도체 라이너(151) 내의 p형 불순물의 농도는 제1 상부 반도체 라이너(152) 내의 p형 불순물의 농도 및 제1 필링 반도체막(153) 내의 p형 불순물의 농도와 다른 것으로 도시되었지만, 이에 제한되는 것은 아니다. 제1 상부 반도체 라이너(152) 내의 p형 불순물의 농도는 제1 필링 반도체막(153) 내의 p형 불순물의 농도와 다른 것으로 도시되었지만, 이에 제한되는 것은 아니다.
도시된 것과 달리, 제1 하부 반도체 라이너(151)가 형성되는 동안, p형 불순물은 제공된다. 하지만, 제1 상부 반도체 라이너(152)가 형성되는 동안, p형 불순물은 제공되지 않을 수 있다.
소오스/드레인 식각 정지막(185)은 제1 게이트 스페이서의 외측벽(140_OSW)과, 제1 소오스/드레인 패턴(150)의 프로파일을 따라 연장될 수 있다. 도시되지 않았지만, 소오스/드레인 식각 정지막(185)은 필드 절연막(105)의 상면 상에 배치될 수 있다.
소오스/드레인 식각 정지막(185)은 이 후에 설명될 제1 층간 절연막(190)에 대해 식각 선택비를 갖는 물질을 포함할 수 있다. 소오스/드레인 식각 정지막(185)은 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산탄질화물(SiOCN), 실리콘 붕소질화물(SiBN), 실리콘 산붕소질화물(SiOBN), 실리콘 산탄화물(SiOC) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
제1 층간 절연막(190)은 소오스/드레인 식각 정지막(185) 상에 배치될 수 있다. 제1 층간 절연막(190)은 제1 소오스/드레인 패턴(150) 상에 배치될 수 있다. 제1 층간 절연막(190)은 제1 게이트 캡핑 패턴(145)의 상면을 덮지 않을 수 있다. 예를 들어, 제1 층간 절연막(190)의 상면은 제1 게이트 캡핑 패턴(145)의 상면과 동일 평면에 놓일 수 있다.
제1 층간 절연막(190)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 저유전율 물질 중 적어도 하나를 포함할 수 있다. 저유전율 물질은 예를 들어, Fluorinated TetraEthylOrthoSilicate (FTEOS), Hydrogen SilsesQuioxane (HSQ), Bis-benzoCycloButene (BCB), TetraMethylOrthoSilicate (TMOS), OctaMethyleyCloTetraSiloxane (OMCTS), HexaMethylDiSiloxane (HMDS), TriMethylSilyl Borate (TMSB), DiAcetoxyDitertiaryButoSiloxane (DADBS), TriMethylSilil Phosphate (TMSP), PolyTetraFluoroEthylene (PTFE), TOSZ(Tonen SilaZen), FSG(Fluoride Silicate Glass), polypropylene oxide와 같은 polyimide nanofoams, CDO(Carbon Doped silicon Oxide), OSG(Organo Silicate Glass), SiLK, Amorphous Fluorinated Carbon, silica aerogels, silica xerogels, mesoporous silica 또는 이들의 조합을 포함할 수 있지만, 이에 제한되는 것은 아니다.
제1 소오스/드레인 컨택(180)은 제1 소오스/드레인 패턴(150) 상에 배치된다. 제1 소오스/드레인 컨택(180)은 제1 소오스/드레인 패턴(150)과 연결된다. 제1 소오스/드레인 컨택(180)은 제1 층간 절연막(190) 및 소오스/드레인 식각 정지막(185)을 통과하여 제1 소오스/드레인 패턴(150)과 연결될 수 있다.
제1 소오스/드레인 컨택(180)과 제1 소오스/드레인 패턴(150) 사이에, 제1 금속 실리사이드막(155)이 더 배치될 수 있다.
제1 소오스/드레인 컨택(180)은 단일막인 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다. 제1 소오스/드레인 컨택(180)은 예를 들어, 금속, 금속 합금, 도전성 금속 질화물, 도전성 금속 탄화물, 도전성 금속 산화물, 도전성 금속 탄질화물 및 2차원 물질(Two-dimensional(2D) material) 중 적어도 하나를 포함할 수 있다.
제1 금속 실리사이드막(155)은 금속 실리사이드를 포함할 수 있다.
제2 층간 절연막(191)은 제1 층간 절연막(190) 상에 배치된다. 제2 층간 절연막(191)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 저유전율 물질 중 적어도 하나를 포함할 수 있다.
배선 구조체(205)는 제2 층간 절연막(191) 내에 배치된다. 배선 구조체(205)는 제1 소오스/드레인 컨택(180)과 연결될 수 있다. 배선 구조체(205)는 배선 라인(207)과, 배선 비아(206)을 포함할 수 있다.
배선 라인(207) 및 배선 비아(206)는 서로 구분되는 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한 되는 것은 아니다. 즉, 일 예로, 배선 비아(206)을 형성한 후, 배선 라인(207)이 형성될 수 있다. 다른 예로, 배선 비아(206) 및 배선 라인(207)은 동시에 형성될 수 있다.
배선 라인(207) 및 배선 비아(206)은 각각 단일막인 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다. 배선 라인(207) 및 배선 비아(206)은 각각 예를 들어, 금속, 금속 합금, 도전성 금속 질화물, 도전성 금속 탄화물, 도전성 금속 산화물, 도전성 금속 탄질화물 및 2차원 물질(Two-dimensional(2D) material) 중 적어도 하나를 포함할 수 있다.
예를 들어, 배선 구조체(205)와 연결되는 부분의 제1 소오스/드레인 컨택(180)의 상면은 배선 구조체(205)와 연결되지 않는 부분의 제1 소오스/드레인 컨택(180)의 상면과 동일 평면에 놓일 수 있다.
도 9는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 도 10은 도 9의 SCAN LINE을 따라 탄소의 농도를 개략적으로 도시한 도면이다. 설명의 편의상, 도 1 내지 도 8을 이용하여 설명한 것과 다른 점을 중심으로 설명한다. 참고적으로 도 9는 도 2의 P 영역을 확대하여 도시한 도면이다.
도 9 및 도 10을 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 제1 하부 반도체 라이너(151)는 탄소 언도프 영역(151_CUR)과, 탄소 확산 영역(151_CDR)을 포함할 수 있다.
탄소 확산 영역(151_CDR)은 제1 상부 반도체 라이너(152)에 도핑된 탄소의 일부가 제1 하부 반도체 라이너(151) 내로 확산된 영역일 수 있다. 탄소 확산 영역(151_CDR) 내의 탄소의 농도는 탄소 언도프 영역(151_CUR)에서 멀어짐에 따라 증가한다. 다르게 설명하면, 탄소 확산 영역(151_CDR) 내의 탄소의 농도는 제1 필링 반도체막(153)에서 멀어짐에 따라 감소한다. 도 10에 도시된 것과 달리, 제1 필링 반도체막(153)은 제1 상부 반도체 라이너(152)로부터 확산된 탄소를 포함하지 않을 수 있다.
예를 들어, 탄소 언도프 영역(151_CUR)은 제1 소오스/드레인 리세스(150R)의 측벽 및 바닥면을 따라 연장될 수 있다. 탄소 언도프 영역(151_CUR)은 제1 소오스/드레인 리세스(150R)의 측벽 및 바닥면을 따라 연속적으로 형성될 수 있다.
탄소 확산 영역(151_CDR)은 제1 상부 반도체 라이너(152)와, 탄소 언도프 영역(151_CUR) 사이에 배치된다. 탄소 확산 영역(151_CDR)은 제1 소오스/드레인 리세스(150R)의 측벽 및 바닥면을 따라 연장될 수 있다. 탄소 확산 영역(151_CDR)은 제1 하부 반도체 라이너(151)의 라이너 부분의 일부일 수 있다. 다르게 설명하면, 탄소 확산 영역(151_CDR)은 제1 시트 패턴(NS1)의 종단과 접촉하지 않을 수 있다.
탄소 언도프 영역(151_CUR)은 이너 게이트 구조체(INT1_GS1, INT2_GS1, INT3_GS1)의 제1 게이트 절연막(130)과 접촉한다. 탄소 확산 영역(151_CDR)은 이너 게이트 구조체(INT1_GS1, INT2_GS1, INT3_GS1)의 제1 게이트 절연막(130)과 접촉하지 않을 수 있다.
도 11은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 9 및 도 10을 이용하여 설명한 것과 다른 점을 중심으로 설명한다. 참고적으로 도 11은 도 2의 P 영역을 확대하여 도시한 도면이다.
도 11을 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 탄소 언도프 영역(151_CUR)은 제1 소오스/드레인 리세스(150R)의 측벽 및 바닥면을 따라 연속적으로 형성되지 않는다.
단면도적으로, 탄소 언도프 영역(151_CUR)은 서로 간에 이격된 아일랜드 형태를 가질 수 있다. 탄소 언도프 영역(151_CUR)은 제3 방향(D3)으로 이격된 복수의 서브 탄소 언도프 영역을 포함할 수 있다.
예를 들어, 탄소 언도프 영역(151_CUR)은 제3 방향(D3)으로 이격된 제1 서브 탄소 언도프 영역과, 제2 서브 탄소 언도프 영역을 포함할 수 있다. 제1 서브 탄소 언도프 영역은 제2 서브 탄소 언도프 영역과 직접 연결되지 않는다. 제1 서브 탄소 언도프 영역은 탄소 확산 영역(151_CDR)을 통해, 제2 서브 탄소 언도프 영역과 연결된다.
탄소 확산 영역(151_CDR)은 제1 시트 패턴(NS1)의 종단과 접촉할 수 있다. 예를 들어, 탄소 확산 영역(151_CDR)은 이너 게이트 구조체(INT1_GS1, INT2_GS1, INT3_GS1)의 제1 게이트 절연막(130)과 접촉하지 않을 수 있다.
도시된 것과 달리, 이너 게이트 구조체(INT1_GS1, INT2_GS1, INT3_GS1)의 일부는 탄소 확산 영역(151_CDR)과 접촉할 수 있다.
도 12는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 도 13은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 도 14는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 1 내지 도 8을 이용하여 설명한 것과 다른 점을 중심으로 설명한다. 참고적으로, 도 12 내지 도 14는 각각 도 2의 P 영역을 확대하여 도시한 도면이다.
도 12를 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 제1 하부 반도체 라이너(151) 전체는 탄소 확산 영역(151_CDR)일 수 있다.
제1 하부 반도체 라이너(151)는 탄소 언도프 영역(도 11의 151_CUR)을 포함하지 않는다.
도 13을 참고하면, 몇몇 실시예들에 따른 반도체 장치는 이너 게이트 구조체(INT1_GS1, INT2_GS1, INT3_GS1)와 제1 하부 반도체 라이너(151) 사이에 배치된 반도체 잔여(residue) 패턴(SP_R)을 더 포함할 수 있다.
반도체 잔여 패턴(SP_R)은 제1 시트 패턴(NS1)과 접촉할 수 있다. 반도체 잔여 패턴(SP_R)은 제1 하부 반도체 라이너의 외측벽(도 4의 151_OSW) 및 이너 게이트 구조체(INT1_GS1, INT2_GS1, INT3_GS1)의 측벽과 접촉할 수 있다.
반도체 잔여 패턴(SP_R)은 예를 들어, 실리콘-게르마늄을 포함할 수 있다. 제1 하부 반도체 라이너(151)가 실리콘-게르마늄을 포함할 경우, 반도체 잔여 패턴(SP_R)의 게르마늄의 분율은 제1 하부 반도체 라이너막(151)의 게르마늄 분율보다 크다. 반도체 잔여 패턴(SP_R)은 희생 패턴(도 29의 SC_L)이 제거되고 남은 나머지일 수 있다.
도 14를 참고하면, 몇몇 실시예들에 따른 반도체 장치는 이너 게이트 구조체(INT1_GS1, INT2_GS1, INT3_GS1)와 제1 하부 반도체 라이너(151) 사이에 배치된 이너 게이트 에어갭(INT_AG)을 더 포함할 수 있다.
이너 게이트 에어갭(INT_AG)은 제1 하부 반도체 라이너(151)와, 이너 게이트 구조체(INT1_GS1, INT2_GS1, INT3_GS1)의 제1 게이트 절연막(130) 사이에 배치될 수 있다. 이너 게이트 에어갭(INT_AG)은 제1 하부 반도체 라이너(151)와, 제1 시트 패턴(NS1)과, 이너 게이트 구조체(INT1_GS1, INT2_GS1, INT3_GS1) 사이에 정의될 수 있다.
도시되지 않았지만, 제1 게이트 절연막(130)이 계면막(interfacial layer)과, 고유전율 절연막을 포함할 경우, 계면막은 이너 게이트 에어갭(INT_AG)과 접촉하는 제1 하부 반도체 라이너(151) 상에 형성될 수 있다.
도 15 및 도 16은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 1 내지 도 8을 이용하여 설명한 것과 다른 점을 중심으로 설명한다. 참고적으로, 도 15는 도 1의 A - A를 따라 절단한 단면도이고, 도 16은 도 15의 C - C를 따라 잘라 위에서 본 평면도이다.
도 15 및 도 16을 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 제1 소오스/드레인 패턴(150)은 제1 상부 반도체 라이너(152)와 제1 필링 반도체막(153) 사이에 배치된 삽입 반도체 라이너(154)를 더 포함할 수 있다.
삽입 반도체 라이너(154)는 제1 상부 반도체 라이너(152)와 제1 필링 반도체막(153) 사이의 경계를 따라 연장된다.
제1 소오스/드레인 패턴(150)이 NMOS의 소오스/드레인에 포함될 경우, 삽입 반도체 라이너(154)는 도핑된 제2 n형 불순물을 포함할 수 있다. 삽입 반도체 라이너(154)는 제2 n형 불순물이 도핑된 실리콘을 포함할 수 있다. 예를 들어, 제2 n형 불순물은 제1 필링 반도체막(153)에 포함된 제1 n형 불순물과 다를 수 있다. 제2 n형 불순물은 비소(As), 안티몬(Sb) 및 비스무트(Bi) 중 적어도 하나를 포함할 수 있다. 예를 들어, 삽입 반도체 라이너(154)는 비소(As)가 도핑된 실리콘막을 포함할 수 있다.
제1 소오스/드레인 패턴(150)이 PMOS의 소오스/드레인에 포함될 경우, 삽입 반도체 라이너(154)는 p형 불순물이 도핑된 실리콘-게르마늄을 포함할 수 있다. 제1 필링 반도체막(153)의 게르마늄의 분율은 삽입 반도체 라이너(154)의 게르마늄의 분율보다 크다. 제1 상부 반도체 라이너(152)가 실리콘-게르마늄을 포함할 경우, 삽입 반도체 라이너(154)의 게르마늄의 분율은 제1 상부 반도체 라이너(152)의 게르마늄의 분율보다 클 수 있다.
도 17 내지 도 19는 각각 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 도 20 및 도 21은 각각 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 1 내지 도 8을 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 17을 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 제1 소오스/드레인 패턴(150)은 적층 결함(stacking fault)(150_SF)을 포함할 수 있다.
적층 결함(150_SF)은 제1 필링 반도체막(153) 내에 배치된다. 단면도적으로, 적층 결함(150_SF)은 제1 게이트 스페이서(140)에서 제1 하부 패턴(BP1)을 향해 경사진 모양을 갖는다.
도 18을 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 제1 소오스/드레인 패턴(150)은 소오스/드레인 에어갭(150_AG)을 포함할 수 있다.
에어갭(150_AG)은 제1 필링 반도체막(153) 내에 배치된다.
도 19를 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 제1 소오스/드레인 리세스(150R)는 복수의 폭 확장 영역(도 2의 150R_ER)을 포함하지 않는다.
제1 소오스/드레인 리세스(150R)의 측벽은 웨이비(wavy)한 형태를 갖지 않는다. 제1 소오스/드레인 리세스(150R)의 측벽 중 상부는 제1 하부 패턴(BP1)에서 멀어짐에 따라 제1 방향(D1)으로의 폭이 감소할 수 있다.
도 20을 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 배선 구조체(205)와 연결되지 않는 부분의 제1 소오스/드레인 컨택(180)의 상면은 제1 게이트 캡핑 패턴(145)의 상면보다 낮다.
배선 구조체(205)와 연결되는 부분의 제1 소오스/드레인 컨택(180)의 상면은 배선 구조체(205)와 연결되지 않는 부분의 제1 소오스/드레인 컨택(180)의 상면보다 낮다.
도 21을 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 제1 소오스/드레인 컨택(180)은 하부 소오스/드레인 컨택(181)과, 상부 소오스/드레인 컨택(182)을 포함한다.
상부 소오스/드레인 컨택(182)은 배선 구조체(205)와 연결되는 부분에 배치될 수 있다. 반면, 상부 소오스/드레인 컨택(182)은 배선 구조체(205)와 연결되지 않는 부분에 배치되지 않을 수 있다.
배선 라인(207)은 배선 비아(도 2의 206) 없이 제1 소오스/드레인 컨택(180)과 연결될 수 있다. 배선 구조체(205)는 배선 비아(도 2의 206)을 포함하지 않을 수 있다.
하부 소오스/드레인 컨택(181)과, 상부 소오스/드레인 컨택(182)은 각각 각 단일막인 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다. 하부 소오스/드레인 컨택(181)과, 상부 소오스/드레인 컨택(182)은 각각 예를 들어, 금속, 금속 합금, 도전성 금속 질화물, 도전성 금속 탄화물, 도전성 금속 산화물, 도전성 금속 탄질화물 및 2차원 물질(Two-dimensional(2D) material) 중 적어도 하나를 포함할 수 있다.
도 22 및 도 23은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다. 참고적으로, 도 22는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 예시적인 평면도이다. 도 23은 도 22의 D - D를 따라 절단한 단면도들이다.
또한, 도 22의 A - A를 따라 절단한 단면도는 도 2, 도 15, 도 17 내지 도 29 중 하나와 동일할 수 있다. 덧붙여, 도 22의 제1 영역(I)에 관한 설명은 도 1 내지 도 19를 이용하여 설명한 것 중 NMOS와 관련된 부분과 실질적으로 동일할 수 있다. 따라서, 이하의 설명은 도 22의 제2 영역(II)에 관한 내용을 중심으로 설명한다.
도 22 및 도 23을 참고하면, 몇몇 실시예들에 따른 반도체 장치는 제1 활성 패턴(AP1)과, 복수의 제1 게이트 구조체(GS1)과, 제1 소오스/드레인 패턴(150)과, 제2 활성 패턴(AP2)과, 복수의 제2 게이트 구조체(GS2)와, 제2 소오스/드레인 패턴(250)을 포함할 수 있다.
기판(100)은 제1 영역(I) 및 제2 영역(II)을 포함할 수 있다. 제1 영역(I)은 NMOS가 형성되는 영역이고, 제2 영역(II)은 PMOS가 형성되는 영역일 수 있다.
제1 활성 패턴(AP1)과, 복수의 제1 게이트 구조체(GS1)와, 제1 소오스/드레인 패턴(150)은 기판(100)의 제1 영역(I)에 배치된다. 제2 활성 패턴(AP2)과, 복수의 제2 게이트 구조체(GS2)와, 제2 소오스/드레인 패턴(250)은 기판(100)의 제2 영역(II)에 배치된다.
제2 활성 패턴(AP2)은 제2 하부 패턴(BP2)과, 복수의 제2 시트 패턴(NS2)을 포함할 수 있다. 복수의 제2 시트 패턴(NS2)은 제2 하부 패턴의 상면(BP2_US) 상에 배치된다. 제2 시트 패턴(NS2)은 제3 방향(D3)으로 대향되는 상면(NS2_US) 및 하면(NS2_BS)를 포함한다. 제2 하부 패턴(BP2) 및 제2 시트 패턴(NS2)은 각각 원소 반도체 물질인 실리콘 또는 게르마늄, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체 중 하나를 포함할 수 있다. 몇몇 실시예들에 따른 반도체 장치에서, 제2 하부 패턴(BP2)은 실리콘을 포함하는 실리콘 하부 패턴이고, 제2 시트 패턴(NS2)은 실리콘을 포함하는 실리콘 시트 패턴일 수 있다.
복수의 제2 게이트 구조체(GS2)는 기판(100) 상에 배치될 수 있다. 제2 게이트 구조체(GS2)는 제2 활성 패턴(AP2) 상에 배치될 수 있다. 제2 게이트 구조체(GS2)는 제2 활성 패턴(AP2)과 교차할 수 있다. 제2 게이트 구조체(GS2)는 제2 하부 패턴(BP2)과 교차할 수 있다. 제2 게이트 구조체(GS2)는 각각의 제2 시트 패턴(NS2)을 감쌀 수 있다. 제2 게이트 구조체(GS2)는 제3 방향(D3)으로 인접한 제2 시트 패턴(NS2) 사이와, 제2 하부 패턴(BP2)과 제2 시트 패턴(NS2) 사이에 배치된 복수의 이너 게이트 구조체(INT1_GS2, INT2_GS2, INT3_GS2)를 포함할 수 있다. 제2 게이트 구조체(GS2)는 예를 들어, 제2 게이트 전극(220), 제2 게이트 절연막(230), 제2 게이트 스페이서(240) 및 제2 게이트 캡핑 패턴(245)을 포함할 수 있다.
제2 소오스/드레인 패턴(250)은 제2 활성 패턴(AP2) 상에 형성될 수 있다. 제2 소오스/드레인 패턴(250)은 제2 하부 패턴(BP2) 상에 형성될 수 있다. 제2 소오스/드레인 패턴(250)은 제2 시트 패턴(NS2)과 연결될 수 있다. 제2 소오스/드레인 패턴(250)은 제2 시트 패턴(NS2)을 채널 영역으로 사용하는 트랜지스터의 소오스/드레인에 포함될 수 있다.
제2 소오스/드레인 패턴(250)은 제2 소오스/드레인 리세스(250R) 내에 배치될 수 있다. 제2 소오스/드레인 리세스(250R)는 복수의 폭 확장 영역(250R_ER)을 포함할 수 있다. 제2 소오스/드레인 리세스(250R)의 바닥면은 제2 하부 패턴(BP2)에 의해 정의될 수 있다. 제2 소오스/드레인 리세스(250R)의 측벽은 제2 시트 패턴(NS2) 및 이너 게이트 구조체(INT1_GS2, INT2_GS2, INT3_GS2)에 의해 정의될 수 있다. 제
제2 소오스/드레인 패턴(250)은 이너 게이트 구조체(INT1_GS2, INT2_GS2, INT3_GS2)의 제2 게이트 절연막(230) 및 제2 하부 패턴(BP2)과 접촉할 수 있다. 제2 소오스/드레인 패턴(250)은 제2 반도체 라이너(251)와, 제2 필링 반도체막(252)을 포함할 수 있다.
제2 반도체 라이너(251)는 제2 소오스/드레인 리세스(250R)을 따라 연속적으로 형성될 수 있다. 제2 반도체 라이너(251)는 제2 시트 패턴(NS2), 제2 하부 패턴(BP2) 및 이너 게이트 구조체(INT1_GS2, INT2_GS2, INT3_GS2)의 제2 게이트 절연막(230)과 접촉한다.
제2 필링 반도체막(252)은 제2 반도체 라이너(251) 상에 배치된다. 제2 필링 반도체막(252)은 제2 소오스/드레인 리세스(250R)을 채울 수 있다.
제2 소오스/드레인 패턴(250)은 도핑된 p형 불순물을 포함한다. 제2 반도체 라이너(251) 및 제2 필링 반도체막(252)은 예를 들어, 실리콘-게르마늄을 포함할 수 있다. 제2 반도체 라이너(251) 및 제2 필링 반도체막(252)은 p형 불순물이 도핑된 실리콘-게르마늄막일 수 있다.
제1 소오스/드레인 패턴(150)과 달리, 제2 소오스/드레인 패턴(250)은 제1 상부 반도체 라이너(도 2의 152)와 같은 반도체 라이너를 포함하지 않는다. 즉, 제2 소오스/드레인 패턴(250)은 탄소가 도핑되면서 제2 소오스/드레인 리세스(250R)의 측벽 및 바닥면을 따라 연장된 반도체 라이너를 포함하지 않는다. 즉,
제2 소오스/드레인 컨택(280)은 제2 소오스/드레인 패턴(250) 상에 배치된다. 제2 소오스/드레인 컨택(280)은 제2 소오스/드레인 패턴(250)과 연결된다. 제2 소오스/드레인 컨택(280)과 제2 소오스/드레인 패턴(250) 사이에, 제2 금속 실리사이드막(255)이 더 배치될 수 있다.
도 24 내지 도 30은 몇몇 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다. 참고적으로, 도 24 내지 도 30은 도 1의 A - A를 따라 절단한 단면도일 수 있다.
도 24를 참고하면, 기판(100) 상에, 제1 하부 패턴(BP1) 및 상부 패턴 구조체(U_AP)가 형성될 수 있다.
상부 패턴 구조체(U_AP)는 제1 하부 패턴(BP1) 상에 배치될 수 있다. 상부 패턴 구조체(U_AP)는 제1 하부 패턴(BP1) 상에 교대로 적층된 복수의 희생 패턴(SC_L)과, 복수의 액티브 패턴(ACT_L)을 포함할 수 있다.
예를 들어, 희생 패턴(SC_L)은 실리콘-게르마늄막을 포함할 수 있다. 액티브 패턴(ACT_L)은 실리콘막을 포함할 수 있다.
이어서, 상부 패턴 구조체(U_AP) 상에, 더미 게이트 절연막(130p), 더미 게이트 전극(120p) 및 더미 게이트 캡핑막(120_HM)이 형성될 수 있다. 더미 게이트 절연막(130p)은 예를 들어, 실리콘 산화물을 포함할 수 있지만, 이에 제한되는 것은 아니다. 더미 게이트 전극(120p)은 예를 들어, 폴리 실리콘을 포함할 수 있지만, 이에 제한되는 것은 아니다. 더미 게이트 캡핑막(120_HM)은 예를 들어, 실리콘 질화물을 포함할 수 있지만, 이에 제한되는 것은 아니다.
제1 더미 게이트 전극(120p)의 측벽 상에, 프리 게이트 스페이서(140p)가 형성될 수 있다.
도 25 및 도 26을 참고하면, 더미 게이트 전극(120p)을 마스크로 이용하여, 상부 패턴 구조체(U_AP) 내에 제1 소오스/드레인 리세스(150R)가 형성될 수 있다.
제1 소오스/드레인 리세스(150R)의 일부는 제1 하부 패턴(BP1) 내에 형성될 수 있다. 제1 소오스/드레인 리세스(150R)의 바닥면은 제1 하부 패턴(BP1)에 의해 정의될 수 있다.
도 25에서, 제1 소오스/드레인 리세스(150R)의 제1 방향(D1)으로의 폭은 제1 하부 패턴(BP1)에서 멀어짐에 따라 증가하다가 감소할 수 있다.
도 26에서, 제1 소오스/드레인 리세스(150R)은 복수의 폭 확장 영역(150R_ER)을 포함할 수 있다. 예를 들어, 도 25와 같은 제1 소오스/드레인 리세스(150R)을 형성한 후, 희생 패턴(SC_L)이 추가적으로 식각되어, 제1 소오스/드레인 리세스의 폭 확장 영역(150R_ER)이 형성될 수 있다. 이를 통해, 제1 소오스/드레인 리세스(150R)의 측벽은 웨이비한 형태를 가질 수 있다. 다만, 복수의 폭 확장 영역(150R_ER)을 포함하는 제1 소오스/드레인 리세스(150R)를 제조하는 방법은 상술한 것에 의해 제한되는 것은 아니다.
이후의 제조 방법은 도 26에 도시된 제1 소오스/드레인 리세스(150R)를 이용하여 진행하는 것으로 설명한다.
도 27을 참고하면, 제1 하부 반도체 라이너(151)는 제1 소오스/드레인 리세스(150R)의 측벽 및 바닥면을 따라 형성될 수 있다.
제1 상부 반도체 라이너(152)는 제1 하부 반도체 라이너(151) 상에 형성된다. 제1 상부 반도체 라이너(152)는 제1 소오스/드레인 리세스(150R)의 측벽 및 바닥면을 따라 형성될 수 있다.
제1 하부 반도체 라이너(151) 및 제1 상부 반도체 라이너(152)는 각각 에피택셜 성장 방법을 이용하여 형성될 수 있다.
도 28을 참고하면, 제1 필링 반도체막(153)은 제1 상부 반도체 라이너(152) 상에 형성된다.
제1 필링 반도체막(153)은 제1 소오스/드레인 리세스(150R)를 채울 수 있다. 제1 소오스/드레인 패턴(150)은 제1 하부 패턴(BP1) 상에 형성된다.
도 29를 참고하면, 제1 소오스/드레인 패턴(150) 상에 소오스/드레인 식각 정지막(185) 및 층간 절연막(190)이 순차적으로 형성된다.
이어서, 층간 절연막(190)의 일부와, 소오스/드레인 식각 정지막(185)의 일부와, 더미 게이트 캡핑막(120_HM)을 제거하여, 더미 게이트 전극(120p)의 상면을 노출시킨다. 더미 게이트 전극(120p)의 상면이 노출되는 동안, 제1 게이트 스페이서(140)가 형성될 수 있다.
도 29 및 도 30을 참고하면, 더미 게이트 절연막(130p), 더미 게이트 전극(120p)을 제거하여, 제1 게이트 스페이서(140) 사이의 상부 패턴 구조체(U_AP)가 노출될 수 있다.
이어서, 희생 패턴(SC_L)을 제거하여, 제1 시트 패턴(NS1)이 형성될 수 있다. 제1 시트 패턴(NS1)은 제1 소오스/드레인 패턴(150)과 연결된다. 이를 통해, 제1 하부 패턴(BP1) 및 제1 시트 패턴(NS1)을 포함한 제1 활성 패턴(AP1)이 형성된다.
또한, 희생 패턴(SC_L)를 제거하여, 제1 게이트 스페이서(140) 사이에, 게이트 트렌치(120t)가 형성된다. 희생 패턴(SC_L)이 제거되면, 제1 소오스/드레인 패턴(150)의 일부가 노출될 수 있다.
이어서, 도 2를 참고하면, 게이트 트렌치(120t) 내에 제1 게이트 절연막(130) 및 제1 게이트 전극(120)이 형성될 수 있다. 또한, 제1 게이트 캡핑 패턴(145)이 형성될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 105: 필드 절연막
150, 250: 소오스/드레인 패턴 151, 152: 반도체 라이너
AP1, AP2: 활성 패턴 BP1, BP2: 하부 패턴
NS1, NS2: 시트 패턴

Claims (20)

  1. 하부 패턴과, 상기 하부 패턴과 제1 방향으로 이격된 복수의 시트 패턴을 포함하는 활성 패턴;
    상기 하부 패턴 상에 제2 방향으로 이격되어 배치되고, 게이트 전극 및 게이트 절연막을 포함하는 복수의 게이트 구조체;
    인접하는 상기 게이트 구조체 사이에 정의된 소오스/드레인 리세스; 및
    상기 소오스/드레인 리세스를 채우는 소오스/드레인 패턴을 포함하고,
    상기 소오스/드레인 패턴은 상기 소오스/드레인 리세스의 측벽 및 바닥면을 따라 연장된 제1 반도체 라이너와, 상기 제1 반도체 라이너 상에 상기 소오스/드레인 리세스의 측벽 및 바닥면을 따라 연장된 제2 반도체 라이너와, 상기 제2 반도체 라이너 상에 상기 소오스/드레인 리세스를 채우는 필링 반도체막을 포함하고,
    상기 제2 반도체 라이너는 도핑된 탄소를 포함하고,
    상기 제1 반도체 라이너는 상기 하부 패턴 및 상기 시트 패턴과 접촉하고,
    상기 제1 반도체 라이너는 탄소 언도프(carbon undoped) 영역을 포함하는 반도체 장치.
  2. 제1 항에 있어서,
    상기 제1 반도체 라이너 전체는 상기 탄소 언도프 영역인 반도체 장치.
  3. 제1 항에 있어서,
    상기 제1 반도체 라이너는 상기 소오스/드레인 리세스의 측벽 및 바닥면을 따라 연장된 탄소 확산 영역을 포함하고,
    상기 탄소 확산 영역은 상기 탄소 언도프 영역과 상기 제2 반도체 라이너 사이에 배치되고,
    상기 탄소 확산 영역의 탄소의 농도는 상기 탄소 언도프 영역에서 멀어짐에 따라 증가하는 반도체 장치.
  4. 제3 항에 있어서,
    상기 탄소 언도프 영역은 상기 소오스/드레인 리세스의 측벽 및 바닥면을 따라 연속적으로 형성된 반도체 장치.
  5. 제3 항에 있어서,
    상기 탄소 언도프 영역은 상기 제1 방향으로 이격된 제1 서브 탄소 언도프 영역 및 제2 서브 탄소 언도프 영역을 포함하는 반도체 장치.
  6. 제1 항에 있어서,
    상기 게이트 구조체는 상기 하부 패턴 및 상기 시트 패턴 사이와, 인접하는 상기 시트 패턴 사이에 배치되고, 상기 게이트 전극 및 상기 게이트 절연막을 포함하는 이너(inner) 게이트 구조체를 포함하고,
    상기 제1 반도체 라이너는 상기 이너 게이트 구조체의 상기 게이트 절연막과 접촉하는 반도체 장치.
  7. 제1 항에 있어서,
    상기 필링 반도체막은 도핑된 인(P)을 포함하고,
    상기 필링 반도체막은 상기 제2 반도체 라이너와 접촉하는 반도체 장치.
  8. 제1 항에 있어서,
    상기 소오스/드레인 패턴은 상기 제2 반도체 라이너와 상기 필링 반도체막 사이에 배치된 제3 반도체 라이너를 더 포함하고,
    상기 필링 반도체막은 도핑된 제1 n형 불순물을 포함하고,
    상기 제3 반도체 라이너는 도핑된 제2 n형 불순물을 포함하는 반도체 장치.
  9. 제1 항에 있어서,
    상기 필링 반도체막 및 상기 제1 반도체 라이너는 도핑된 붕소(B)를 포함하는 반도체 장치.
  10. 제1 항에 있어서,
    각각의 상기 제1 반도체 라이너 및 상기 제2 반도체 라이너는 실리콘막 및 실리콘 게르마늄막 중 하나를 포함하는 반도체 장치.
  11. 하부 패턴과, 상기 하부 패턴과 제1 방향으로 이격된 복수의 시트 패턴을 포함하는 활성 패턴;
    상기 하부 패턴 상에 제2 방향으로 이격되어 배치되고, 게이트 전극 및 게이트 절연막을 포함하는 복수의 게이트 구조체;
    인접하는 상기 게이트 구조체 사이에 정의되고, 복수의 폭 확장 영역을 포함하는 소오스/드레인 리세스; 및
    상기 소오스/드레인 리세스를 채우는 소오스/드레인 패턴을 포함하고,
    상기 게이트 구조체는 상기 하부 패턴 및 상기 시트 패턴 사이와, 인접하는 상기 시트 패턴 사이에 배치되고, 상기 게이트 전극 및 상기 게이트 절연막을 포함하는 이너 게이트 구조체를 포함하고,
    상기 소오스/드레인 패턴은 상기 소오스/드레인 리세스의 측벽 및 바닥면을 따라 연장된 제1 반도체 라이너 및 제2 반도체 라이너와, 상기 제2 반도체 라이너 상에 인(P)이 도핑된 필링 반도체막을 포함하고,
    상기 제2 반도체 라이너는 상기 제1 반도체 라이너 및 상기 필링 반도체막 사이에 배치되고, 도핑된 탄소를 포함하고,
    상기 제1 반도체 라이너는 상기 이너 게이트 구조체의 상기 게이트 절연막과 접촉하는 탄소 언도프 영역을 포함하고,
    상기 하부 패턴의 상면에서 멀어짐에 따라, 각각의 폭 확장 영역의 상기 제1 방향으로의 폭은 증가하다가 감소하고,
    상기 폭 확장 영역의 제2 방향으로의 폭이 최대인 지점은 상기 하부 패턴 및 상기 시트 패턴과, 상기 제1 방향으로 인접하는 상기 시트 패턴 사이에 위치하는 반도체 장치.
  12. 제11 항에 있어서,
    상기 제1 반도체 라이너 전체는 상기 탄소 언도프 영역인 반도체 장치.
  13. 제11 항에 있어서,
    상기 탄소 언도프 영역은 상기 소오스/드레인 리세스의 측벽 및 바닥면을 따라 연속적으로 형성된 반도체 장치.
  14. 제13 항에 있어서,
    상기 제1 반도체 라이너는 상기 소오스/드레인 리세스의 측벽 및 바닥면을 따라 연장된 탄소 확산 영역을 포함하고,
    상기 탄소 확산 영역은 상기 탄소 언도프 영역과 상기 제2 반도체 라이너 사이에 배치되고,
    상기 탄소 확산 영역의 탄소의 농도는 상기 탄소 언도프 영역에서 멀어짐에 따라 증가하는 반도체 장치.
  15. 제11 항에 있어서,
    상기 소오스/드레인 패턴은 상기 제2 반도체 라이너와 상기 필링 반도체막 사이에 배치된 제3 반도체 라이너를 더 포함하고,
    상기 제3 반도체 라이너는 도핑된 n형 불순물을 포함하고,
    상기 n형 불순물은 비소(As), 안티모니(Sb) 및 비스무트(Bi) 중 하나를 포함하는 반도체 장치.
  16. 제11 항에 있어서,
    상기 필링 반도체막은 상기 제2 반도체 라이너와 접촉하는 반도체 장치.
  17. 제11 항에 있어서,
    상기 필링 반도체막은 에어갭(air gap)을 포함하는 반도체 장치.
  18. 제1 하부 패턴과, 상기 제1 하부 패턴과 제1 방향으로 이격된 복수의 제1 시트 패턴을 포함하는 제1 활성 패턴;
    제2 하부 패턴과, 상기 제2 하부 패턴과 상기 제1 방향으로 이격된 복수의 제2 시트 패턴을 포함하는 제2 활성 패턴;
    상기 제1 하부 패턴 상에 제2 방향으로 이격되어 배치되고, 제1 게이트 전극 및 제1 게이트 절연막을 포함하는 복수의 제1 게이트 구조체;
    상기 제2 하부 패턴 상에 상기 제2 방향으로 이격되어 배치되고, 제2 게이트 전극 및 제2 게이트 절연막을 포함하는 복수의 제2 게이트 구조체;
    인접하는 상기 제1 게이트 구조체 사이에 정의된 제1 소오스/드레인 리세스;
    인접하는 상기 제2 게이트 구조체 사이에 정의된 제2 소오스/드레인 리세스;
    상기 제1 소오스/드레인 리세스 내에 배치되고, 상기 제1 게이트 절연막 및 상기 제1 하부 패턴과 접촉하는 제1 소오스/드레인 패턴; 및
    상기 제2 소오스/드레인 리세스 내에 배치되고, 상기 제2 게이트 절연막 및 상기 제2 하부 패턴과 접촉하고, p형 불순물을 포함하는 제2 소오스/드레인 패턴을 포함하고,
    상기 제1 소오스/드레인 패턴은 상기 제1 소오스/드레인 리세스의 측벽 및 바닥면을 따라 연장된 제1 하부 반도체 라이너와, 상기 제1 하부 반도체 라이너 상에 상기 제1 소오스/드레인 리세스의 측벽 및 바닥면을 따라 연장된 제1 상부 반도체 라이너와, 상기 제1 상부 반도체 라이너 상에 도핑된 인(P)을 포함하는 제1 필링 반도체막을 포함하고,
    상기 제1 상부 반도체 라이너는 탄소가 도핑된 실리콘막을 포함하고,
    상기 제1 하부 반도체 라이너는 상기 제1 하부 패턴 및 상기 제1 시트 패턴과 접촉하고, 상기 제1 소오스/드레인 리세스의 측벽 및 바닥면을 따라 연장된 탄소 언도프 영역을 포함하고,
    상기 제2 소오스/드레인 패턴은 탄소가 도핑되고 상기 제2 소오스/드레인 리세스의 측벽 및 바닥면을 따라 연장된 반도체 라이너를 비포함하는 반도체 장치.
  19. 제18 항에 있어서,
    상기 제1 상부 반도체 라이너는 상기 제1 필링 반도체막과 접촉하는 반도체 장치.
  20. 제18 항에 있어서,
    상기 제1 소오스/드레인 패턴은 상기 제1 필링 반도체막과 상기 제1 상부 반도체 라이너 사이에 배치된 삽입 반도체 라이너를 더 포함하고,
    상기 삽입 반도체 라이너는 도핑된 비소(As)를 포함하는 반도체 장치.
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