CN117133807A - 半导体器件 - Google Patents

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CN
China
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semiconductor
source
pattern
drain
gate
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CN202310589378.9A
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English (en)
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金奇奂
金镜浩
文康薰
李峭蒑
全勇昱
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Samsung Electronics Co Ltd
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Samsung Electronics Co Ltd
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Abstract

一种半导体器件包括：有源图案，包括下部图案和在第一方向上与下部图案间隔开的多个片状图案；多个栅极结构，设置在下部图案上以在第二方向上彼此间隔开，每个栅极结构包括栅电极和栅极绝缘膜；源极/漏极凹陷，限定在相邻的栅极结构之间；以及填充源极/漏极凹陷的源极/漏极图案。每个源极/漏极图案可以包括沿着源极/漏极凹陷的侧壁和底表面延伸的第一半导体衬垫、在第一半导体衬垫上并沿着源极/漏极凹陷的侧壁和底表面延伸的第二半导体衬垫、以及在第二半导体衬垫上并填充源极/漏极凹陷的填充半导体膜。第二半导体衬垫可以掺有碳，第一半导体衬垫可以与下部图案和片状图案接触，同时第一半导体衬垫可以包括未碳掺杂区域。

Description

半导体器件
技术领域
本公开涉及一种半导体器件，具体地，涉及一种包括多栅极晶体管的半导体器件。
背景技术
作为用于增大半导体器件的密度的按比例缩小技术，已经提出多栅极晶体管，其中鳍型、纳米线型或纳米片多沟道有源图案(或硅或其它半导体主体)提供在基板上，并且栅极形成在多沟道有源图案的表面周围。
由于多栅极晶体管使用三维(3D)沟道，所以能够促进按比例缩小。此外，能够在不增大多栅极晶体管的栅极的长度的情况下提高电流控制能力。此外，能够有效地抑制短沟道效应(SCE)，即沟道区域的电位受漏极电压影响的现象。
发明内容
本公开的各方面提供一种能够提高器件性能和可靠性的半导体器件。
然而，将理解，本发明的各方面不限于这里阐述的详细示例。通过参照这里的详细示例性描述，本发明的以上和其它的方面对于本领域普通技术人员将变得明显。
根据本公开的一方面，一种半导体器件包括：有源图案，包括下部图案和在第一方向上与下部图案间隔开的多个片状图案；多个栅极结构，设置在下部图案上并在第二方向上彼此间隔开，每个栅极结构包括栅电极和栅极绝缘膜；源极/漏极凹陷，每个限定在彼此相邻的相应的一对栅极结构之间；以及源极/漏极图案，每个填充源极/漏极凹陷中的相应一个。每个源极/漏极图案可以包括沿着源极/漏极凹陷的侧壁和底表面延伸的第一半导体衬垫、在第一半导体衬垫上并与源极/漏极凹陷的侧壁和底表面相邻地延伸的第二半导体衬垫、以及在第二半导体衬垫上并填充源极/漏极凹陷的填充半导体膜。第二半导体衬垫可以掺有碳。第一半导体衬垫可以与下部图案和片状图案接触，并且第一半导体衬垫可以包括未碳掺杂的区域。
根据本公开的一些示例，一种半导体器件包括：有源图案，包括下部图案和在第一方向上与下部图案间隔开的多个片状图案；多个栅极结构，设置在下部图案上并在第二方向上彼此间隔开，每个栅极结构包括栅电极和栅极绝缘膜；源极/漏极凹陷，每个限定在彼此相邻的相应的一对栅极结构之间，每个源极/漏极凹陷包括多个宽度扩展区域；以及源极/漏极图案，每个填充源极/漏极凹陷中的相应一个，其中每个栅极结构包括内栅极结构，每个内栅极结构设置在相应的一对相邻片状图案之间或者在下部图案和与下部图案相邻的片状图案之间，内栅极结构包括栅极结构的栅电极的相应部分和栅极结构的栅极绝缘膜中的相应一个，其中每个源极/漏极图案包括沿着源极/漏极凹陷的侧壁和底表面延伸的第一半导体衬垫、在第一半导体衬垫上并与源极/漏极凹陷的侧壁和底表面相邻地延伸的第二半导体衬垫、以及在第二半导体衬垫上并掺有磷的填充半导体膜，其中第二半导体衬垫设置在第一半导体衬垫和填充半导体膜之间并掺有碳，其中每个第一半导体衬垫包括与栅极结构中的对应一个的内栅极结构的栅极绝缘膜接触的未碳掺杂的区域，其中宽度扩展区域在第二方向上的宽度相对于远离下部图案的上表面的方向增大然后减小，以及其中宽度扩展区域在第二方向上的宽度在相应的一对相邻片状图案之间或者在下部图案和与下部图案相邻的片状图案之间的位置达到其最大值。
根据本公开的又一方面，一种半导体器件包括：第一有源图案，包括第一下部图案和在第一方向上与第一下部图案间隔开的多个第一片状图案；第二有源图案，包括第二下部图案和在第一方向上与第二下部图案间隔开的多个第二片状图案；多个第一栅极结构，设置在第一下部图案上并在第二方向上彼此间隔开，每个第一栅极结构包括第一栅电极和第一栅极绝缘膜；多个第二栅极结构，设置在第二下部图案上并在第二方向上彼此间隔开，每个第二栅极结构包括第二栅电极和第二栅极绝缘膜；第一源极/漏极凹陷，每个限定在彼此相邻的相应的一对第一栅极结构之间；第二源极/漏极凹陷，每个限定在彼此相邻的相应的一对第二栅极结构之间；第一源极/漏极图案，每个设置在第一源极/漏极凹陷中的相应一个中，第一源极/漏极图案与第一栅极绝缘膜和第一下部图案接触；以及第二源极/漏极图案，每个设置在第二源极/漏极凹陷中的相应一个中，第二源极/漏极图案与第二栅极绝缘膜和第二下部图案接触并包括p型杂质，其中每个第一源极/漏极图案包括沿着第一源极/漏极凹陷的侧壁和底表面延伸的第一下半导体衬垫、在第一下半导体衬垫上并与第一源极/漏极凹陷的侧壁和底表面相邻地延伸的第一上半导体衬垫、以及掺有磷并在第一上半导体衬垫上的第一填充半导体膜，其中第一上半导体衬垫包括掺有碳的硅膜，其中第一下半导体衬垫与第一下部图案和第一片状图案接触并包括沿着每个第一源极/漏极凹陷的侧壁和底表面延伸的未掺碳区域，以及其中第二源极/漏极图案不包括沿着第二源极/漏极凹陷的侧壁和底表面延伸的碳掺杂的半导体衬垫。
应当注意，本发明的效果不限于以上描述的那些，本公开的其它效果将从以下描述而变得明显。
附图说明
通过参照附图详细描述本公开的示例性实施方式，本公开的以上和其它的方面和特征将变得更加明显，附图中：
图1是根据本公开的一些实施方式的半导体器件的平面图。
图2和图3是沿着图1的线A-A和B-B截取的剖视图。
图4是沿着图2的线C-C截取的平面图。
图5是图2的部分P的放大剖视图。
图6是示出沿着图5的扫描线“SCAN LINE”的碳(C)浓度的曲线图。
图7和图8是示出图2的第一源极/漏极图案中的杂质浓度的曲线图。
图9是根据本公开的一些实施方式的半导体器件的剖视图。
图10是示出沿着图9的扫描线“SCAN LINE”的C浓度的曲线图。
图11是根据本公开的一些实施方式的半导体器件的剖视图。
图12是根据本公开的一些实施方式的半导体器件的剖视图。
图13是根据本公开的一些实施方式的半导体器件的剖视图。
图14是根据本公开的一些实施方式的半导体器件的剖视图。
图15和图16示出根据本公开的一些实施方式的半导体器件。
图17至图19是根据本公开的一些实施方式的半导体器件的剖视图。
图20和图21是根据本公开的一些实施方式的半导体器件的剖视图。
图22和图23示出根据本公开的一些实施方式的半导体器件。
图24至图30是根据本公开的一些实施方式的制造半导体器件的方法的剖视图。
具体实施方式
根据本公开的一些实施方式的半导体器件可以包括隧穿场效应晶体管(FET)、三维(3D)晶体管、基于二维(2D)材料的FET以及其异质结构。此外，根据本公开的一些实施方式的半导体器件可以包括双极结型晶体管和横向扩散金属氧化物半导体(LDMOS)晶体管。
在下文将参照图1至图8描述根据本公开的一些实施方式的半导体器件。
图1是根据本公开的一些实施方式的半导体器件的平面图。这里描述的半导体器件可以是半导体芯片(例如从晶片切割的半导体器件)，诸如存储器芯片或在芯片上的系统的存储器部分。图2和图3是沿着图1的线A-A和B-B截取的剖视图。图4是沿着图2的线C-C截取的平面图。图5是图2的剖视图的部分P的放大图。图6是示出沿着图5的扫描线“SCANLINE”的碳(C)浓度的曲线图。图7和图8是示出图2的第一源极/漏极图案中的杂质浓度的曲线图。
为方便起见，在图1中没有示出第一栅极绝缘膜130、源极/漏极蚀刻停止膜185、层间绝缘膜190和布线205。
参照图1至图8，根据本公开的一些实施方式的半导体器件可以包括第一有源图案AP1、多个第一栅电极120、多个第一栅极结构GS1和第一源极/漏极图案150。
基板100可以是半导体晶体基板，诸如体硅基板或绝缘体上硅(SOI)基板。基板100可以是硅基板，或者可以包括另外的材料，诸如例如硅锗(SiGe)、绝缘体上SiGe(SGOI)、锑化铟、铅碲化合物、砷化铟、磷化铟、砷化镓或锑化镓，但是本公开不限于此。
第一有源图案AP1可以提供在基板100上。第一有源图案AP1可以在第一方向D1上延伸。
例如，第一有源图案AP1可以设置在其中形成n型金属氧化物半导体(NMOS)的区域中。在另一示例中，第一有源图案AP1可以设置在其中形成p型金属氧化物半导体(PMOS)的区域中。
第一有源图案AP1可以例如是多沟道有源图案。第一有源图案AP1可以包括第一下部图案BP1和多个第一片状图案NS1。
第一下部图案BP1可以从基板100的上表面突出(例如，基板100的突起或形成为在基板100上的单独结构)。第一下部图案BP1可以在第一方向D1上延伸。
第一片状图案NS1可以设置在第一下部图案BP1的上表面BP1_US上。第一片状图案NS1可以在第三方向D3上与第一下部图案BP1间隔开。
第一片状图案NS1可以在第三方向D3上彼此间隔开。
图2和图3示出三个第一片状图案NS1排布在第三方向D3上，但是本公开不限于此。
第一下部图案BP1可以通过蚀刻基板100的部分获得，或者可以包括从基板100生长的外延层。第一下部图案BP1可以是半导体晶体材料，诸如硅(Si)、锗(Ge)或SiGe。第一下部图案BP1可以是化合物半导体，诸如例如IV-IV族化合物半导体或III-V族化合物半导体。
IV-IV族化合物半导体可以例如是含有Si、Ge和锡(Sn)中的至少两种的二元或三元化合物，或通过用IV族元素对该二元或三元化合物掺杂获得的化合物。
III-V族化合物半导体可以例如是通过将作为III族元素的铝(Al)、镓(Ga)和铟(In)中的至少一种与作为V族元素的磷(P)、砷(As)和锑(Sb)中的一种组合而获得的二元、三元或四元化合物。
第一片状图案NS1可以是晶体半导体材料，诸如这里关于第一下部图案BP1描述的那些。例如，第一片状图案NS1可以是晶体Si、Ge、SiGe、IV-IV族化合物半导体或III-V族化合物半导体。第一片状图案NS1可以由与第一下部图案BP1的材料相同或不同的材料形成。
第一下部图案BP1可以是由Si形成的Si下部图案或含Si的Si下部图案，第一片状图案NS1可以是由Si形成的Si片状图案或含Si的Si片状图案。
第一片状图案NS1在第二方向D2上的宽度可以与第一下部图案BP1在第二方向D2上的宽度成比例地增大或减小。例如，在第三方向D3上堆叠的第一片状图案NS1在第二方向D2上的宽度可以是均一的，但是本公开不限于此。可选地，在第三方向D3上堆叠的第一片状图案NS1在第二方向D2上的宽度可以在远离第一下部图案BP1的方向上减小。
场绝缘膜105可以形成在基板100上。场绝缘膜105可以设置在第一下部图案BP1的侧壁上。场绝缘膜105可以不设置在第一下部图案BP1的上表面BP1_US上。
例如，场绝缘膜105可以大体覆盖第一下部图案BP1的侧壁。可选地，场绝缘膜105可以仅覆盖第一下部图案BP1的侧壁的下部，在这种情况下，第一下部图案BP1的部分可以在第三方向D3上突出超过场绝缘膜105的上表面。
第一片状图案NS1可以定位得高于场绝缘膜105的上表面。场绝缘膜105可以是和/或包括例如氧化物膜、氮化物膜、氮氧化物膜或其组合。场绝缘膜105被示出为单个同质膜，但是本发明不限于此(例如，场绝缘膜105可以形成为几个膜的堆叠)。
多个第一栅极结构GS1可以设置在基板100上。第一栅极结构GS1可以在第二方向D2上延伸。第一栅极结构GS1可以在第一方向D1上彼此间隔开。第一栅极结构GS1可以在第一方向D1上彼此相邻。例如，第一栅极结构GS1可以设置在第一源极/漏极图案150的两侧。还应当理解，第一源极/漏极图案150可以设置在第一栅极结构GS1的两侧(作为晶体管的部分)。
第一栅极结构GS1可以设置在第一有源图案AP1上。第一栅极结构GS1可以与第一有源图案AP1相交(交叉)。
第一栅极结构GS1可以与第一下部图案BP1相交(或跨越第一下部图案BP1)。关于剖视图(见图3)，第一栅极结构GS1可以围绕第一有源图案AP1的每个第一片状图案NS1。
每个第一栅极结构GS1可以例如包括第一栅电极120、第一栅极绝缘膜130、第一栅极间隔物140和第一栅极覆盖图案145。
每个第一栅极结构GS1可以包括多个内栅极结构(INT1_GS1、INT2_GS1和INT3_GS1)，其设置在沿第三方向D3彼此相邻的第一片状图案NS1之间或在第一下部图案BP1和第一片状图案NS1之间。内栅极结构中的最下面的一个(这里，INT3_GS1)可以设置在第一下部图案BP1的上表面BP1_US和最下面的第一片状图案NS1的底表面NS1_BS之间。除了最下面的内栅极结构之外的内栅极结构(这里，INT2_GS1和INT1_GS1)中的每个可以设置在两个相邻的第一片状图案NS1的在第三方向D3上彼此相对的上表面NS1_US和底表面NS1_BS之间。
内栅极结构(INT1_GS1、INT2_GS1和INT3_GS1)的数量可以与包括在第一有源图案AP1中的第一片状图案NS1的数量成比例。例如，内栅极结构(INT1_GS1、INT2_GS1和INT3_GS1)的数量可以与包括在第一有源图案AP1中的第一片状图案NS1的数量相同。由于第一有源图案AP1包括多个第一片状图案NS1，所以每个第一栅极结构GS1可以包括多个内栅极结构(INT1_GS1、INT2_GS1和INT3_GS1)。
内栅极结构(INT1_GS1、INT2_GS1和INT3_GS1)可以与第一下部图案BP1的上表面BP1_US、第一片状图案NS1的上表面NS1_US和第一片状图案NS1的底表面NS1_BS接触。
内栅极结构(INT1_GS1、INT2_GS1和INT3_GS1)可以与第一源极/漏极图案150接触。
在下文每个第一栅极结构GS1将被描述为包括三个内栅极结构，然而将理解，可以为第一栅极结构GS1提供其它数量的内栅极结构。还将理解，以下的描述的部分涉及单个元件(例如单个第一栅极结构GS1)的结构，但是这样的描述应当被理解为适用于所有这样的元件(例如，适用于多个第一栅极结构GS1)。
每个第一栅极结构GS1可以包括第一内栅极结构INT1_GS1、第二内栅极结构INT2_GS1和第三内栅极结构INT3_GS1。第三内栅极结构INT3_GS1、第二内栅极结构INT2_GS1和第一内栅极结构INT1_GS1可以依次设置在第一下部图案BP1上。
第三内栅极结构INT3_GS1可以设置在第一下部图案BP1和第一片状图案NS1之间。第三内栅极结构INT3_GS1可以设置在每个第一栅极结构GS1的内栅极结构(INT1_GS1、INT2_GS1和INT3_GS1)当中的最低位置。第三内栅极结构INT3_GS1可以是最下面的内栅极结构。
第一内栅极结构INT1_GS1和第二内栅极结构INT2_GS1中的每个可以在第三方向D3上设置在两个相邻的第一片状图案NS1之间。第一内栅极结构INT1_GS1可以设置在每个第一栅极结构GS1的内栅极结构(INT1_GS1、INT2_GS1和INT3_GS1)当中的最高位置。第一内栅极结构INT1_GS1可以是最上面的内栅极结构。第二内栅极结构INT2_GS1可以设置在第一内栅极结构INT1_GS1和第三内栅极结构INT3_GS1之间。
内栅极结构(INT1_GS1、INT2_GS1和INT3_GS1)可以包括第一栅电极120的相应部分和围绕该相应部分的第一栅极绝缘膜130。内栅极结构(INT1_GS1、INT2_GS1或INT3_GS1)设置在相应的相邻第一片状图案NS1之间或在第一下部图案BP1和第一片状图案NS1之间。
在一些示例中，第一内栅极结构INT1_GS1在第一方向D1上的宽度可以与第二内栅极结构INT2_GS1在第一方向D1上的宽度相同，第三内栅极结构INT3_GS1在第一方向D1上的宽度可以与第二内栅极结构INT2_GS1在第一方向D1上的宽度相同。
在另一些示例中，第三内栅极结构INT3_GS1在第一方向D1的宽度可大于第二内栅极结构INT2_GS1在第一方向D1的宽度，第一内栅极结构INT1_GS1在第一方向D1的宽度可以与第二内栅极结构INT2_GS1在第一方向D1的宽度相同。
内栅极结构(例如第二内栅极结构INT2_GS1)的宽度可以在沿第三方向D3彼此相对的两个相邻的第一片状图案NS1之间的位置(例如，在两个相邻的第一片状图案NS1的上表面NS1_US和下表面NS1_BS之间的位置)测量。
图4示出在第二内栅极结构INT2_GS1的水平处的平面图。尽管没有具体示出，但是在第一内栅极结构INT1_GS1和第三内栅极结构INT3_GS1的水平处的平面图可以类似于图4所示的平面图，除了形成第一源极/漏极接触180的部分之外。
第一栅电极120可以形成在第一下部图案BP1上。关于平面图，如图1所示，第一栅电极120可以与第一下部图案BP1相交。关于剖视图，每个第一栅电极120可以围绕第一片状图案NS1。
参照单个第一栅电极120，第一栅电极120的部分可以在第三方向D3上设置在每两个相邻的第一片状图案NS1之间。在第一片状图案NS1包括在第三方向D3上彼此相邻的下部第一片状图案NS1和上部第一片状图案NS1的情况下，第一栅电极120的部分可以设置在下部第一片状图案NS1的上表面NS1_US和上部第一片状图案NS1的底表面NS1_BS之间，并且第一栅电极120的部分可以设置在第一下部图案BP1的上表面BP1_US和最下面的第一片状图案NS1的底表面NS1_BS之间。
第一栅电极120可以由金属、金属合金、导电的金属氮化物、金属硅化物、掺杂的半导体材料、导电的金属氧化物和导电的金属氮氧化物中的至少一种形成，和/或包括它们中的至少一种。第一栅电极120可以包括例如钛氮化物(TiN)、钽碳化物(TaC)、钽氮化物(TaN)、钛硅氮化物(TiSiN)、钽硅氮化物(TaSiN)、钽钛氮化物(TaTiN)、钛铝氮化物(TiAlN)、钽铝氮化物(TaAlN)、钨氮化物(WN)、钌(Ru)、钛铝(TiAl)、钛铝碳氮化物(TiAlC-N)、钛铝碳化物(TiAlC)、钛碳化物(TiC)、钽碳氮化物(TaCN)、钨(W)、Al、铜(Cu)、钴(Co)、钛(Ti)、钽(Ta)、镍(Ni)、铂(Pt)、镍铂(Ni-Pt)、铌(Nb)、铌氮化物(NbN)、铌碳化物(NbC)、钼(Mo)、钼氮化物(MoN)、钼碳化物(MoC)、钨碳化物(WC)、铑(Rh)、钯(Pd)、铱(Ir)、锇(Os)、银(Ag)、金(Au)、锌(Zn)、钒(V)及其组合中的至少一种，但是本发明不限于此。这里，导电的金属氧化物和导电的金属氮氧化物可以包括前述材料的氧化物，但是本发明不限于此。
一对第一栅电极120可以设置在第一源极/漏极图案150的两侧，第一源极/漏极图案150将在后面描述。该对第一栅极结构GS1可以设置在第一源极/漏极图案150的在第一方向D1上的两侧。
在一些示例中，与第一源极/漏极图案150相邻的第一栅电极120可以是正常栅电极，其用作晶体管的栅极以操作晶体管(例如，将晶体管切换到开(或导通)或关(非导通)状态)。在一些示例中，在源极/漏极图案150的两侧的第一栅电极可以是相应晶体管的这样的正常栅电极。在另一示例中，在第一源极/漏极图案150的一侧的第一栅电极120可以是正常栅电极并用作晶体管的栅极，在第一源极/漏极图案150的另一侧的第一栅电极120可以是虚设栅电极。
第一栅极绝缘膜130中的最下面的一个可以沿着场绝缘膜105的上表面和第一下部图案BP1的上表面BP1_US延伸。关于剖面(例如见图3)，其它的第一栅极绝缘膜130可以围绕第一片状图案NS1中的相应一个。第一栅极绝缘膜130可以沿着第一片状图案NS1的周边设置。第一栅电极120的部分可以设置在第一栅极绝缘膜130上。第一栅极绝缘膜130可以设置在第一栅电极120的部分和第一片状图案NS1之间。第一栅极绝缘膜130的部分可以设置在沿第三方向D3彼此相邻的第一片状图案NS1之间或者设置在第一下部图案BP1和第一片状图案NS1之间。
第一栅极绝缘膜130可以由硅氧化物、硅氮氧化物、硅氮化物或具有比硅氧化物大的介电常数的高k材料形成，和/或包括硅氧化物、硅氮氧化物、硅氮化物或具有比硅氧化物大的介电常数的高k材料。高k材料可以包括例如硼氮化物、铪氧化物、铪硅氧化物、铪铝氧化物、镧氧化物、镧铝氧化物、锆氧化物、锆硅氧化物、钽氧化物、钛氧化物、钡锶钛氧化物、钡钛氧化物、锶钛氧化物、钇氧化物、铝氧化物、铅钪钽氧化物和铌酸铅锌中的一种。
第一栅极绝缘膜130被示出为单个同质膜，但是本发明不限于此。每个第一栅极绝缘膜130可以包括多个膜。第一栅极绝缘膜130可以包括设置在第一片状图案NS1和第一栅电极120之间的界面膜、以及高k绝缘膜。
根据本公开的一些实施方式的半导体器件可以包括使用负电容器的负电容(NC)FET。例如，第一栅极绝缘膜130可以包括具有铁电性质的铁电材料膜和具有顺电性质的顺电材料膜。
铁电材料膜可以具有负电容，顺电材料膜可以具有正电容。例如，如果两个或更多个电容器串联连接并具有正电容，则所述两个或更多个电容器的总电容可以低于所述两个或更多个电容器中的每个的电容。相反，如果所述两个或更多个电容器中的至少一个具有负电容，则所述两个或更多个电容器的总电容可以具有正值并且可以大于所述两个或更多个电容器中的每个(和/或至少一个)的电容的绝对值。
如果具有负电容的铁电材料膜和具有正电容的顺电材料膜串联连接，则铁电材料膜和顺电材料膜的总电容可以增大。因此，具有铁电材料膜的晶体管可以在室温具有小于60mV/decade的亚阈值摆幅(SS)。
铁电材料膜可以具有铁电性质。铁电材料膜可以由例如铪氧化物、铪锆氧化物、钡锶钛氧化物、钡钛氧化物和铅锆钛氧化物中的至少一种形成，和/或包括它们中的至少一种。在一些示例中，铪锆氧化物可以是通过用锆(Zr)对铪氧化物掺杂而获得的材料。在另一示例中，铪锆氧化物可以是铪(Hf)、锆和氧(O)的化合物。
铁电材料膜还可以包括掺杂剂。例如，掺杂剂可以包括Al、Ti、Nb、镧(La)、钇(Y)、镁(Mg)、硅、钙(Ca)、铈(Ce)、镝(Dy)、铒(Er)、钆(Gd)、锗、钪(Sc)、锶(Sr)和锡(Sn)中的至少一种。掺杂剂的类型可以根据铁电材料膜的材料的类型而变化。
如果铁电材料膜包括铪氧化物，则铁电材料膜的掺杂剂可以包括例如Gd、Si、Zr、Al和Y中的至少一种。
如果铁电材料膜的掺杂剂为Al，则铁电材料膜可以包括3原子百分比(at％)至8at％的Al。这里，铁电材料膜中的掺杂剂的比率可以指铁电材料膜中的Al的量与Hf和Al的量的总和的比率。
如果铁电材料膜的掺杂剂为Si，则铁电材料膜可以包括2at％至10at％的Si。如果铁电材料膜的掺杂剂是Y，则铁电材料膜可以包括2at％至10at％的Y。如果铁电材料膜的掺杂剂是Gd，则铁电材料膜可以包括1at％至7at％的Gd。如果铁电材料膜的掺杂剂是Zr，则铁电材料膜可以包括50at％至80at％的Zr。
顺电材料膜可以包括顺电性质。顺电材料膜可以由例如硅氧化物和高k金属氧化物中的至少一种形成，和/或包括例如硅氧化物和高k金属氧化物中的至少一种。高k金属氧化物可以由例如铪氧化物、锆氧化物和铝氧化物中的至少一种形成和/或包括例如铪氧化物、锆氧化物和铝氧化物中的至少一种，但是本发明不限于此。
铁电材料膜和顺电材料膜可以由相同的材料形成和/或包括相同的材料。铁电材料膜可以具有铁电性质，但是顺电材料膜可以不具有铁电性质。例如，如果铁电材料膜和顺电材料膜包括铪氧化物，则包括在铁电材料膜中的铪氧化物可以具有与包括在顺电材料膜中的铪氧化物不同的晶体结构。
铁电材料膜可以足够厚以表现出铁电性质。铁电材料膜可以具有例如0.5nm至10nm的厚度，但是本发明不限于此。能够表现出铁电性质的临界厚度可以根据铁电材料的类型而变化，因此，铁电材料膜的厚度可以根据包括在铁电材料膜中的铁电材料的类型而变化。
例如，每个第一栅极绝缘膜130可以仅包括一个铁电材料膜。在另一示例中，每个第一栅极绝缘膜130可以包括彼此间隔开的多个铁电材料膜。每个第一栅极绝缘膜130可以具有其中多个铁电材料膜和多个顺电材料膜交替堆叠的结构。
第一栅极间隔物140可以设置在第一栅电极120的侧壁上。第一栅极间隔物140可以不设置在沿第三方向D3彼此相邻的第一下部图案BP1和第一片状图案NS1之间以及在第一片状图案NS1之间。
如图4所示，第一栅极间隔物140可以包括内侧壁140_ISW、连接侧壁140_CSW和外侧壁140_OSW。第一栅极间隔物140的内侧壁140_ISW可以面对在第二方向D2上延伸的第一栅电极120的相应侧壁。第一栅极间隔物140的内侧壁140_ISW可以在第二方向D2上延伸(例如，沿着第一栅电极120的相应侧壁延伸)。第一栅极间隔物140的内侧壁140_ISW可以与第一栅极间隔物140的面对层间绝缘膜190的外侧壁140_OSW相反。第一栅极间隔物140的连接侧壁140_CSW可以连接第一栅极间隔物140的内侧壁140_ISW和第一栅极间隔物140的外侧壁140_OSW。第一栅极间隔物140的连接侧壁140_CSW可以在第一方向D1上延伸。
第一栅极绝缘膜130可以沿着第一栅极间隔物140的内侧壁140_ISW延伸。第一栅极绝缘膜130可以插设在相应的第一栅电极120和第一栅极间隔物140的相应内侧壁140_ISW之间并与它们接触。
第一栅极间隔物140可以由例如硅氮化物(SiN)、硅氮氧化物(SiON)、硅氧化物(SiO2)、硅氧碳氮化物(SiOCN)、硅硼氮化物(SiBN)、硅氧硼氮化物(SiOBN)、硅碳氧化物(SiOC)及其组合中的至少一种形成，和/或包括它们中的至少一种。第一栅极间隔物140被示出为单个同质膜，但是本发明不限于此。
第一栅极覆盖图案145可以设置在第一栅电极120和第一栅极间隔物140上。第一栅极覆盖图案145的上表面可以与层间绝缘膜190的上表面在同一平面上。可选地，第一栅极覆盖图案145可以设置在第一栅极间隔物140之间。
第一栅极覆盖图案145可以由例如SiN、SiON、SiCN、SiOCN及其组合中的至少一种形成，和/或包括它们中的至少一种。第一栅极覆盖图案145可以包括相对于层间绝缘膜190具有蚀刻选择性的材料。
第一源极/漏极图案150可以设置在第一有源图案AP1上。第一源极/漏极图案150可以设置在第一下部图案BP1上并接触第一下部图案BP1。第一源极/漏极图案150可以连接到第一片状图案NS1。第一源极/漏极图案150可以与第一片状图案NS1接触。
如图2所示，第一源极/漏极图案150可以设置在相邻的第一栅极结构GS1的侧部。第一源极/漏极图案150可以设置在沿第一方向D1彼此相邻的第一栅极结构GS1之间。例如，第一源极/漏极图案150可以设置在相邻的第一栅极结构GS1的面对侧。可选的，第一源极/漏极图案150可以设置在第一栅极结构GS1中的仅一个的一侧。
第一源极/漏极图案150可以形成晶体管的源极/漏极，该晶体管使用第一片状图案NS1作为沟道区域。
第一源极/漏极图案150可以设置在相应的第一源极/漏极凹陷150R中。每个第一源极/漏极图案150可以填充第一源极/漏极凹陷150R。
第一源极/漏极凹陷150R可以在第三方向D3上延伸。第一源极/漏极凹陷150R可以被限定在沿第一方向D1彼此相邻的第一栅极结构GS1之间。
第一源极/漏极凹陷150R的底表面由第一下部图案BP1限定。每个第一源极/漏极凹陷150R的侧壁可以由第一片状图案NS1和内栅极结构(INT1_GS1、INT2_GS1和INT3_GS1)限定。内栅极结构(INT1_GS1、INT2_GS1和INT3_GS1)可以限定每个第一源极/漏极凹陷150R的侧壁的部分。参照图4，第一源极/漏极凹陷150R由第一栅极间隔物140的连接侧壁140_CSW限定。
内栅极结构(INT1_GS1、INT2_GS1和INT3_GS1)可以具有面对第一片状图案NS1的底表面NS1_BS的上表面。内栅极结构(INT1_GS1、INT2_GS1和INT3_GS1)可以具有面对第一片状图案NS1的上表面NS1_US或第一下部图案BP1的上表面BP1_US的底表面。内栅极结构(INT1_GS1、INT2_GS1和INT3_GS1)可以包括连接内栅极结构(INT1_GS1、INT2_GS1和INT3_GS1)的上表面和底表面的多组侧壁。内栅极结构(INT1_GS1、INT2_GS1和INT3_GS1)中的每个的侧壁可以限定每个第一源极/漏极凹陷150R的侧壁的部分。
在第一栅极绝缘膜130和第一下部图案BP1之间的边界可以对应于第一下部图案BP1的上表面BP1_US，在第一下部图案BP1和最下面的第一片状图案NS1之间。第一下部图案BP1的上表面BP1_US可以对应于在第一下部图案BP1和第三内栅极结构INT3_GS1之间的边界。第一源极/漏极凹陷150R的底表面可以低于第一下部图案BP1的上表面BP1_US。
参照图2，每个第一源极/漏极凹陷150R可以具有波浪状侧壁(例如，具有在第三方向D3上排列的一系列凸状突起的侧壁，在其间形成侧壁的缩进部分(例如，凹入部分))。每个第一源极/漏极凹陷150R可以包括多个宽度扩展区域150R_ER。宽度扩展区域150R_ER可以限定在第一下部图案BP1的上表面BP1_US之上。
每个宽度扩展区域150R_ER可以垂直地(在第三方向D3上)定位在沿第三方向D3彼此相邻的相应的一对第一片状图案NS1之间。宽度扩展区域150R_ER中的最下面的一个可以垂直地位于第一下部图案BP1和第一片状图案NS1之间。每个宽度扩展区域150R_ER可以在两个相邻的第一片状图案NS1之间在第三方向D3上垂直地延伸。每个宽度扩展区域150_ER可以在沿第一方向D1彼此相邻的相应的一对内栅极结构之间延伸。
每个宽度扩展区域150R_ER可以包括其在第一方向D1上的宽度随着远离第一下部图案BP1的上表面BP1_US而增大的部分以及其在第一方向D1上的宽度随着远离第一下部图案BP1的上表面BP1_US而减小的部分。例如，宽度扩展区域150R_ER的宽度可以相对于远离第一下部图案BP1的上表面BP1_US的方向增大然后减小。
宽度扩展区域150R_ER的宽度达到其最大值的点可以在垂直方向(第三方向D3)上位于第一下部图案BP1和第一片状图案NS1之间以及位于在第三方向D3上彼此相邻的第一片状图案NS1之间。
第一源极/漏极图案150可以与第一片状图案NS1和第一下部图案BP1接触。第一源极/漏极图案150的部分可以与第一栅极间隔物140的连接侧壁140_CSW接触。内栅极结构(INT1_GS1、INT2_GS1和INT3_GS1)的第一栅极绝缘膜130可以与第一源极/漏极图案150接触。
第一源极/漏极图案150可以包括第一下半导体衬垫151、第一上半导体衬垫152和第一填充半导体膜153。
第一下半导体衬垫151可以沿着第一源极/漏极凹陷150R的表面连续形成(即限定第一源极/漏极凹陷150R)。第一下半导体衬垫151可以沿着第一源极/漏极凹陷150R的侧壁和底表面延伸。关于剖视图(例如见图2)，第一下半导体衬垫151可以具有U形形状。
第一下半导体衬垫151可以与第一片状图案NS1、第一下部图案BP1和内栅极结构(INT1_GS1、INT2_GS1和INT3_GS1)的第一栅极绝缘膜130接触。
第一下半导体衬垫151可以包括外侧壁151_OSW和内侧壁151_ISW。第一下半导体衬垫151的外侧壁151_OSW可以与第一栅极绝缘膜130、第一片状图案NS1和第一下部图案BP1接触。第一下半导体衬垫151的外侧壁151_OSW可以与内栅极结构(INT1_GS1、INT2_GS1和INT3_GS1)接触。关于剖视图，第一下半导体衬垫151的外侧壁151_OSW可以表现出第一源极/漏极凹陷150R的轮廓。
第一下半导体衬垫151的内侧壁151_ISW可以与第一下半导体衬垫151的外侧壁151_OSW相对。第一下半导体衬垫151可以包括其在第二方向D2上的宽度相对于远离第一下半导体衬垫151的外侧壁151_OSW的方向减小的部分。第一下半导体衬垫151的内侧壁151_ISW可以包括刻面部分(facet portion)和连接部分。第一下半导体衬垫151的内侧壁151_ISW的刻面部分可以从第一栅极间隔物140的连接侧壁140_CSW延伸。第一下半导体衬垫151的内侧壁151_ISW的连接部分可以在第二方向D2上延伸。
例如，第一下半导体衬垫151可以包括衬垫部分和突出部分。参照图5，第一下半导体衬垫151的衬垫部分可以沿着连接在第三方向D3上堆叠的第一片状图案NS1的端部的线而与第一下半导体衬垫151的突出部分划分开。
第一下半导体衬垫151的衬垫部分可以沿着每个第一源极/漏极凹陷150R的侧壁和底表面延伸。第一下半导体衬垫151的突出部分可以在第一方向D1上从第一下半导体衬垫151的衬垫部分突出。第一下半导体衬垫151的突出部分可以朝向内栅极结构(INT1_GS1、INT2_GS1和INT3_GS1)突出。第一下半导体衬垫151的突出部分可以与内栅极结构(INT1_GS1、INT2_GS1和INT3_GS1)的第一栅极绝缘膜130接触。
第一上半导体衬垫152设置在相应的第一下半导体衬垫151上。第一上半导体衬垫152可以沿着每个第一源极/漏极凹陷150R的侧壁和底表面延伸。第一上半导体衬垫152可以沿着第一下半导体衬垫151的轮廓形成。
第一上半导体衬垫152可以设置在第一下半导体衬垫151的内侧壁151_ISW上。例如，第一上半导体衬垫152可以与第一下半导体衬垫151的内侧壁151_ISW接触。
第一上半导体衬垫152可以覆盖第一下半导体衬垫151的整个内侧壁151_ISW。第一上半导体衬垫152可以覆盖第一下半导体衬垫151的内侧壁151_ISW的刻面部分和连接部分。第一上半导体衬垫152可以与第一栅极间隔物140的连接侧壁140_CSW接触。
第一填充半导体膜153设置在第一上半导体衬垫152上。第一填充半导体膜153可以填充第一源极/漏极凹陷150R。例如，第一填充半导体膜153可以与第一上半导体衬垫152接触。
第一下半导体衬垫151可以由例如Si或SiGe形成，和/或包括例如Si或SiGe。第一下半导体衬垫151可以是晶体半导体材料，诸如外延半导体膜。第一下半导体衬垫151可以是Si膜或SiGe膜，和/或包括Si膜或SiGe膜。
第一上半导体衬垫152可以是例如Si或SiGe，和/或包括例如Si或SiGe。第一上半导体衬垫152可以是晶体半导体材料，诸如外延半导体膜。第一上半导体衬垫152可以是Si膜或SiGe膜，和/或包括Si膜或SiGe膜。
在第一下半导体衬垫151是SiGe的情况下，第一下半导体衬垫151的Ge分数可以小于10％。此外，在第一上半导体衬垫152是SiGe的情况下，第一上半导体衬垫152的Ge分数可以小于10％。
第一上半导体衬垫152可以掺有碳(C)。第一上半导体衬垫152可以是掺有C的外延半导体层。在第一上半导体衬垫152包括Si膜的情况下，第一上半导体衬垫152可以是掺有C的Si膜。在第一上半导体衬垫152包括SiGe膜的情况下，第一上半导体衬垫152可以是掺有C的SiGe膜。小于0.5at％的C可以被包括在第一上半导体衬垫152中，但是本发明不限于此。在一些示例中，第一上半导体衬垫152的C浓度可以小于2.5E20(2.5×1020)(/cm3)。
在第一上半导体衬垫152掺有C的情况下，与未掺有C的半导体膜相比，能够提高第一上半导体衬垫152的抗蚀刻性。例如，参照图30，当通过去除牺牲图案SC_L来形成第一片状图案NS1时，第一上半导体衬垫152可以不被蚀刻。由于第一上半导体衬垫152覆盖第一下半导体衬垫151的内侧壁151_ISW的刻面部分，所以能够防止用于去除牺牲图案SC_L的蚀刻剂穿过第一栅极间隔物140的连接侧壁140_CSW的渗透。第一上半导体衬垫152能够防止第一填充半导体膜153被蚀刻剂蚀刻。该蚀刻剂可以是气体或液体。
第一下半导体衬垫151可以形成未C掺杂区域151_CUR。未C掺杂区域151_CUR可以与内栅极结构(INT1_GS1、INT2_GS1和INT3_GS1)的第一栅极绝缘膜130接触。
第一下半导体衬垫151可以没有用C掺杂并且可以不包括C。参照图5和图6，整个第一下半导体衬垫151可以形成未C掺杂区域151_CUR。未C掺杂区域151_CUR可以是晶体半导体材料，诸如没有用C掺杂的外延半导体膜。如图6所示，掺入到第一上半导体衬垫152中的C的一些可以扩散到第一填充半导体膜153中。
在第一源极/漏极图案150是NMOS源极/漏极(即NMOS晶体管的源极/漏极)的情况下，第一填充半导体膜153可以用第一n型杂质(电荷载流子杂质)掺杂。例如，第一填充半导体膜153可以是用第一n型杂质掺杂的Si。第一n型杂质可以是例如P(磷)、As(砷)、Sb(锑)和Bi(铋)。
在一些示例中，在形成第一下半导体衬垫151和第一上半导体衬垫152期间可以不提供n型杂质(例如，在形成第一填充半导体膜153之前，可以不向第一下半导体衬垫151和第一上半导体衬垫152(直接地或以其它方式)提供电荷载流子杂质)。参照图7，在形成第一填充半导体膜153之后，包括在第一填充半导体膜153中的第一n型杂质可以扩散到第一下半导体衬垫151和第一上半导体衬垫152中。n型杂质的浓度可以相对于远离第一填充半导体膜153的距离逐渐降低。
可选地，第一上半导体衬垫152可以包括扩散的n型杂质，但是第一下半导体衬垫151可以不包括扩散的n型杂质。
在另一示例中，n型杂质可以不在形成第一下半导体衬垫151期间提供，但是可以随着形成第一上半导体衬垫152提供。n型杂质可以包括P、As、Sb和铋(Bi)中的至少一种。在此示例中，第一上半导体衬垫152中的n型杂质的浓度可以不随着远离第一填充半导体膜153而逐渐降低。
在第一源极/漏极图案150被包括在PMOS源极/漏极中的情况下，第一填充半导体膜153可以是掺有p型杂质的外延SiGe。例如，p型杂质可以是B，但是本发明不限于此。第一填充半导体膜153的Ge分数可以大于第一下半导体衬垫151的Ge分数和第一上半导体衬垫152的Ge分数。
例如，可以在形成第一下半导体衬垫151和第一上半导体衬垫152期间(例如，在形成第一填充半导体膜153之前)提供p型杂质。第一下半导体衬垫151和第一上半导体衬垫152可以包括掺杂的B。第一下半导体衬垫151中的p型杂质的浓度可以不同于第一上半导体衬垫152中的p型杂质的浓度和第一填充半导体膜153中的p型杂质的浓度，但是本发明不限于此。第一上半导体衬垫152中的p型杂质的浓度可以不同于第一填充半导体膜153中的p型杂质的浓度，但是本发明不限于此。
在另一示例中，p型杂质可以在形成第一下半导体衬垫151期间提供，但是可以不在形成第一上半导体衬垫152(其可以形成为未掺入电荷载流子掺杂剂)期间提供。
源极/漏极蚀刻停止膜185可以沿着第一栅极间隔物140的外侧壁140_OSW的轮廓和第一源极/漏极图案150的轮廓延伸。尽管没有具体示出，但是源极/漏极蚀刻停止膜185可以设置在场绝缘膜105的上表面上。
源极/漏极蚀刻停止膜185可以包括相对于第一层间绝缘膜190具有蚀刻选择性的材料。源极/漏极蚀刻停止膜185可以是例如SiN、SiON、SiOCN、SiBN、SiOBN、SiOC及其组合中的至少一种，和/或包括例如它们中的至少一种。
第一层间绝缘膜190可以设置在源极/漏极蚀刻停止膜185上。第一层间绝缘膜190可以设置在第一源极/漏极图案150上。第一层间绝缘膜190可以不覆盖第一栅极覆盖图案145的上表面。例如，第一层间绝缘膜190的上表面可以与第一栅极覆盖图案145的上表面在同一平面上。
第一层间绝缘膜190可以是例如硅氧化物、硅氮化物、硅氮氧化物和低k材料中的至少一种，和/或包括例如硅氧化物、硅氮化物、硅氮氧化物和低k材料中的至少一种。低k材料可以包括例如氟化原硅酸四乙酯(FTEOS)、氢倍半硅氧烷(HSQ)、双苯并环丁烯(BCB)、四甲氧基硅烷(TMOS)、八甲基环四硅氧烷(OMCTS)、六甲基二硅氧烷(HMDS)、三甲基硅烷硼酸酯(TMSB)、二乙酰氧基二叔丁基硅氧烷(DADBS)、三甲基硅烷磷酸酯(TMSP)、聚四氟乙烯(PTFE)、东燃硅氮烷(TOSZ)、氟硅酸盐玻璃(FSG)、聚酰亚胺纳米泡沫(诸如聚环氧丙烷)、碳掺杂的硅氧化物(CDO)、有机硅酸盐玻璃(OSG)、SiLK、非晶氟化碳、二氧化硅气凝胶、二氧化硅干凝胶、介孔二氧化硅及其组合，但是本发明不限于此。
第一源极/漏极接触180设置在第一源极/漏极图案150上。第一源极/漏极接触180连接到第一源极/漏极图案150。第一源极/漏极接触180可以穿过第一层间绝缘膜190和源极/漏极蚀刻停止膜185连接到第一源极/漏极图案150。
第一金属硅化物膜155可以进一步设置在第一源极/漏极接触180和第一源极/漏极图案150之间。
第一源极/漏极接触180被示出为单个同质薄膜，但是本发明不限于此。第一源极/漏极接触180可以由例如金属、金属合金、导电的金属氮化物、导电的金属碳化物、导电的金属氧化物、导电的金属碳氮化物和二维(2D)材料中的一种或更多种形成。
第一金属硅化物膜155可以由金属硅化物形成。
第二层间绝缘膜191设置在第一层间绝缘膜190上。第二层间绝缘膜191可以由例如硅氧化物、硅氮化物、硅氮氧化物和低k材料中的一种或更多种形成。
布线205(由一种或更多种导体形成的导电线)设置在第二层间绝缘膜191中。布线205可以连接到第一源极/漏极接触180。布线205可以包括布线线路207和布线通路206。
在一些示例中，可以在一个沉积工艺(例如第一镶嵌工艺)中形成布线通路206，然后可以在第二沉积工艺(例如第二镶嵌工艺)中形成布线线路207。在一些示例中，布线通路206和布线线路207可以由彼此不同的材料形成。在另一些示例中，布线通路206和布线线路207可以被同时形成(例如，在单个沉积工艺中并由相同的材料形成)。
布线线路207和布线通路206可以每个被示出为单个同质膜，但是本发明不限于此。布线线路207和布线通路206可以由例如金属、金属合金、导电的金属氮化物、导电的金属碳化物、导电的金属氧化物、导电的金属碳氮化物和2D材料中的一种或更多种形成。
例如，连接到布线205的第一源极/漏极接触180的上表面可以与未连接到布线205的第一源极/漏极接触180的上表面在同一平面上。
图9是根据本公开的一些实施方式的半导体器件的剖视图。图10是示出沿着图9的扫描线“SCAN LINE”的C浓度的曲线图。为了方便起见，在下文将描述图9和图10的实施方式，主要集中在与图1至图8的实施方式的差异上。具体地，图9是根据本公开的一些实施方式的半导体器件的(图2的)的部分P的放大剖视图。
参照图9和图10，第一下半导体衬垫151可以包括未C掺杂区域151_CUR和C扩散区域151_CDR。
C扩散区域151_CDR可以是第一下半导体衬垫151的部分，掺入到第一上半导体衬垫152中的C的一些已经扩散到其中。C扩散区域151_CDR中的C浓度可以随着远离未C掺杂区域151_CUR的距离的增大而增大。换句话说，C扩散区域151_CDR中的C浓度随着远离第一填充半导体膜153的距离的增大而降低。可选地，第一填充半导体膜153可以不包括扩散的C(诸如从第一上半导体衬垫152扩散的C)。
例如，未C掺杂区域151_CUR可以沿着第一源极/漏极凹陷150R的侧壁和底表面延伸。未C掺杂区域151_CUR可以沿着第一源极/漏极凹陷150R的侧壁和底表面连续地形成。
C扩散区域151_CDR设置在第一上半导体衬垫152和未C掺杂区域151_CUR之间。C扩散区域151_CDR可以沿着第一源极/漏极凹陷150R的侧壁和底表面延伸。C扩散区域151_CDR可以是第一下半导体衬垫151的衬垫部分的部分。换句话说，C扩散区域151_CDR可以不与第一片状图案NS1的端部接触。
未C掺杂区域151_CUR可以与第一内栅极结构INT1_GS1的第一栅极绝缘膜130和第二内栅极结构INT2_GS1的第一栅极绝缘膜130接触。C扩散区域151_CDR可以不与第一内栅极结构INT1_GS1的第一栅极绝缘膜130和第二内栅极结构INT2_GS1的第一栅极绝缘膜130接触。
图11是根据本公开的一些实施方式的半导体器件的剖视图。为了方便起见，在下文将描述图11的实施方式，主要集中在与图9和图10的实施方式的差异上。具体地，图11是根据本公开的一些实施方式的半导体器件的(图2的)部分P的放大剖视图。
参照图11，未C掺杂区域151_CUR可以不沿着第一源极/漏极凹陷150R的侧壁和底表面连续地形成。
在剖视图中，几个未C掺杂区域151_CUR可以是彼此间隔开的岛的形状。未C掺杂区域151_CUR可以包括在第三方向D3上彼此间隔开的多个子未C掺杂区域。
例如，未C掺杂区域151_CUR可以包括互不相连的第一子未C掺杂区域和第二子未C掺杂区域，它们在第三方向D3上彼此间隔开并通过碳掺杂区域151_CDR彼此分隔开。第一子未C掺杂区域可以不直接连接到第二子未C掺杂区域(第一子未C掺杂区域和第二子未C掺杂区域不是更大的连续的未C掺杂区域的部分)。第一子未C掺杂区域可以通过C扩散区域151_CDR(其接触第一子未C掺杂区域和第二子未C掺杂区域两者)与第二子未C掺杂区域分隔开。
C扩散区域151_CDR可以与第一片状图案NS1的端部接触。例如，C扩散区域151_CDR可以不与第一内栅极结构INT1_GS1的第一栅极绝缘膜130和第二内栅极结构INT2_GS1的第一栅极绝缘膜130接触。
可选地，第一内栅极结构INT1_GS1的部分和第二内栅极结构INT2_GS1的部分可以与C扩散区域151_CDR接触。
图12是根据本公开的一些实施方式的半导体器件的剖视图。图13是根据本公开的一些实施方式的半导体器件的剖视图。图14是根据本公开的一些实施方式的半导体器件的剖视图。为了方便起见，在下文将描述图12至图14的实施方式，主要集中在与图1至图8的实施方式的差异上。具体地，图12至图14是根据本公开的一些实施方式的半导体器件的(图2的)部分P的放大剖视图。
参照图12，整个第一下半导体衬垫151可以是C扩散区域151_CDR。
第一下半导体衬垫151可以不包括未C掺杂区域(图11的“151_CUR”)。
参照图13，根据本公开的一些实施方式的半导体器件还可以包括半导体残留图案SP_R，其设置在第一下半导体衬垫151和内栅极结构(如关于第一内栅极结构INT1_GS1和第二内栅极结构INT2_GS1所示)之间。应当理解，这样的半导体残留图案SP_R可以关于这里描述的其它实施方式形成。
半导体残留图案SP_R可以与第一片状图案NS1接触。半导体残留图案SP_R可以与第一下半导体衬垫151的外侧壁(图4的“151_OSW”)以及第一内栅极结构INT1_GS1的侧壁和第二内栅极结构INT2_GS1的侧壁接触。
半导体残留图案SP_R可以包括例如SiGe。在第一下半导体衬垫151包括SiGe的情况下，半导体残留图案SP_R的Ge分数可以大于第一下半导体衬垫151的Ge分数。半导体残留图案SP_R可以是牺牲图案(图29的“SC_L”)的保持不被去除的部分。
参照图14，根据本公开的一些实施方式的半导体器件还可以包括内栅极气隙INT_AG，其设置在第一下半导体衬垫151与第一内栅极结构INT1_GS1和第二内栅极结构INT2_GS1之间。应当理解，这样的内栅极气隙INT_AG可以关于这里描述的其它实施方式来形成(尽管形成内栅极气隙INT_AG和关于图13描述的半导体残留图案SP_R两者可以导致两者更小的尺寸)。
内栅极气隙INT_AG可以设置在第一下半导体衬垫151与第一内栅极结构INT1_GS1和第二内栅极结构INT2_GS1的第一栅极绝缘膜130之间。内栅极气隙INT_AG可以被限定在第一下半导体衬垫151、第一片状图案NS1以及第一内栅极结构INT1_GS1和第二内栅极结构INT2_GS1之间。
尽管没有具体示出，但是在第一栅极绝缘膜130包括界面膜和高k绝缘膜的情况下，界面膜可以形成在第一下半导体衬垫151的与内栅极气隙INT_AG接触的部分上。
图15和图16示出根据本公开的一些实施方式的半导体器件。在下文将描述图15和图16的实施方式，主要集中在与图1至图8的实施方式的差异上。具体地，图15是根据本公开的一些实施方式的半导体器件的沿着图1的线A-A截取的剖视图，图16是图15的半导体器件的沿着图15的线C-C截取的平面图。
参照图15和图16，第一源极/漏极图案150还可以包括插入的半导体衬垫154，其设置在第一上半导体衬垫152和第一填充半导体膜153之间。
插入的半导体衬垫154可以沿着在第一上半导体衬垫152和第一填充半导体膜153之间的边界延伸。
在第一源极/漏极图案150被包括在NMOS源极/漏极中的情况下，插入的半导体衬垫154可以掺有第二n型杂质。插入的半导体衬垫154可以是掺有第二n型杂质的Si。例如，第二n型杂质可以不同于掺入在第一填充半导体膜153中的第一n型杂质(即，第二n型杂质可以不掺入在第一填充半导体膜153中并且第一n型杂质可以不掺入在插入的半导体衬垫154中)。在一些示例中，第一n型杂质可以是P，第二n型杂质可以包括As、Sb和Bi中的至少一种。例如，插入的半导体衬垫154可以包括掺有As的Si膜。
在第一源极/漏极图案150被包括在PMOS源极/漏极中的情况下，插入的半导体衬垫154可以包括掺有p型杂质的SiGe。第一填充半导体膜153的Ge分数可以大于插入的半导体衬垫154的Ge分数。在第一上半导体衬垫152包括SiGe的情况下，插入的半导体衬垫154的Ge分数可以大于第一上半导体衬垫152的Ge分数。
图17至图19是根据本公开的一些实施方式的半导体器件的剖视图。图20和图21是根据本公开的一些实施方式的半导体器件的剖视图。为了方便起见，在下文将描述图17至图21的实施方式，主要集中在与图1至图8的实施方式的差异上。
参照图17，第一源极/漏极图案150可以包括堆垛层错150_SF。应当理解，这些堆垛层错150_SF可以被提供给(以修改)这里描述的实施方式中的任一个。
堆垛层错150_SF设置在第一填充半导体膜153中。在剖视图中，堆垛层错150_SF可以在从第一栅极间隔物140到第一下部图案BP1的方向上倾斜。
参照图18，第一源极/漏极图案150可以包括源极/漏极气隙150_AG。应当理解，这些源极/漏极气隙150_AG可以被提供给(以修改)这里描述的实施方式中的任一个。
源极/漏极气隙150_AG设置在第一填充半导体膜153中。
参照图19，每个第一源极/漏极凹陷150R不包括宽度扩展区域(图2的“150R_ER”)。
每个第一源极/漏极凹陷150R不具有波浪状侧壁。每个第一源极/漏极凹陷150R的侧壁的上部的宽度可以随着远离第一下部图案BP1而减小。应当理解，这里描述的其它实施方式可以被类似地修改为不包括宽度扩展区域和/或不具有波浪状侧壁。
参照图20，没有连接到布线205的第一源极/漏极接触180的上表面可以低于第一栅极覆盖图案145的上表面。
连接到布线205的第一源极/漏极接触180的上表面可以高于没有连接到布线205的第一源极/漏极接触180的上表面。应当理解，这里描述的其它实施方式可以被类似地修改以包括图20的特征。
参照图21，每个第一源极/漏极接触180可以包括下源极/漏极接触181和上源极/漏极接触182。
上源极/漏极接触182可以设置在连接到布线205的第一源极/漏极接触180中。相反地，上源极/漏极接触182可以不设置在没有连接到布线205的第一源极/漏极接触180中。
布线线路207可以连接到第一源极/漏极接触180，无需借助布线通路(图2的“206”)。布线205可以不包括布线通路(图2的“206”)。
下源极/漏极接触181和上源极/漏极接触182被示出为单个同质膜，但是本发明不限于此。下源极/漏极接触181和上源极/漏极接触182可以由例如金属、金属合金、导电的金属氮化物、导电的金属碳化物、导电的金属氧化物、导电的金属碳氮化物和2D材料中的一种或更多种形成。应当理解，这里描述的其它实施方式可以被类似地修改以包括图21的特征。
图22和图23示出根据本公开的一些实施方式的半导体器件。具体地，图22是根据本公开的一些实施方式的半导体器件的平面图，图23是沿着图22的线D-D截取的剖视图。
图22的半导体器件沿着线A-A截取的剖视图可以如图2、图15和图17至图29中的任一个所示。图22的第一区域I可以与以上参照图1至图19描述的实施方式的NMOS区域相同，因此，在下文将详细描述图22的第二区域II。
参照图22和图23，根据本公开的一些实施方式的半导体器件可以包括第一有源图案AP1、多个第一栅极结构GS1、第一源极/漏极图案150、第二有源图案AP2、多个第二栅极结构GS2和第二源极/漏极图案250。
基板100可以包括第一区域I和第二区域II。第一区域I可以是其中形成NMOS的区域，第二区域II可以是其中形成PMOS的区域。
第一有源图案AP1、第一栅极结构GS1和第一源极/漏极图案150可以设置在基板100的第一区域I中。第二有源图案AP2、第二栅极结构GS2和第二源极/漏极图案250可以设置在基板100的第二区域II中。
第二有源图案AP2可以包括第二下部图案BP2和多个第二片状图案NS2。第二片状图案NS2设置在第二下部图案BP2的上表面BP2_US上。每个第二片状图案NS2可以具有在第三方向D3上彼此相对的上表面NS2_US和底表面NS2_BS。第二下部图案BP2和第二片状图案NS2可以是晶体半导体材料，并由元素半导体材料(诸如Si或Ge)、IV-IV族化合物半导体和III-V族化合物半导体形成和/或包括元素半导体材料(诸如Si或Ge)、IV-IV族化合物半导体和III-V族化合物半导体。第二下部图案BP2可以是由Si形成或包括Si的Si下部图案，第二片状图案NS2可以是包含Si的Si片状图案。
第二栅极结构GS2可以设置在基板100上。每个第二栅极结构GS2可以设置在第二有源图案AP2上。第二栅极结构GS2可以与第二有源图案AP2相交。第二栅极结构GS2可以与第二下部图案BP2相交。第二栅极结构GS2可以围绕每个第二片状图案NS2。每个第二栅极结构GS2可以包括多个内栅极结构(INT1_GS2、INT2_GS2和INT3_GS2)，该多个内栅极结构设置在沿第三方向D3彼此相邻的第二片状图案NS2之间或者在第二下部图案BP2和第二片状图案NS2之间。每个第二栅极结构GS2可以包括例如第二栅电极220、第二栅极绝缘膜230、第二栅极间隔物240和第二栅极覆盖图案245。
第二源极/漏极图案250可以形成在第二有源图案AP2上。第二源极/漏极图案250可以形成在第二下部图案BP2上。第二源极/漏极图案250可以连接到第二片状图案NS2。第二源极/漏极图案250可以形成晶体管的源极/漏极，该晶体管使用第二片状图案NS2作为沟道区域。
第二源极/漏极图案250可以设置在第二源极/漏极凹陷250R中。每个第二源极/漏极凹陷250R可以包括多个宽度扩展区域250R_ER。第二源极/漏极凹陷250R的底表面可以由第二下部图案BP2限定。每个第二源极/漏极凹陷250R的侧壁可以由第二片状图案NS2和内栅极结构(INT1_GS2、INT2_GS2和INT3_GS2)限定。
第二源极/漏极图案250可以与内栅极结构(INT1_GS2、INT2_GS2和INT3_GS2)的第二栅极绝缘膜230接触并且与第二下部图案BP2接触。第二源极/漏极图案250可以包括第二半导体衬垫251和第二填充半导体膜252。
第二半导体衬垫251可以沿着第二源极/漏极凹陷250R连续地形成。第二半导体衬垫251与第二片状图案NS2、第二下部图案BP2和内栅极结构(INT1_GS2、INT2_GS2和INT3_GS2)的第二栅极绝缘膜230接触。
第二填充半导体膜252设置在第二半导体衬垫251上。第二填充半导体膜252可以填充第二源极/漏极凹陷250R。
第二源极/漏极图案250可以掺有p型杂质。第二半导体衬垫251和第二填充半导体膜252可以是和/或包括例如SiGe。第二半导体衬垫251和第二填充半导体膜252可以是掺有p型杂质的SiGe膜。第二半导体衬垫251和第二填充半导体膜252可以是晶体半导体材料，诸如外延半导体膜(例如，如这里关于第一下半导体衬垫151和第一填充半导体膜153所述，但是具有p型杂质的不同电荷载流子掺杂剂)。
与第一源极/漏极图案150不同，第二源极/漏极图案250不包括C掺杂的半导体衬垫。第二源极/漏极图案250可以不包括掺有C的任何部分和/或沿着每个第二源极/漏极凹陷250R的侧壁和底表面延伸的掺有C的衬垫。
第二源极/漏极接触280设置在第二源极/漏极图案250上。第二源极/漏极接触280连接到第二源极/漏极图案250。第二金属硅化物膜255可以进一步设置在第二源极/漏极接触280和第二源极/漏极图案250之间。应当理解，第二区域II的结构也可以包括这里描述的修改(诸如关于图13-图21)中的一个或更多个。
图24至图30是示出根据本公开的一些实施方式的制造半导体器件的方法的剖视图。具体地，图24至图30是沿着图1的线A-A截取的剖视图。
参照图24，第一下部图案BP1和上部图案结构U_AP可以形成在基板100上。
上部图案结构U_AP可以设置在第一下部图案BP1上。上部图案结构U_AP可以包括多个牺牲图案SC_L和多个有源图案ACT_L，并且牺牲图案SC_L和有源图案ACT_L可以交替地堆叠在第一下部图案BP1上。
例如，牺牲图案SC_L可以包括SiGe膜，有源图案ACT_L可以包括Si膜。
此后，可以在上部图案结构U_AP上形成虚设栅极绝缘膜130p、虚设栅电极120p和虚设栅极覆盖膜120_HM。虚设栅极绝缘膜130p可以是和/或包括例如硅氧化物，但是本发明不限于此。虚设栅电极120p可以是和/或包括例如多晶硅，但是本发明不限于此。虚设栅极覆盖膜120_HM可以是和/或包括例如硅氮化物，但是本发明不限于此。
可以在每个虚设栅电极120p的侧壁上形成预栅极间隔物140p。
参照图25和图26，通过使用虚设栅电极120p作为掩模，可以在上部图案结构U_AP中形成第一源极/漏极凹陷150R。
第一源极/漏极凹陷150R的部分可以形成在第一下部图案BP1中。第一源极/漏极凹陷150R的底表面可以由第一下部图案BP1限定。
参照图25，第一源极/漏极凹陷150R在第一方向D1上的宽度可以相对于远离第一下部图案BP1的第三方向D3增大然后减小。
参照图26，每个第一源极/漏极凹陷150R可以包括多个宽度扩展区域150R_ER。例如，在形成图25的第一源极/漏极凹陷150R之后，可以通过额外蚀刻牺牲图案SC_L来形成宽度扩展区域150R_ER，但是本发明不限于此。结果，每个第一源极/漏极凹陷150R可以具有波浪状侧壁。
在下文将描述利用图26的第一源极/漏极凹陷150R进行的后续工艺。
参照图27，第一下半导体衬垫151可以沿着每个第一源极/漏极凹陷150R的侧壁和底表面形成。
第一上半导体衬垫152形成在第一下半导体衬垫151上。第一上半导体衬垫152可以沿着每个第一源极/漏极凹陷150R的侧壁和底表面形成。
第一下半导体衬垫151和第一上半导体衬垫152可以通过外延生长形成。
参照图28，第一填充半导体膜153形成在第一上半导体衬垫152上。
第一填充半导体膜153可以填充第一源极/漏极凹陷150R。第一源极/漏极图案150形成在第一下部图案BP1上。
参照图29，在第一源极/漏极图案150上依次形成源极/漏极蚀刻停止膜185和层间绝缘膜190。
此后，通过去除层间绝缘膜190的部分、源极/漏极蚀刻停止膜185的部分和虚设栅极覆盖膜120_HM，暴露虚设栅电极120p的上表面。第一栅极间隔物140可以通过蚀刻预栅极间隔物140a而形成，同时虚设栅电极120p的上表面被暴露。
参照图29和图30，通过去除虚设栅极绝缘膜130p和虚设栅电极120p，上部图案结构U_AP可以在第一栅极间隔物140之间暴露。
此后，可以通过去除牺牲图案SC_L来形成第一片状图案NS1。第一片状图案NS1连接到第一源极/漏极图案150。因此，形成包括第一下部图案BP1和第一片状图案NS1的第一有源图案AP1。
此外，作为去除牺牲图案SC_L的结果，在第一栅极间隔物140之间形成栅极沟槽120t。一旦牺牲图案SC_L被去除，第一源极/漏极图案150的部分可以被去除。
此后，参照图2，可以在栅极沟槽120t中形成第一栅极绝缘膜130和第一栅电极120。此外，可以形成第一栅极覆盖图案145。
在总结详细描述时，本领域技术人员将意识到，在实质上不背离本发明构思的原理的情况下可以对优选实施方式进行许多变化和修改。因此，本发明的所公开的优选实施方式仅以一般性和描述性的含义来使用，而不是为了限制的目的。
本申请要求于2022年5月26日在韩国知识产权局提交的韩国专利申请第10-2022-0064459号的优先权以及由此产生的所有权益，其全部内容通过引用结合于此。

Claims (20)

1.一种半导体器件，包括：
有源图案，包括下部图案和在第一方向上与所述下部图案间隔开的多个片状图案；
多个栅极结构，设置在所述下部图案上并在第二方向上彼此间隔开，每个所述栅极结构包括栅电极和栅极绝缘膜；
源极/漏极凹陷，每个限定在彼此相邻的相应的一对所述栅极结构之间；以及
源极/漏极图案，每个填充所述源极/漏极凹陷中的相应一个，
其中每个所述源极/漏极图案包括沿着所述源极/漏极凹陷的侧壁和底表面延伸的第一半导体衬垫、在所述第一半导体衬垫上并与所述源极/漏极凹陷的所述侧壁和所述底表面相邻地延伸的第二半导体衬垫、以及在所述第二半导体衬垫上并填充所述源极/漏极凹陷的填充半导体膜，
其中所述第二半导体衬垫掺有碳，
其中所述第一半导体衬垫与所述下部图案和所述片状图案接触，以及
其中所述第一半导体衬垫包括未碳掺杂区域。
2.根据权利要求1所述的半导体器件，其中每个所述未碳掺杂区域包括所述第一半导体衬垫中的相应一个的全部。
3.根据权利要求1所述的半导体器件，其中
所述第一半导体衬垫包括沿着每个所述源极/漏极凹陷的所述侧壁和所述底表面延伸的碳扩散区域，
所述碳扩散区域设置在所述未碳掺杂区域中的相应未碳掺杂区域和所述第二半导体衬垫之间，以及
所述碳扩散区域的碳浓度在远离所述相应未碳掺杂区域的方向上增大。
4.根据权利要求3所述的半导体器件，其中每个未碳掺杂区域沿着所述源极/漏极凹陷中的相应一个的所述侧壁和所述底表面连续地形成。
5.根据权利要求3所述的半导体器件，其中每个第一半导体衬垫包括互不相连地形成并彼此分隔开的多个所述未碳掺杂区域，包括在所述第一方向上彼此间隔开的第一子未碳掺杂区域和第二子未碳掺杂区域。
6.根据权利要求1所述的半导体器件，其中
每个所述栅极结构包括内栅极结构，每个所述内栅极结构设置在相应的一对相邻片状图案之间或者在所述下部图案和与所述下部图案相邻的所述片状图案之间，所述内栅极结构包括所述栅极结构的所述栅电极的相应部分和所述栅极结构的所述栅极绝缘膜中的相应一个，以及
所述第一半导体衬垫与所述内栅极结构中的相应内栅极结构的所述栅极绝缘膜接触。
7.根据权利要求1所述的半导体器件，其中每个填充半导体膜掺有磷并与所述第二半导体衬垫中的相应一个接触。
8.根据权利要求1所述的半导体器件，其中
每个源极/漏极图案还包括第三半导体衬垫，所述第三半导体衬垫设置在所述源极/漏极图案的所述第二半导体衬垫和所述填充半导体膜之间，所述填充半导体膜掺有第一n型杂质，所述第三半导体衬垫掺有不同于所述第一n型杂质的第二n型杂质。
9.根据权利要求1所述的半导体器件，其中所述填充半导体膜和所述第一半导体衬垫掺有硼。
10.根据权利要求1所述的半导体器件，其中所述第一半导体衬垫和所述第二半导体衬垫中的每个包括硅膜和硅锗膜中的一个。
11.一种半导体器件，包括：
有源图案，包括下部图案和在第一方向上与所述下部图案间隔开的多个片状图案；
多个栅极结构，设置在所述下部图案上并在第二方向上彼此间隔开，每个所述栅极结构包括栅电极和栅极绝缘膜；
源极/漏极凹陷，每个限定在彼此相邻的相应的一对所述栅极结构之间，每个所述源极/漏极凹陷包括多个宽度扩展区域；以及
源极/漏极图案，每个填充所述源极/漏极凹陷中的相应一个，
其中每个所述栅极结构包括内栅极结构，每个所述内栅极结构设置在相应的一对相邻片状图案之间或者在所述下部图案和与所述下部图案相邻的所述片状图案之间，所述内栅极结构包括所述栅极结构的所述栅电极的相应部分和所述栅极结构的所述栅极绝缘膜中的相应一个，
其中每个所述源极/漏极图案包括沿着所述源极/漏极凹陷的侧壁和底表面延伸的第一半导体衬垫、在所述第一半导体衬垫上并与所述源极/漏极凹陷的所述侧壁和所述底表面相邻地延伸的第二半导体衬垫、以及在所述第二半导体衬垫上并掺有磷的填充半导体膜，
其中所述第二半导体衬垫设置在所述第一半导体衬垫和所述填充半导体膜之间并掺有碳，
其中每个所述第一半导体衬垫包括与所述栅极结构中的相应一个的所述内栅极结构的所述栅极绝缘膜接触的未碳掺杂区域，
其中所述宽度扩展区域在所述第二方向上的宽度相对于远离所述下部图案的上表面的方向增大然后减小，以及
其中所述宽度扩展区域在所述第二方向上的所述宽度在相应的一对相邻片状图案之间或者在所述下部图案和与所述下部图案相邻的所述片状图案之间的位置达到其最大值。
12.根据权利要求11所述的半导体器件，其中每个未碳掺杂区域包括所述第一半导体衬垫中的相应一个的全部。
13.根据权利要求11所述的半导体器件，其中每个未碳掺杂区域沿着所述源极/漏极凹陷中的相应一个的所述侧壁和所述底表面连续地形成。
14.根据权利要求13所述的半导体器件，其中
所述第一半导体衬垫包括沿着所述源极/漏极凹陷的所述侧壁和所述底表面延伸的碳扩散区域，
所述碳扩散区域设置在所述未碳掺杂区域中的相应未碳掺杂区域和所述第二半导体衬垫之间，以及
所述碳扩散区域的碳浓度在远离所述相应未碳掺杂区域的方向上增大。
15.根据权利要求11所述的半导体器件，其中
每个源极/漏极图案还包括设置在所述源极/漏极图案的所述第二半导体衬垫和所述填充半导体膜之间的第三半导体衬垫，所述第三半导体衬垫掺有n型杂质，所述n型杂质包括砷、锑和铋中的一种。
16.根据权利要求11所述的半导体器件，其中对于每个源极/漏极图案，所述填充半导体膜与所述第二半导体衬垫接触。
17.根据权利要求11所述的半导体器件，其中所述源极/漏极图案中的至少一个的所述填充半导体膜包括气隙。
18.一种半导体器件，包括：
第一有源图案，包括第一下部图案和在第一方向上与所述第一下部图案间隔开的多个第一片状图案；
第二有源图案，包括第二下部图案和在所述第一方向上与所述第二下部图案间隔开的多个第二片状图案；
多个第一栅极结构，设置在所述第一下部图案上并在第二方向上彼此间隔开，每个所述第一栅极结构包括第一栅电极和第一栅极绝缘膜；
多个第二栅极结构，设置在所述第二下部图案上并在所述第二方向上彼此间隔开，每个所述第二栅极结构包括第二栅电极和第二栅极绝缘膜；
第一源极/漏极凹陷，每个限定在彼此相邻的相应的一对所述第一栅极结构之间；
第二源极/漏极凹陷，每个限定在彼此相邻的相应的一对所述第二栅极结构之间；
第一源极/漏极图案，每个设置在所述第一源极/漏极凹陷中的相应一个中，所述第一源极/漏极图案与所述第一栅极绝缘膜和所述第一下部图案接触；以及
第二源极/漏极图案，每个设置在所述第二源极/漏极凹陷中的相应一个中，所述第二源极/漏极图案与所述第二栅极绝缘膜和所述第二下部图案接触并包括p型杂质，
其中每个所述第一源极/漏极图案包括沿着所述第一源极/漏极凹陷的侧壁和底表面延伸的第一下半导体衬垫、在所述第一下半导体衬垫上并与所述第一源极/漏极凹陷的所述侧壁和所述底表面相邻地延伸的第一上半导体衬垫、以及掺有磷并在所述第一上半导体衬垫上的第一填充半导体膜，
其中所述第一上半导体衬垫包括掺有碳的硅膜，
其中所述第一下半导体衬垫与所述第一下部图案和所述第一片状图案接触并包括未碳掺杂区域，所述未碳掺杂区域沿着每个所述第一源极/漏极凹陷的所述侧壁和所述底表面延伸，以及
其中所述第二源极/漏极图案不包括沿着所述第二源极/漏极凹陷的所述侧壁和所述底表面延伸的碳掺杂的半导体衬垫。
19.根据权利要求18所述的半导体器件，其中，对于每个第一源极/漏极图案，所述第一上半导体衬垫与所述第一填充半导体膜接触。
20.根据权利要求18所述的半导体器件，其中
每个所述第一源极/漏极图案还包括设置在所述第一填充半导体膜和所述第一上半导体衬垫之间的附加半导体衬垫，以及
所述附加半导体衬垫掺有砷。
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