CN115223935A - 半导体装置 - Google Patents

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CN
China
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source
drain contact
gate electrode
gate
fin pattern
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CN202210149711.XA
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English (en)
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裵德汉
朴柱勳
严命允
李留利
李寅烈
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Samsung Electronics Co Ltd
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Samsung Electronics Co Ltd
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Abstract

提供一种半导体装置。该半导体装置包括：第一鳍状图案，在第一方向上纵向延伸；第二鳍状图案，在第二方向上与第一鳍状图案间隔开并且在第一方向上纵向延伸；第一栅电极，在第一鳍状图案上在第二方向上纵向延伸；第二栅电极，在第二鳍状图案上在第二方向上纵向延伸；第一栅极分离结构，将第一栅电极和第二栅电极分离并且与第一栅电极和第二栅电极处于同一竖直水平；第一连接源/漏接触件，在第一鳍状图案和第二鳍状图案上在第二方向上纵向延伸。第一连接源/漏接触件包括与第一鳍状图案和第二鳍状图案相交的第一下源/漏接触区域和从第一下源/漏接触区域突出的第一上源/漏接触区域，第一上源/漏接触区域在第一方向上不与第一栅极分离结构叠置。

Description

半导体装置
本申请要求于2021年4月19日在韩国知识产权局提交的第10-2021-0050293号韩国专利申请的优先权，该韩国专利申请的公开内容通过引用全部包含于此。
技术领域
本发明涉及一种半导体装置。
背景技术
作为用于增加半导体装置的密度的缩放技术之一，已经提出了一种其中在基底上形成鳍状或纳米线状多沟道有源图案(或硅体)并且在多沟道有源图案的表面上形成栅极的多栅极晶体管。
由于这样的多栅极晶体管利用三维沟道，所以容易执行缩放。此外，即使不增加多栅极晶体管的栅极长度，也可以改善电流控制能力。此外，可以有效地抑制其中沟道区的电位受到漏电压的影响的SCE(短沟道效应)。
发明内容
本发明的方面提供了一种具有改善的可靠性和性能的半导体装置。
然而，本发明的方面不限于这里所阐述的。通过参照下面给出的本发明的详细描述，本发明的以上和其它方面对于本发明所属领域的普通技术人员将变得更加明显。
根据本公开的一方面，一种半导体装置包括：第一鳍状图案，在第一方向上纵向延伸；第二鳍状图案，在第二方向上与第一鳍状图案间隔开并且在第一方向上纵向延伸；第一栅电极，在第一鳍状图案上在第二方向上纵向延伸；第二栅电极，在第二鳍状图案上在第二方向上纵向延伸；第一栅极分离结构，将第一栅电极和第二栅电极分离并且与第一栅电极和第二栅电极处于同一竖直水平；以及第一连接源/漏接触件，在第一鳍状图案和第二鳍状图案上在第二方向上纵向延伸。第一连接源/漏接触件包括与第一鳍状图案和第二鳍状图案相交的第一下源/漏接触区域以及从第一下源/漏接触区域突出的第一上源/漏接触区域，并且第一上源/漏接触区域在第一方向上不与第一栅极分离结构叠置。
根据本公开的另一方面，一种半导体装置包括：第一鳍状图案和第二鳍状图案，均在第一方向上纵向延伸；第三鳍状图案，在第二方向上与第一鳍状图案间隔开并且在第一方向上纵向延伸；第四鳍状图案，在第二方向上与第二鳍状图案间隔开并且在第一方向上纵向延伸；元件分离结构，将第一鳍状图案和第二鳍状图案分离，并且将第三鳍状图案和第四鳍状图案分离；第一连接源/漏接触件，在第一鳍状图案和第三鳍状图案上在第二方向上纵向延伸；第一栅电极，在第一连接源/漏接触件与元件分离结构之间的第一鳍状图案上在第二方向上纵向延伸；第二栅电极，在第一连接源/漏接触件与元件分离结构之间的第三鳍状图案上在第二方向上纵向延伸；以及栅极分离结构，将第一栅电极和第二栅电极分离。第一连接源/漏接触件包括与第一鳍状图案和第三鳍状图案相交的第一下源/漏接触区域，以及从第一下源/漏接触区域突出的第一上源/漏接触区域。第一栅电极和第二栅电极均包括面对元件分离结构并在第二方向上延伸的第一长侧壁以及与第一长侧壁相对的第二长侧壁。当接近栅极分离结构时，第一栅电极的第二长侧壁和第二栅电极的第二长侧壁朝向第一连接源/漏接触件弯曲。
根据本公开的又一方面，一种半导体装置包括：第一鳍状图案，在第一方向上纵向延伸；第二鳍状图案，在第二方向上与第一鳍状图案间隔开并且在第一方向上纵向延伸；多个第一栅电极，在第一鳍状图案上在第二方向上纵向延伸；多个第二栅电极，在第二鳍状图案上在第二方向上纵向延伸；多个栅极分离结构，所述多个栅极分离结构中的每个栅极分离结构分别将所述多个第一栅电极中的第一栅电极和所述多个第二栅电极中的对应的第二栅电极分离；栅极绝缘膜，针对每个第一栅电极和栅极分离结构，沿着第一栅电极的侧壁和栅极分离结构的侧壁延伸；第一源/漏图案，设置在所述多个第一栅电极中的两个相邻的第一栅电极之间并且连接到第一鳍状图案；第二源/漏图案，设置在所述多个第二栅电极中的两个相邻的第二栅电极之间并且连接到第二鳍状图案；以及第一连接源/漏接触件，在第一源/漏图案和第二源/漏图案上在第二方向上延伸。第一连接源/漏接触件包括与第一鳍状图案和第二鳍状图案相交的第一下源/漏接触区域以及从第一下源/漏接触区域突出的第一上源/漏接触区域，并且第一上源/漏接触区域在第一方向上不与所述多个栅极分离结构中的至少一个叠置。
附图说明
通过参照附图详细地描述本公开的示例性实施例，本公开的以上和其它方面及特征将变得更加明显，在附图中：
图1是用于说明根据一些实施例的半导体装置的示例性布局图；
图2至图6是分别沿着图1的线A-A、B-B、C-C、D-D和E-E截取的剖视图；
图7是用于说明根据一些实施例的半导体装置的图；
图8和图9是用于说明根据一些实施例的半导体装置的图；
图10和图11是用于说明根据一些实施例的半导体装置的图；
图12是用于说明根据一些实施例的半导体装置的图；
图13是用于说明根据一些实施例的半导体装置的图；
图14至图16是用于说明根据一些实施例的半导体装置的图；
图17至图19是用于说明根据一些实施例的半导体装置的布局图；
图20至图25是用于说明根据一些实施例的半导体装置的图；
图26、图27A、图27B、图28和图29是用于说明根据一些实施例的半导体装置的图；
图30是用于说明根据一些实施例的用于设置半导体装置的布局的方法的图。
具体实施方式
尽管根据一些实施例的半导体装置的图示出包括鳍状图案形状的沟道区的鳍状晶体管(FinFET)、包括纳米线或纳米片的晶体管以及MBCFETTM(多桥沟道场效应晶体管)作为示例，但实施例不限于此。当然，根据一些实施例的半导体装置可以包括隧穿晶体管(隧穿FET)或三维(3D)晶体管。当然，根据一些实施例的半导体装置可以包括平面晶体管。另外，本发明的技术思想可以应用于基于二维材料的晶体管(基于2D材料的FET)及其异质结构。
此外，根据一些实施例的半导体装置还可以包括双极结型晶体管、横向扩散金属氧化物半导体(LDMOS)等。
图1是用于说明根据一些实施例的半导体装置的示例性布局图。图2至图6是分别沿着图1的线A-A、B-B、C-C、D-D和E-E截取的剖视图。为了便于说明，图1未示出布线间绝缘膜190、191、192和193、过孔206和207以及布线205等。
参照图1至图6，根据一些实施例的半导体装置可以包括第一鳍状图案110、第二鳍状图案210、第一栅电极至第三栅电极120、220和320、第一源/漏接触件171、第二源/漏接触件172、第一连接源/漏接触件至第四连接源/漏接触件181、182、183和184、第一栅极分离结构161和第二栅极分离结构162。
基底100可以是体硅或SOI(绝缘体上硅)基底。相反，基底100可以是硅基底，或者可以包括但不限于其它材料，例如，硅锗、SGOI(绝缘体上硅锗)、锑化铟、铅碲化合物、砷化铟、磷化铟、砷化镓或锑化镓。
第一鳍状图案110可以设置有基底100。例如，第一鳍状图案110可以设置在基底上(例如，经由外延生长)，或者可以是通过蚀刻基底的一部分以形成第一鳍状图案110而形成的基底的部分。第一鳍状图案110可以形成在基底100的第一有源区RX1中。第一鳍状图案110可以沿着第一方向D1纵向延伸。被描述为在特定方向上“纵向”延伸的项目、层或者项目或层的部分具有在特定方向上的长度和垂直于该方向的宽度，其中长度大于宽度。第一鳍状图案110可以由在第一方向D1上延伸的鳍式沟槽FT来限定。鳍式沟槽FT可以限定第一鳍状图案110的侧壁。多个第一鳍状图案110可以布置为彼此平行，并且每对相邻的第一鳍状图案110由鳍式沟槽FT分离。
第二鳍状图案210可以设置有基底100。例如，第二鳍状图案210可以设置在基底上(例如，经由外延生长)，或者可以是通过蚀刻基底的一部分以形成第二鳍状图案210而形成的基底的部分。第二鳍状图案210可以形成在第二有源区RX2中。第二鳍状图案210可以沿着第一方向D1纵向延伸。第二鳍状图案210可以由在第一方向D1上延伸的鳍式沟槽FT来限定。多个第二鳍状图案210可以布置为彼此平行，并且每对相邻的第二鳍状图案210由鳍式沟槽FT分离。第二鳍状图案210可以在第二方向D2上与第一鳍状图案110分离。这里，第一方向D1可以与第二方向D2和第三方向D3相交。此外，第二方向D2可以与第三方向D3相交。第三方向D3可以是垂直于基底100的上表面的方向(例如，竖直方向)，并且第一方向D1和第二方向D2可以是平行于基底100的上表面的方向(例如，水平方向)。
场区域FX可以设置在第一有源区RX1与第二有源区RX2之间。如图4所示，场区域FX可以由比鳍式沟槽FT深的深沟槽DT来限定。深沟槽DT可以限定第一有源区RX1和第二有源区RX2。例如，深沟槽DT可以在第一方向D1上纵向延伸。深沟槽DT可以形成在第一鳍状图案110与第二鳍状图案210之间。在根据一些实施例的半导体装置中，深沟槽DT可以区分第一有源区RX1和第二有源区RX2。
作为示例，第一有源区RX1和第二有源区RX2中的一个可以是NMOS形成区，并且其中的另一个可以是PMOS形成区。作为另一示例，第一有源区RX1和第二有源区RX2可以是PMOS形成区。作为又一示例，第一有源区RX1和第二有源区RX2可以是NMOS形成区。
第一鳍状图案110和第二鳍状图案210中的每个可以是基底100的一部分，或者可以包括从基底100生长的外延层。第一鳍状图案110和第二鳍状图案210中的每个可以包括例如作为元素半导体材料的硅或锗。此外，第一鳍状图案110和第二鳍状图案210中的每个可以由化合物半导体形成或者可以包括化合物半导体，并且可以由例如IV-IV族化合物半导体或III-V族化合物半导体形成，或者可以包括例如IV-IV族化合物半导体或III-V族化合物半导体。
IV-IV族化合物半导体可以是或可以包括例如包含碳(C)、硅(Si)、锗(Ge)和锡(Sn)中的至少两种或更多种的二元化合物或三元化合物或者通过用IV族元素掺杂这些元素而获得的化合物。III-V族化合物半导体可以是例如通过将作为III族元素的铝(Al)、镓(Ga)和铟(In)中的至少一种与作为V族元素的磷(P)、砷(As)和锑(Sb)中的一种组合而形成的二元化合物、三元化合物和四元化合物中的至少一种。作为示例，第一鳍状图案110和第二鳍状图案210可以包括彼此相同的一种或多种材料或者由彼此相同的一种或多种材料形成。作为另一示例，第一鳍状图案110可以包括与第二鳍状图案210的材料不同的材料。
尽管设置在第一有源区RX1中的第一鳍状图案110的数量被示出为与设置在第二有源区RX2中的第二鳍状图案210的数量相同，但实施例不限于此。此外，尽管设置在第一有源区RX1中的第一鳍状图案110和设置在第二有源区RX2中的第二鳍状图案210的数量被示出为两个，但是其数量不限于此。设置在第一有源区RX1中的第一鳍状图案110和设置在第二有源区RX2中的第二鳍状图案210的数量分别可以是一个或三个或更多个。
从平面图看，场绝缘膜105可以设置在第一鳍状图案110和第二鳍状图案210周围，例如，围绕第一鳍状图案110和第二鳍状图案210。场绝缘膜105可以填充深沟槽DT。场绝缘膜105可以填充鳍式沟槽FT的一部分(例如，底部)。场绝缘膜105可以形成在第一鳍状图案110的侧壁的一部分和第二鳍状图案210的侧壁的一部分上。例如，场绝缘膜105可以接触第一鳍状图案110的侧壁的部分和第二鳍状图案210的侧壁的部分。
第一鳍状图案110和第二鳍状图案210可以均从相应的场绝缘膜105的上表面向上突出。场绝缘膜105可以包括例如氧化物膜、氮化物膜、氮氧化物膜或其组合膜，或者可以由例如氧化物膜、氮化物膜、氮氧化物膜或其组合膜形成。
第一栅电极至第三栅电极120、220和320可以均在第二方向D2上延伸。第一栅电极至第三栅电极120、220和320可以均设置在场绝缘膜105上。
第一栅电极120设置在第一鳍状图案110上，并且可以与第一鳍状图案110相交。第一栅电极120不与第二鳍状图案210相交。第二栅电极220设置在第二鳍状图案210上，并且可以与第二鳍状图案210相交。第二栅电极220不与第一鳍状图案110相交。第三栅电极320设置在第一鳍状图案110和第二鳍状图案210上，并且可以与第一鳍状图案110和第二鳍状图案210相交。
第一栅电极120和第二栅电极220在第二方向D2上彼此间隔开，并且可以布置在第二方向D2上。第一栅电极120可以设置为与第二栅电极220对应。第三栅电极320可以在第一方向D1上与第一栅电极120间隔开。第三栅电极320可以在第一方向D1上与第二栅电极220间隔开。
第一栅电极120可以包括在第一方向D1上彼此相对的第一长侧壁120_LS1和第二长侧壁120_LS2。第一栅电极的第一长侧壁120_LS1和第一栅电极的第二长侧壁120_LS2可以在第二方向D2上纵向延伸。第一栅电极的第一长侧壁120_LS1是与第一栅电极的第二长侧壁120_LS2相对的平面。第一栅电极120可以包括在第一方向D1上延伸的短侧壁120_SS。第二栅电极220可以包括在第一方向D1上彼此相对的第一长侧壁220_LS1和第二长侧壁220_LS2。第二栅电极的第一长侧壁220_LS1和第二栅电极的第二长侧壁220_LS2可以在第二方向D2上纵向延伸。第二栅电极220可以包括在第一方向D1上延伸的短侧壁220_SS。第一栅电极的短侧壁120_SS和第二栅电极的短侧壁220_SS彼此面对。
作为示例，在第一方向D1上彼此相邻的多个第一栅电极120可以连续地设置在第一鳍状图案110上。此外，在第一方向D1上彼此相邻的多个第二栅电极220可以连续地设置在第二鳍状图案210上。作为另一示例，第一栅电极120可以在第一方向D1上不连续地设置在第一鳍状图案110上。第二栅电极220可以在第二方向D2上不连续地设置在第二鳍状图案210上。
尽管图1示出了设置在第一方向D1上彼此相邻的第三栅电极320之间的第一栅电极120和第二栅电极220的数量相同，但实施例不限于此。与所示实施例不同，第一栅电极120中的至少一个可以设置在第二有源区RX2中并且可以面对在第二方向D2上延伸的绝缘材料栅极。可选择地，第二栅电极220中的至少一个可以设置在第一有源区RX1中，并且可以面对在第二方向D2上延伸的绝缘材料栅极。
例如，第一栅电极的上表面120_US可以包括凹弯曲表面。可以在形成下面将描述的第一栅极覆盖图案145之前去除第一栅电极120的一部分。通过去除第一栅电极120的一部分的蚀刻工艺，第一栅电极的上表面120_US的至少一部分可以改变为凹弯曲表面。
如图2中所示，在沿着第一鳍状图案110截取的剖视图中，第一栅电极的上表面120_US可以具有第一凹陷深度RD1。如在图4中，在沿着第一栅电极120截取的剖视图中，第一栅电极的上表面120_US可以具有第二凹陷深度RD2。第二凹陷深度RD2大于第一凹陷深度RD1。这里，所述“凹陷深度”可以是在从特定方向(例如，D1或D2)截取的剖视图中第一栅电极的上表面120_US的最上部分与第一栅电极的上表面120_US的最下部分之间的差。
第二栅电极的上表面220_US和第三栅电极320的上表面也可以包括类似于第一栅电极的上表面120_US的凹弯曲表面。
第一栅电极至第三栅电极120、220和320可以包括例如氮化钛(TiN)、碳化钽(TaC)、氮化钽(TaN)、氮化钛硅(TiSiN)、氮化钽硅(TaSiN)、氮化钽钛(TaTiN)、氮化钛铝(TiAlN)、氮化钽铝(TaAlN)、氮化钨(WN)、钌(Ru)、钛铝(TiAl)、碳氮化钛铝(TiAlC-N)、碳化钛铝(TiAlC)、碳化钛(TiC)、碳氮化钽(TaCN)、钨(W)、铝(Al)、铜(Cu)、钴(Co)、钛(Ti)、钽(Ta)、镍(Ni)、铂(Pt)、镍铂(Ni-Pt)、铌(Nb)、氮化铌(NbN)、碳化铌(NbC)、钼(Mo)、氮化钼(MoN)、碳化钼(MoC)、碳化钨(WC)、铑(Rh)、钯(Pd)、铱(Ir)、锇(Os)、银(Ag)、金(Au)、锌(Zn)、钒(V)及其组合中的至少一种，或者可以由例如氮化钛(TiN)、碳化钽(TaC)、氮化钽(TaN)、氮化钛硅(TiSiN)、氮化钽硅(TaSiN)、氮化钽钛(TaTiN)、氮化钛铝(TiAlN)、氮化钽铝(TaAlN)、氮化钨(WN)、钌(Ru)、钛铝(TiAl)、碳氮化钛铝(TiAlC-N)、碳化钛铝(TiAlC)、碳化钛(TiC)、碳氮化钽(TaCN)、钨(W)、铝(Al)、铜(Cu)、钴(Co)、钛(Ti)、钽(Ta)、镍(Ni)、铂(Pt)、镍铂(Ni-Pt)、铌(Nb)、氮化铌(NbN)、碳化铌(NbC)、钼(Mo)、氮化钼(MoN)、碳化钼(MoC)、碳化钨(WC)、铑(Rh)、钯(Pd)、铱(Ir)、锇(Os)、银(Ag)、金(Au)、锌(Zn)、钒(V)及其组合中的至少一种形成。
第一栅电极至第三栅电极120、220和320可以均包括导电金属氧化物以及导电金属氮氧化物等或者可以由导电金属氧化物以及导电金属氮氧化物等形成，并且还可以包括上述材料的氧化形式。
第一栅电极120和第二栅电极220可以由第一栅极分离结构161和第二栅极分离结构162分离。第一栅极分离结构161可以将在第一方向D1上连续设置的成对的第一栅电极120和第二栅电极220分离。第二栅极分离结构162可以将不设置在第一栅电极和第二栅电极(120和220)的沿第一方向D1的连续集合的组中的第一栅电极120和第二栅电极220分离。第一栅电极120、第二栅电极220、第一栅极分离结构161和第二栅极分离结构162可以全部处于同一竖直水平(例如，基底100的底表面上方的同一水平)。
多个第一栅极分离结构161可以在第一方向D1上布置在场区域FX中。多个第一栅极分离结构161可以设置在场绝缘膜105上，并且可以接触场绝缘膜105。将理解的是，当元件被称为“连接”或“结合”到另一元件或者“在”另一元件“上”时，其可以直接连接或直接结合到所述另一元件或直接在所述另一元件上，或者可以存在中间元件。相反，当元件被称为“直接连接”或“直接结合”到另一元件，或者被称为“接触”另一元件或“与”另一元件“接触”时，在接触点处不存在中间元件。每个第一栅极分离结构161可以将彼此对应的第一栅电极120和第二栅电极220(例如，物理地和电气地)分离。每个第一栅极分离结构161可以将沿着在第二方向D2上的线布置的第一栅电极120和第二栅电极220分离。在根据一些实施例的半导体装置中，单个第一栅极分离结构161可以将一对第一栅电极120和第二栅电极220分离。
例如，多个第一栅电极120可以包括在第一方向D1上连续设置的第一_1栅电极和第一_2栅电极。多个第二栅电极220可以包括在第一方向D1上连续设置的第二_1栅电极和第二_2栅电极。多个栅极分离结构161可以包括在第一方向D1上彼此间隔开的第一_1栅极分离结构和第一_2栅极分离结构。第一_1栅电极和第二_1栅电极可以布置在第二方向D2上。第一_1栅电极和第二_1栅电极可以通过第一_1栅极分离结构分离。第一_2栅电极和第二_2栅电极可以布置在第二方向D2上。第一_2栅电极和第二_2栅电极可以通过第一_2栅极分离结构分离。
第二栅极分离结构162设置在场区域FX中。第二栅极分离结构162可以设置在场绝缘膜105上。第二栅极分离结构162可以将彼此对应的第一栅电极120和第二栅电极220分离。第二栅极分离结构162可以将布置在第二方向D2上的第一栅电极120和第二栅电极220分离。
第一栅极分离结构161和第二栅极分离结构162可以均包括例如氮化硅(SiN)、氮氧化硅(SiON)、氧化硅(SiO2)、碳氮氧化硅(SiOCN)、硼氮化硅(SiBN)、硼氮氧化硅(SiOBN)、碳氧化硅(SiOC)、氧化铝(AlO)及其组合中的至少一种，或者可以由例如氮化硅(SiN)、氮氧化硅(SiON)、氧化硅(SiO2)、碳氮氧化硅(SiOCN)、硼氮化硅(SiBN)、硼氮氧化硅(SiOBN)、碳氧化硅(SiOC)、氧化铝(AlO)及其组合中的至少一种形成。尽管第一栅极分离结构161被示出为单个膜，但实施例不限于此。尽管未示出，但是第二栅极分离结构162可以具有与第一栅极分离结构161的结构相同的结构。
尽管图6示出了第一栅极分离结构161穿透到场绝缘膜105中，但实施例不限于此。
栅极分离间隔件160_SP可以设置在第一栅极分离结构161的侧壁上(例如，在相对的侧壁上)。尽管未示出，但是栅极分离间隔件160_SP也可以设置在第二栅极分离结构162的侧壁上。栅极分离间隔件160_SP可以直接连接到下面将描述的第一栅极间隔件140和第二栅极间隔件240。栅极分离间隔件160_SP可以包括与第一栅极间隔件140和第二栅极间隔件240的材料相同的材料，或者可以由与第一栅极间隔件140和第二栅极间隔件240的材料相同的材料形成。
尽管由第一栅极分离结构161分离的第一栅电极120和由第二栅极分离结构162分离的第一栅电极120被示出为与第一鳍状图案110相交，但实施例不限于此。与所示实施例不同，由第一栅极分离结构161分离的第一栅电极120可以与第一鳍状图案110相交，但是由第二栅极分离结构162分离的第一栅电极120可以不与第一鳍状图案110相交。例如，由第二栅极分离结构162分离的第一栅电极120可以与和第一鳍状图案110分离的另一鳍状图案相交。
第一栅极间隔件140可以设置在第一栅电极的长侧壁120_LS1和120_LS2上。第二栅极间隔件240可以设置在第二栅电极的长侧壁220_LS1和220_LS2上。第三栅极间隔件340可以设置在第三栅电极320的侧壁上。第三栅极间隔件340可以沿着第二方向D2延伸。第一栅极间隔件至第三栅极间隔件140、240和340可以包括例如氮化硅(SiN)、氮氧化硅(SiON)、氧化硅(SiO2)、碳氮氧化硅(SiOCN)、硼氮化硅(SiBN)、硼氮氧化硅(SiOBN)、碳氧化硅(SiOC)及其组合中的至少一种，或者可以由例如氮化硅(SiN)、氮氧化硅(SiON)、氧化硅(SiO2)、碳氮氧化硅(SiOCN)、硼氮化硅(SiBN)、硼氮氧化硅(SiOBN)、碳氧化硅(SiOC)及其组合中的至少一种形成。
第一栅极绝缘膜130可以沿着第一栅电极120的侧壁、端壁和底表面延伸。第一栅极绝缘膜130可以设置在第一栅电极120与第一鳍状图案110之间，并且还可以设置在第一栅电极120与第一栅极分离结构161之间。第二栅极绝缘膜230可以沿着第二栅电极220的侧壁、端壁和底表面延伸。第二栅极绝缘膜230可以设置在第二栅电极220与第二鳍状图案210之间，并且还可以设置在第二栅电极220与第一栅极分离结构161之间。第三栅极绝缘膜330可以沿着第三栅电极320的侧壁和底表面延伸。第三栅极绝缘膜330可以设置在第三栅电极320与第一鳍状图案110之间以及第三栅电极320与第二鳍状图案210之间。
第一栅极绝缘膜130可以沿着从场绝缘膜105向上突出的第一鳍状图案110(或一组连续的第一鳍状图案110)的轮廓和场绝缘膜105的上表面形成。第二栅极绝缘膜230可以沿着从场绝缘膜105向上突出的第二鳍状图案210(或一组连续的第二鳍状图案210)的轮廓和场绝缘膜105的上表面形成。尽管未示出，但是第三栅极绝缘膜330可以沿着从场绝缘膜105向上突出的第一鳍状图案110和第二鳍状图案210的轮廓及场绝缘膜105的上表面形成。此外，尽管未示出，但是以第一栅极绝缘膜130为例，第一栅极绝缘膜130可以包括沿着从场绝缘膜105向上突出的第一鳍状图案110的轮廓的界面膜。例如，界面膜可以包括但不限于氧化硅。
第一栅极绝缘膜130可以沿着在第二方向D2上彼此面对的第一栅电极的侧壁120_SS和第一栅极分离结构的侧壁161_SW延伸。第二栅极绝缘膜230可以沿着在第二方向D2上彼此面对的第二栅电极的侧壁220_SS和第一栅极分离结构的侧壁161_SW延伸。
第一栅极绝缘膜至第三栅极绝缘膜130、230和330可以包括诸如氧化硅、氮氧化硅、氮化硅或具有比氧化硅的介电常数高的高介电常数材料的绝缘材料，或者可以由诸如氧化硅、氮氧化硅、氮化硅或具有比氧化硅的介电常数高的高介电常数材料的绝缘材料形成。高介电常数材料可以包括例如氮化硼、氧化铪、氧化铪硅、氧化铪铝、氧化镧、氧化镧铝、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化钇、氧化铝、氧化铅钪钽和铌酸铅锌中的一种或更多种。
根据一些其它实施例的半导体装置可以包括使用负电容器的NC(负电容)FET。例如，第一栅极绝缘膜至第三栅极绝缘膜130、230和330可以均包括具有铁电性质的铁电材料膜以及具有顺电性质的顺电材料膜。
铁电材料膜可以具有负电容并且顺电材料膜可以具有正电容。例如，当两个或更多个电容器串联连接并且每个电容器的电容具有正值时，整个电容从每个单独电容器的电容减小。另一方面，当串联连接的两个或更多个电容器的电容中的至少一个具有负值时，整个电容可以大于每个单独电容的绝对值，同时具有正值。
当具有负电容的铁电材料膜和具有正电容的顺电材料膜串联连接时，串联连接的铁电材料膜和顺电材料膜的整个电容值会增加。通过使用增加的总电容值，包括铁电材料膜的晶体管可以在室温下具有低于60mV/decade(十进位)的亚阈值摆幅(SS)。
铁电材料膜可以具有铁电性质。铁电材料膜可以包括或者可以是例如氧化铪、氧化铪锆、氧化钡锶钛、氧化钡钛和氧化铅锆钛中的至少一种。这里，作为示例，氧化铪锆可以是通过用锆(Zr)掺杂氧化铪而获得的材料。作为另一示例，氧化铪锆可以是铪(Hf)、锆(Zr)和氧(O)的化合物。
铁电材料膜还可以包括掺杂的掺杂剂。例如，掺杂剂可以包括铝(Al)、钛(Ti)、铌(Nb)、镧(La)、钇(Y)、镁(Mg)、硅(Si)、钙(Ca)、铈(Ce)、镝(Dy)、铒(Er)、钆(Gd)、锗(Ge)、钪(Sc)、锶(Sr)和锡(Sn)中的至少一种。包括在铁电材料膜中的掺杂剂的类型可以根据哪种类型的铁电材料包括在铁电材料膜中而变化。
当铁电材料膜包括氧化铪时，包括在铁电材料膜中的掺杂剂可以包括或可以是例如钆(Gd)、硅(Si)、锆(Zr)、铝(Al)和钇(Y)中的至少一种。
当掺杂剂是铝(Al)时，铁电材料膜可以包括或可以是3at％至8at％(原子％)的铝。这里，掺杂剂的比可以是铝与铪和铝之和的比。
当掺杂剂是硅(Si)时，铁电材料膜可以包括或可以是2at％至10at％的硅。当掺杂剂是钇(Y)时，铁电材料膜可以包括或可以是2at％至10at％的钇。当掺杂剂是钆(Gd)时，铁电材料膜可以包括或可以是1at％至7at％的钆。当掺杂剂是锆(Zr)时，铁电材料膜可以包括或可以是50at％至80at％的锆。
顺电材料膜可以具有顺电性质。顺电材料膜可以包括或可以是例如氧化硅和具有高介电常数的金属氧化物中的至少一种。包括在顺电材料膜中的金属氧化物可以包括或可以是例如但不限于氧化铪、氧化锆和氧化铝中的至少一种。
铁电材料膜和顺电材料膜可以包括或可以是相同的材料。铁电材料膜具有铁电性质，但顺电材料膜可以不具有铁电性质。例如，当铁电材料膜和顺电材料膜两者是氧化铪时，包括在铁电材料膜中的氧化铪的晶体结构不同于包括在顺电材料膜中的氧化铪的晶体结构。
铁电材料膜可以具有具备铁电性质的厚度。铁电材料膜的厚度可以是但不限于例如0.5nm至10nm。由于表现出铁电性质的临界厚度可以针对每种铁电材料而变化，因此铁电材料膜的厚度可以根据铁电材料而变化。
作为示例，第一栅极绝缘膜至第三栅极绝缘膜130、230和330中的每个可以包括一个铁电材料膜。作为另一示例，第一栅极绝缘膜至第三栅极绝缘膜130、230和330可以均包括彼此间隔开的多个铁电材料膜。第一栅极绝缘膜至第三栅极绝缘膜130、230和330可以均具有其中多个铁电材料膜和多个顺电材料膜交替堆叠的堆叠膜结构。
第一栅极覆盖图案至第三栅极覆盖图案145、245和345可以设置在第一栅电极至第三栅电极120、220和320上。此外，第一栅极覆盖图案至第三栅极覆盖图案145、245和345可以设置在第一栅极间隔件至第三栅极间隔件140、240和340的上表面上。第一栅极覆盖图案至第三栅极覆盖图案145、245和345可以包括例如氮化硅(SiN)、氮氧化硅(SiON)、氧化硅(SiO2)、碳氮化硅(SiCN)、碳氮氧化硅(SiOCN)及其组合中的至少一种，或者可以由例如氮化硅(SiN)、氮氧化硅(SiON)、氧化硅(SiO2)、碳氮化硅(SiCN)、碳氮氧化硅(SiOCN)及其组合中的至少一种形成。
与所示实施例不同，第一栅极覆盖图案至第三栅极覆盖图案145、245和345可以均设置在第一栅极间隔件至第三栅极间隔件140、240和340之间。在这种情况下，以第一栅极覆盖图案145为例，第一栅极覆盖图案的上表面145_US可以与第一栅极间隔件140的上表面设置在同一平面上。
第一源/漏图案150可以设置在第一鳍状图案110上。第一源/漏图案150可以设置于在第一方向D1上彼此相邻的第一栅电极120之间，或者设置在第一栅电极120与第三栅电极320之间。第一源/漏图案150可以连接到第一鳍状图案110(或多个第一鳍状图案110)。第一源/漏图案150可以设置在第一有源区RX1中。
第二源/漏图案250可以设置在第二鳍状图案210上。第二源/漏图案250可以设置于在第一方向D1上彼此相邻的第二栅电极220之间，或者设置在第二栅电极220与第三栅电极320之间。第二源/漏图案250可以连接到第二鳍状图案210(或多个第二鳍状图案210)。第二源/漏图案250可以设置在第二有源区RX2中。第二源/漏图案250在第二方向D2上与第一源/漏图案150分离。例如，在一个实施例中，第二源/漏图案250不直接连接到第一源/漏图案150。
第一源/漏图案150连接到多个第一鳍状图案110，并且第二源/漏图案250连接到多个第二鳍状图案210。因此，第一源/漏图案150和第二源/漏图案250可以均是共享外延图案。作为示例，可以在第一源/漏图案150内与场绝缘膜105接合的空间中设置空气间隙。作为另一示例，可以在第一源/漏图案150内与场绝缘膜105接合的空间中填充绝缘材料。
第一源/漏图案150和第二源/漏图案250可以包括在分别使用第一鳍状图案110和第二鳍状图案210作为沟道区的晶体管的源/漏极中。
下蚀刻停止膜156可以设置在第一栅电极至第三栅电极120、220和320的侧壁上以及第一源/漏图案150和第二源/漏图案250上。下蚀刻停止膜156可以包括或可以是相对于下面将描述的下层间绝缘膜190具有蚀刻选择性的材料。下蚀刻停止膜156可以包括或可以是例如氮化硅(SiN)、氮氧化硅(SiON)、碳氮氧化硅(SiOCN)、硼氮化硅(SiBN)、硼氮氧化硅(SiOBN)、碳氧化硅(SiOC)及其组合中的至少一种。
下层间绝缘膜190可以设置在下蚀刻停止膜156上。下层间绝缘膜190可以不覆盖第一栅极覆盖图案至第三栅极覆盖图案145、245和345的上表面。例如，下层间绝缘膜190的上表面可以与第一栅极覆盖图案的上表面145_US、第二栅极覆盖图案的上表面245_US和第三栅极覆盖图案345的上表面设置在同一平面上。
下层间绝缘膜190可以包括例如氧化硅、氮化硅、氮氧化硅和低介电常数材料中的至少一种，或者可以由例如氧化硅、氮化硅、氮氧化硅和低介电常数材料中的至少一种形成。低介电常数材料可以包括但不限于例如以下物质或者可以由但不限于以下物质形成：氟化原硅酸四乙酯(FTEOS)、氢倍半硅氧烷(HSQ)、双苯并环丁烯(BCB)、原硅酸四甲酯(TMOS)、八甲基环四硅氧烷(OMCTS)、六甲基二硅氧烷(HMDS)、三甲基甲硅烷基硼酸酯(TMSB)、二乙酰氧基二叔丁基硅氧烷(DADBS)、三甲基甲硅烷基磷酸酯(TMSP)、聚四氟乙烯(PTFE)、TOSZ(Tonen SilaZen)、FSG(氟硅酸盐玻璃)、聚酰亚胺纳米泡沫(诸如聚环氧丙烷)、CDO(碳掺杂的氧化硅)、OSG(有机硅酸盐玻璃)、SiLK、非晶氟化碳、二氧化硅气凝胶、二氧化硅干凝胶、介孔二氧化硅或其组合。
第一连接源/漏接触件至第四连接源/漏接触件181、182、183和184可以分别设置在第一源/漏图案150和第二源/漏图案250上。第一连接源/漏接触件至第四连接源/漏接触件181、182、183和184可以分别设置在第一鳍状图案110和第二鳍状图案210上。第一连接源/漏接触件至第四连接源/漏接触件181、182、183和184可以均同时连接到第一源/漏图案150和第二源/漏图案250。第一连接源/漏接触件至第四连接源/漏接触件181、182、183和184可以均在第二方向D2上延伸。
第一源/漏接触件171可以在第一鳍状图案110之上设置在第一源/漏图案150上。第二源/漏接触件172可以在第二鳍状图案210之上设置在第二源/漏图案250上。第一源/漏接触件171电连接到第一源/漏图案150，但不电连接到第二源/漏图案250。第二源/漏接触件172电连接到第二源/漏图案250，但不电连接到第一源/漏图案150。以下描述将集中于第一连接源/漏接触件至第四连接源/漏接触件181、182、183和184。
第一连接源/漏接触件至第四连接源/漏接触件181、182、183和184以及第一源/漏接触件171和第二源/漏接触件172可以均设置在下层间绝缘膜190中。
第一硅化物膜155可以形成在连接源/漏接触件181、182、183和184与第一源/漏图案150之间，以及第一源/漏接触件171与第一源/漏图案150之间。第二硅化物膜255可以形成在连接源/漏接触件181、182、183和184与第二源/漏图案250之间，以及第二源/漏接触件172与第二源/漏图案250之间。第一硅化物膜155和第二硅化物膜255可以均包括或可以是例如金属硅化物材料。
第一连接源/漏接触件181可以设置在第一栅电极120之间以及第二栅电极220之间。第一栅极分离结构161可以设置在第一连接源/漏接触件181的两侧(例如，相对侧)上。
例如，多个第一栅电极120包括在第一方向D1上连续设置的第一_1栅电极和第一_2栅电极，并且多个第二栅电极220可以包括在第一方向D1上连续设置的第二_1栅电极和第二_2栅电极。第一连接源/漏接触件181可以设置在第一_1栅电极和第一_2栅电极之间以及第二_1栅电极和第二_2栅电极之间。此外，当多个栅极分离结构161包括在第一方向D1上彼此间隔开的第一_1栅极分离结构和第一_2栅极分离结构时，第一连接源/漏接触件181可以设置在第一_1栅极分离结构与第一_2栅极分离结构之间。
第二连接源/漏接触件182在第一方向D1上与第一连接源/漏接触件181相邻。布置在第二方向D2上的第一栅电极120和第二栅电极220可以设置在第二连接源/漏接触件182的一侧上。然而，布置在第二方向D2上的第一栅电极120和第二栅电极220可以不设置在第二连接源/漏接触件182的另一侧(例如，相对侧)上。也就是说，第二连接源/漏接触件182不设置在第一栅电极120之间以及第二栅电极220之间。第一栅极分离结构161设置在第二连接源/漏接触件182的一侧上，但是第一栅极分离结构161不设置在第二连接源/漏接触件182的另一侧上。
例如，第二连接源/漏接触件182可以设置在第一栅电极120与第三栅电极320之间以及第二栅电极220与第三栅电极320之间。
单个第一栅电极120和单个第二栅电极220可以设置在第一连接源/漏接触件181与第二连接源/漏接触件182之间。此外，单个第一栅极分离结构161可以设置在第一连接源/漏接触件181与第二连接源/漏接触件182之间。
尽管示出了其中第二连接源/漏接触件182设置在第一连接源/漏接触件181的一侧上，并且第一源/漏接触件171和第二源/漏接触件172设置在第一连接源/漏接触件181的另一侧上的实施例，但实施例不限于此。与所示实施例不同，第二连接源/漏接触件182当然可以设置在第一连接源/漏接触件181的另一侧上。
布置在第二方向D2上的第一栅电极120和第二栅电极220不设置在第三连接源/漏接触件183的一侧和另一侧上。例如，第三连接源/漏接触件183可以设置在第三栅电极320之间。
布置在第二方向D2上的第一栅电极120和第二栅电极220可以设置在第四连接源/漏接触件184的一侧上。然而，布置在第二方向D2上的第一栅电极120和第二栅电极220可以不设置在第四连接源/漏接触件184的另一侧上。例如，在该实施例中，第四连接源/漏接触件184不设置在第一栅电极120之间以及第二栅电极220之间。第二栅极分离结构162设置在第四连接源/漏接触件184的一侧上，但是第二栅极分离结构162不设置在第四连接源/漏接触件184的另一侧上。当第四连接源/漏接触件184设置为在第一方向D1上彼此相邻时，单个第一栅电极120和单个第二栅电极220可以设置在第四连接源/漏接触件184之间。此外，单个第二栅极分离结构162可以设置在第四连接源/漏接触件184之间。
例如，第四连接源/漏接触件184可以设置在第一栅电极120与第三栅电极320之间以及第二栅电极220与第三栅电极320之间。
第一连接源/漏接触件181可以包括第一下源/漏接触区域181B和第一上源/漏接触区域181U。第二连接源/漏接触件182可以包括第二下源/漏接触区域182B和第二上源/漏接触区域182U。第三连接源/漏接触件183可以包括第三下源/漏接触区域183B和第三上源/漏接触区域183U。第四连接源/漏接触件184可以包括第四下源/漏接触区域184B和第四上源/漏接触区域184U。
第一上源/漏接触区域至第四上源/漏接触区域181U、182U、183U和184U各自在第三方向D3上从第一下源/漏接触区域至第四下源/漏接触区域181B、182B、183B和184B突出。第一下源/漏接触区域至第四下源/漏接触区域181B、182B、183B和184B可以与第一鳍状图案110和第二鳍状图案210相交。
第一上源/漏接触区域至第四上源/漏接触区域181U、182U、183U和184U可以是下面将描述的源/漏过孔206所位于的部分。第一连接源/漏接触件至第四连接源/漏接触件181、182、183和184可以通过第一上源/漏接触区域至第四上源/漏接触区域181U、182U、183U和184U连接到布线205。
在图5中，第一下源/漏接触区域181B同时且连续地连接到第一源/漏图案150和第二源/漏图案250。尽管未示出，但是第二下源/漏接触区域至第四下源/漏接触区域182B、183B和184B也各自同时且连续地连接到第一源/漏图案150和第二源/漏图案250。
第一下源/漏接触区域181B可以直接连接到第一上源/漏接触区域181U。第一下源/漏接触区域181B和第一上源/漏接触区域181U可以具有一体的连续结构。鉴于制造工艺，在形成第一连接源/漏接触件181的预备结构之后，可以去除预备结构的一部分。第一连接源/漏接触件181的预备结构的上表面可以与下层间绝缘膜190的上表面设置在同一平面上。通过去除预备结构的一部分，可以形成第一下源/漏接触区域181B和第一上源/漏接触区域181U。由于蚀刻第一连接源/漏接触件181的预备结构的一部分以形成第一上源/漏接触区域181U，因此可以不存在通过其划分第一下源/漏接触区域181B和第一上源/漏接触区域181U的边界线(例如，没有晶界)。
尽管图5示出了第一连接源/漏接触件181具有类似于旋转180度的“T”的形状，但是实施例不限于此。根据第一上源/漏接触区域181U的位置，第一连接源/漏接触件181也可以具有类似于“L”的形状。尽管未示出，但是第二连接源/漏接触件至第四连接源/漏接触件182、183和184也可以具有类似于旋转180度的“T”或“L”的形状。
第一源/漏接触件171和第二源/漏接触件172的剖面也可以具有类似于“T”或“L”的形状。可选择地，第一源/漏接触件171和第二源/漏接触件172的剖面可以具有其中在第二方向D2上的宽度随着其远离基底100而逐渐增加的梯形形状。
第一连接源/漏接触件181的最上表面可以是第一上源/漏接触区域的上表面181_US。第二连接源/漏接触件182的最上表面可以是第二上源/漏接触区域的上表面182_US。第一上源/漏接触区域的上表面181_US和第二上源/漏接触区域的上表面182_US可以与下层间绝缘膜190的上表面设置在同一平面上。此外，第一上源/漏接触区域的上表面181_US和第二上源/漏接触区域的最上表面182_US可以与第一栅极覆盖图案的上表面145_US的至少一部分设置在同一平面上。第一上源/漏接触区域的上表面181_US和第二上源/漏接触区域的上表面182_US可以与第二栅极覆盖图案的上表面245_US和第三栅极覆盖图案345的上表面设置在同一平面上。第三上源/漏接触区域183U和第四上源/漏接触区域184U的上表面的描述可以与第一上源/漏接触区域的上表面181_US的描述基本相同。
如图5所示，第一下源/漏接触区域181B可以包括在第一源/漏图案150与第二源/漏图案250之间朝向基底100突出的向下突出区域181_DP。与所示实施例不同，向下突出区域181_DP可以接触下蚀刻停止膜156或场绝缘膜105。尽管未示出，但是类似于第一下源/漏接触区域181B，第二下源/漏接触区域至第四下源/漏接触区域182B、183B和184B也可以包括向下突出区域。
例如，在一个实施例中，第一上源/漏接触区域181U在第一方向D1上不与第一栅极分离结构161叠置。在图4中，随着第一栅电极的上表面120_US和第二栅电极的上表面220_US接近第一栅极分离结构161，第一栅电极的上表面120_US和第二栅电极的上表面220_US变得更高。如上所述，在执行蚀刻工艺以形成第一上源/漏接触区域181U时，可能使第一栅电极120和第二栅电极220的与第一栅极分离结构161相邻的部分暴露。当第一上源/漏接触区域181U设置在其中第一栅电极120和第二栅电极220被暴露的部分中时，即，设置在其在第一方向D1上与第一栅极分离结构161叠置的位置处时，位于第一上源/漏接触区域181U上的源/漏过孔206会连接到被暴露的第一栅电极120和/或第二栅电极220。因此，第一上源/漏接触区域181U可以设置于其在第一方向D1上不与第一栅极分离结构161叠置的位置处。
在根据一些实施例的半导体装置中，第二上源/漏接触区域182U可以在第一方向D1上与第一栅极分离结构161叠置。当第四连接源/漏接触件184设置在第二栅极分离结构162的任一侧上时，第四上源/漏接触区域184U中的一个可以在第一方向D1上与第二栅极分离结构162叠置。第四上源/漏接触区域184U中的另一个可以在第一方向D1上不与第二栅极分离结构162叠置。
第一连接源/漏接触件至第四连接源/漏接触件181、182、183和184以及第一源/漏接触件171和第二源/漏接触件172可以均包括源/漏阻挡膜180a和源/漏填充膜180b。
栅极接触件175可以设置在第二栅电极220上。栅极接触件175可以穿透第二栅极覆盖图案245并且连接到第二栅电极220。尽管未示出，但是栅极接触件175也可以设置在第一栅电极120和第三栅电极320上。
栅极接触件175可以包括栅极阻挡膜175a和栅极填充膜175b。
尽管第一连接源/漏接触件181与第一源/漏图案150之间的边界以及第一连接源/漏接触件181与第二源/漏图案250之间的边界被示出为具有波浪形状，但实施例不限于此。
从第一鳍状图案110的上表面到第一栅电极的上表面120_US(例如，第一栅电极的上表面120_US的任何部分)的高度H12可以大于从第一鳍状图案110的上表面到下源/漏接触区域181B、182B、183B和184B的上表面的高度H11。在具有凹形形状的第一栅电极的上表面120_US中，第一栅电极的上表面120_US的高度可以是其最靠近第一鳍状图案110的上表面的部分的高度。
源/漏阻挡膜180a和栅极阻挡膜175a可以均包括例如钽(Ta)、氮化钽(TaN)、钛(Ti)、氮化钛(TiN)、氮化钛硅(TiSiN)、钌(Ru)、钴(Co)、镍(Ni)、镍硼(NiB)、钨(W)、氮化钨(WN)、碳氮化钨(WCN)、锆(Zr)、氮化锆(ZrN)、钒(V)、氮化钒(VN)、铌(Nb)、氮化铌(NbN)、铂(Pt)、铱(Ir)、铑(Rh)和二维(2D)材料中的至少一种，或者可以由例如钽(Ta)、氮化钽(TaN)、钛(Ti)、氮化钛(TiN)、氮化钛硅(TiSiN)、钌(Ru)、钴(Co)、镍(Ni)、镍硼(NiB)、钨(W)、氮化钨(WN)、碳氮化钨(WCN)、锆(Zr)、氮化锆(ZrN)、钒(V)、氮化钒(VN)、铌(Nb)、氮化铌(NbN)、铂(Pt)、铱(Ir)、铑(Rh)和二维(2D)材料中的至少一种形成。在根据一些实施例的半导体装置中，二维材料可以是金属材料和/或半导体材料。二维材料(2D材料)可以包括或者可以是二维同素异形体或二维化合物，并且可以包括或可以是但不限于例如石墨烯、二硫化钼(MoS2)、二硒化钼(MoSe2)、二硒化钨(WSe2)和二硫化钨(WS2)中的至少一种。由于上述二维材料仅作为示例列出，因此可以包括在本发明的半导体装置中的二维材料不受上述材料的限制。
源/漏填充膜180b和栅极填充膜175b可以包括或者可以是例如铝(Al)、钨(W)、钴(Co)、钌(Ru)、铜(Cu)、银(Ag)、金(Au)、锰(Mn)和钼(Mo)中的至少一种。
第一蚀刻停止膜196和第一上层间绝缘膜191可以顺序地设置在第一连接源/漏接触件至第四连接源/漏接触件181、182、183和184上。第一蚀刻停止膜196和第一上层间绝缘膜191可以设置在下层间绝缘膜190上。
第一蚀刻停止膜196可以包括相对于第一上层间绝缘膜191具有蚀刻选择性的材料或者可以由相对于第一上层间绝缘膜191具有蚀刻选择性的材料形成。第一蚀刻停止膜196可以包括例如氮化硅(SiN)、氮氧化硅(SiON)、碳氮氧化硅(SiOCN)、硼氮化硅(SiBN)、硼氮氧化硅(SiOBN)、碳氧化硅(SiOC)、氧化铝(AlO)、氮化铝(AlN)、碳氧化铝(AlOC)及其组合中的至少一种，或者可以由例如氮化硅(SiN)、氮氧化硅(SiON)、碳氮氧化硅(SiOCN)、硼氮化硅(SiBN)、硼氮氧化硅(SiOBN)、碳氧化硅(SiOC)、氧化铝(AlO)、氮化铝(AlN)、碳氧化铝(AlOC)及其组合中的至少一种形成。与所示实施例不同，可以不形成第一蚀刻停止膜196。第一上层间绝缘膜191可以包括例如氧化硅、氮化硅、氮氧化硅和低介电常数材料中的至少一种，或者可以由例如氧化硅、氮化硅、氮氧化硅和低介电常数材料中的至少一种形成。
源/漏过孔206和栅极过孔207可以分别设置在第一蚀刻停止膜196和第一上层间绝缘膜191内部。源/漏过孔206穿透第一蚀刻停止膜196和第一上层间绝缘膜191，并且可以连接到第一连接源/漏接触件至第四连接源/漏接触件181、182、183和184以及第一源/漏接触件171和第二源/漏接触件172。栅极过孔207穿透第一蚀刻停止膜196和第一上层间绝缘膜191，并且可以连接到栅极接触件175。
源/漏过孔206和栅极过孔207可以均具有单个膜结构。源/漏过孔206和栅极过孔207可以均具有由单个膜形成的结构。例如，源/漏过孔206和栅极过孔207可以具有单个导电膜结构。源/漏过孔206和栅极过孔207可以包括例如铝(Al)、钨(W)、钴(Co)、钌(Ru)、银(Ag)、金(Au)、锰(Mn)和钼(Mo)中的至少一种，或者可以由例如铝(Al)、钨(W)、钴(Co)、钌(Ru)、银(Ag)、金(Au)、锰(Mn)和钼(Mo)中的至少一种形成。
与所示实施例不同，在一个示例中，源/漏过孔206和栅极过孔207中的一者具有单个膜结构，并且源/漏过孔206和栅极过孔207中的另一者可以具有多个膜结构(例如，阻挡膜和填充膜的组合)，诸如栅极接触件175。作为另一示例，源/漏过孔206和栅极过孔207可以均具有多个膜结构。
第二蚀刻停止膜197和第二上层间绝缘膜192可以顺序地设置在第一上层间绝缘膜191上。与所示实施例不同，可以不形成第二蚀刻停止膜197。第二蚀刻停止膜197和第二上层间绝缘膜192的材料的描述可以与第一蚀刻停止膜196和第一上层间绝缘膜191的材料的描述相同。
布线205可以设置在第二上层间绝缘膜192和第二蚀刻停止膜197中。布线205可以连接到源/漏过孔206和栅极过孔207。布线205的至少一部分可以在第一方向D1上纵向延伸。
布线205可以包括布线阻挡膜205a和布线填充膜205b。布线阻挡膜205a可以包括或者可以是例如钽(Ta)、氮化钽(TaN)、钛(Ti)、氮化钛(TiN)、氮化钛硅(TiSiN)、钌(Ru)、钴(Co)、镍(Ni)、镍硼(NiB)、钨(W)、氮化钨(WN)、碳氮化钨(WCN)、锆(Zr)、氮化锆(ZrN)、钒(V)、氮化钒(VN)、铌(Nb)、氮化铌(NbN)、铂(Pt)、铱(Ir)、铑(Rh)和二维(2D)材料中的至少一种。布线填充膜205b可以包括或者可以是例如铝(Al)、铜(Cu)、钨(W)、钴(Co)、钌(Ru)、银(Ag)、金(Au)、锰(Mn)和钼(Mo)中的至少一种。
图7是用于说明根据一些实施例的半导体装置的图。图8和图9是用于说明根据一些实施例的半导体装置的图。图10和图11是用于说明根据一些实施例的半导体装置的图。图12是用于说明根据一些实施例的半导体装置的图。图13是用于说明根据一些实施例的半导体装置的图。为了便于说明，将主要描述与使用图1至图6描述的那些不同之处。作为参考，图9是图8的部分P的放大视图。
参照图7，在根据一些实施例的半导体装置中，第一下源/漏接触区域181B的底表面在第一源/漏图案150与第二源/漏图案250之间可以是平坦的。
因此，第一下源/漏接触区域181B不包括向下突出区域(图5的181_DP)。
参照图8和图9，在根据一些实施例的半导体装置中，第一栅极覆盖图案的上表面145_US可以包括水平平面部分145_USP和倾斜部分145_USS。
在第一栅极覆盖图案的上表面145_US上，水平平面部分145_USP可以位于第一上源/漏接触区域181U的外围区域中。倾斜部分145_USS可以位于第一下源/漏接触区域181B的外围区域中。
第一栅极覆盖图案的上表面145_US的倾斜部分145_USS可以被下层间绝缘膜190覆盖。第一栅极覆盖图案的上表面145_US的水平平面部分145_USP可以与第一上源/漏接触区域的上表面181_US设置在同一平面上。
第一栅极覆盖图案至第三栅极覆盖图案145、245和345的上表面的水平平面部分可以位于第一上源/漏接触区域至第四上源/漏接触区域181U、182U、183U和184U的外围区域中。第一栅极覆盖图案至第三栅极覆盖图案145、245和345的上表面的倾斜部分可以位于第一下源/漏接触区域至第四下源/漏接触区域181B、182B、183B和184B的外围区域中。
在图8中，当仅下源/漏接触区域182B和183B位于第三栅极覆盖图案345的外围区域中时，第三栅极覆盖图案345的上表面通常可以低于第一栅极覆盖图案的上表面145_US的水平平面部分145_USP。
在形成第一上源/漏接触区域至第四上源/漏接触区域181U、182U、183U和184U的蚀刻工艺中，可以蚀刻未被掩模图案覆盖的第一栅极覆盖图案至第三栅极覆盖图案145、245和345。可以相应地形成第一栅极覆盖图案至第三栅极覆盖图案145、245和345的上表面的倾斜部分。
参照图10至图12，在根据一些实施例的半导体装置中，第一连接源/漏接触件181可以包括彼此分开形成的第一下源/漏接触区域181B和第一上源/漏接触区域181U。
因为第一下源/漏接触区域181B和第一上源/漏接触区域181U通过彼此不同的制造工艺形成，所以在第一下源/漏接触区域181B与第一上源/漏接触区域181U之间存在边界。
鉴于制造工艺，在形成第一下源/漏接触区域181B之后，可以在第一下源/漏接触区域181B上形成第一上源/漏接触区域181U。
第一下源/漏接触区域181B可以包括下源/漏阻挡膜180B_a和下源/漏填充膜180B_b。第一上源/漏接触区域181U可以包括上源/漏阻挡膜180U_a和上源/漏填充膜180U_b。包括在下源/漏阻挡膜180B_a和上源/漏阻挡膜180U_a中的材料的含量可以与源/漏阻挡膜(图2的180a)的描述相同。下源/漏填充膜180B_b和上源/漏填充膜180U_b的描述可以与源/漏填充膜(图2的180b)的描述相同。
与所示实施例不同，第一上源/漏接触区域181U可以具有单个导电膜结构。然而，它仍然可以与第一下源/漏接触区域181B分开形成，并因此可以在第一上源/漏接触区域181U的底表面接触第一下源/漏接触区域181B的顶表面的位置处具有晶界。
在图10和图11中，布线205可以通过源/漏过孔206连接到第一上源/漏接触区域181U。
在图12中，布线205可以在没有源/漏过孔206的情况下直接连接到第一上源/漏接触区域181U。布线205可以设置在第一蚀刻停止膜196和第一上层间绝缘膜191内部。
第二连接源/漏接触件至第四连接源/漏接触件182、183、184的描述可以基本类似于第一连接源/漏接触件181的描述。
参照图13，在根据一些实施例的半导体装置中，场区域FX可以由虚设鳍图案DFP来限定。
第一有源区RX1和第二有源区RX2可以由虚设鳍图案DFP来限定。
第一有源区RX1和第二有源区RX2可以被限定在虚设鳍图案DFP之间。虚设鳍图案DFP的上表面完全被场绝缘膜105覆盖。虚设鳍图案DFP的上表面低于场绝缘膜105的上表面。虚设鳍图案DFP可以包括例如与第一鳍状图案110和/或第二鳍状图案210的材料相同的材料。
图14至图16是用于说明根据一些实施例的半导体装置的图。为了便于说明，将主要描述与使用图1至图6描述的那些不同之处。
参照图14至图16，在根据一些实施例的半导体装置中，单个连续的第一栅极分离结构161可以将多个第一栅电极120和多个第二栅电极220分离。
例如，多个第一栅电极120可以包括在第一方向D1上连续设置的第一_1栅电极和第一_2栅电极。多个第二栅电极220可以包括在第一方向D1上连续设置的第二_1栅电极和第二_2栅电极。第一栅极分离结构161不仅将第一_1栅电极和第二_1栅电极分离，而且将第一_2栅电极和第二_2栅电极分离。
第一连接源/漏接触件181穿过第一栅极分离结构161。第一下源/漏接触区域181B的底表面的一部分可以与第一栅极分离结构161接触。
尽管图15示出了在第一源/漏图案150与第二源/漏图案250之间的第一下源/漏接触区域181B的底表面具有类似于“W”的形状，但是本发明不限于此。
图17至图19是用于说明根据一些实施例的半导体装置的布局图。为了便于说明，将主要描述与使用图1至图6描述的那些不同之处。
参照图17，在根据一些实施例的半导体装置中，第二上源/漏接触区域182U在第一方向D1上不与第一栅极分离结构161叠置。
在第一栅极分离结构161置于其间的第一连接源/漏接触件181和第二连接源/漏接触件182中，第一上源/漏接触区域181U和第二上源/漏接触区域182U可以均设置在它们在第一方向D1上不与第一栅极分离结构161叠置的位置处。
参照图18，在根据一些实施例的半导体装置中，当第四连接源/漏接触件184设置在第二栅极分离结构162的两侧上时，每个第四连接源/漏接触件184的第四上源/漏接触区域184U可以在第一方向D1上不与第二栅极分离结构162叠置。
参照图19，在根据一些实施例的半导体装置中，可以不在第一连接源/漏接触件181的一侧上设置第二连接源/漏接触件(图1的182)。
第一源/漏接触件171和第二源/漏接触件172可以设置在第一连接源/漏接触件181的两侧上。
图20至图25是用于说明根据一些实施例的半导体装置的图。为了便于说明，将主要描述与使用图1至图6描述的那些不同之处。
作为参考，图20是用于说明根据一些实施例的半导体装置的布局图。图21和图22是沿着图20的线A-A和E-E截取的剖视图。图23至图25是示出图20的部分Q的示意性平面图的图。
参照图20至图25，根据一些实施例的半导体装置还可以包括元件分离结构165。
元件分离结构165可以设置在第一有源区RX1和第二有源区RX2之上。元件分离结构165可以在第二方向D2上纵向延伸。
元件分离结构165可以将在第一方向D1上彼此相邻的第一鳍状图案110和第三鳍状图案310分离。元件分离结构165可以将在第一方向D1上彼此相邻的第二鳍状图案210和第四鳍状图案410分离。
第三鳍状图案310和第四鳍状图案410可以均在第一方向D1上纵向延伸。第三鳍状图案310可以形成在第一有源区RX1内部。第四鳍状图案410可以形成在第二有源区RX2内部。第三鳍状图案310包括与第一鳍状图案110的材料相同的材料。第四鳍状图案410包括与第二鳍状图案210的材料相同的材料。
元件分离结构165的上表面可以与第一栅极覆盖图案的上表面145_US设置在同一平面处。元件分离结构165的一部分可以穿透到场绝缘膜105中。
元件分离结构165可以包括例如氮化硅(SiN)、氮氧化硅(SiON)、氧化硅(SiO2)、碳氮氧化硅(SiOCN)、硼氮化硅(SiBN)、硼氮氧化硅(SiOBN)、碳氧化硅(SiOC)、氧化铝(AlO)及其组合中的至少一种，或者可以由氮化硅(SiN)、氮氧化硅(SiON)、氧化硅(SiO2)、碳氮氧化硅(SiOCN)、硼氮化硅(SiBN)、硼氮氧化硅(SiOBN)、碳氧化硅(SiOC)、氧化铝(AlO)及其组合中的至少一种形成。尽管元件分离结构165被示出为单个膜，但实施例不限于此。
第三栅电极320的一部分设置在第三鳍状图案310和第四鳍状图案410上并且可以与第三鳍状图案310和第四鳍状图案410相交。
第一栅电极的第二长侧壁120_LS2和第二栅电极的第二长侧壁220_LS2可以面对元件分离结构165。
第三源/漏图案350可以设置在第三鳍状图案310上。第三源/漏图案350可以设置在第三栅电极320的至少一侧上。第三源/漏图案350可以连接到第三鳍状图案310。第三源/漏图案350可以设置在第一有源区RX1中。
第二连接源/漏接触件182可以设置在元件分离结构165与第一栅电极120之间，以及元件分离结构165与第二栅电极220之间。元件分离结构165可以沿着第二连接源/漏接触件182在第二方向D2上延伸。第二连接源/漏接触件182的上源/漏接触区域可以与第一栅极分离结构161叠置，如图20和图22中所示，或者在一些实施例中，其可以不与第一栅极分离结构161叠置，诸如例如图17中所示。
第三连接源/漏接触件183可以设置在第三栅电极320与元件分离结构165之间，或者设置在第三栅电极320之间。
在图23和图24中，第一栅电极的第一长侧壁120_LS1和第二栅电极的第一长侧壁220_LS1可以均包括弯折或弯曲部分。第一栅电极的第一长侧壁120_LS1和第二栅电极的第一长侧壁220_LS1的弯曲部分可以与第一栅极分离结构161相邻。
第一栅电极的第一长侧壁120_LS1和第二栅电极的第一长侧壁220_LS1可以均随着它们接近第一栅极分离结构161而朝向第一连接源/漏接触件181弯曲。
通过用元件分离结构165代替第三栅电极320，包括在元件分离结构165中的绝缘材料可以向第一栅电极120和第二栅电极220施加应力。结果，在第一栅电极120和第二栅电极220分离的部分中，第一栅电极的第一长侧壁120_LS1和第二栅电极的第一长侧壁220_LS1可以弯曲。
在图23中，第一栅电极的第二长侧壁120_LS2和第二栅电极的第二长侧壁220_LS2中的每个随着它们接近第一栅极分离结构161不朝向第一连接源/漏接触件181弯曲。
在图24中，第一栅电极的第二长侧壁120_LS2和第二栅电极的第二长侧壁220_LS2可以均随着它们接近第一栅极分离结构161而朝向第一连接源/漏接触件181弯曲。
在图25中，在与第一栅极分离结构161的边界部分处，第一栅电极的第一长侧壁120_LS1和第二栅电极的第一长侧壁220_LS1可以不分别朝向第一连接源/漏接触件181弯曲。在与第一栅极分离结构161的边界部分处，第一栅电极的第二长侧壁120_LS2和第二栅电极的第二长侧壁220_LS2不分别朝向第一连接源/漏接触件181弯曲。
图26至图29是用于说明根据一些实施例的半导体装置的图。图26是用于说明根据一些实施例的半导体装置的示例性布局图。图27A和图27B是沿着图26的线A-A截取的剖视图。图28是沿着图26的线C-C截取的剖视图。图29是沿着图26的线D-D截取的剖视图。为了便于说明，将主要描述与使用图1至图6描述的那些不同之处。
参照图26至图29，根据一些实施例的半导体装置还可以包括在第三方向D3上与第一鳍状图案110间隔开的第一片图案NS1以及在第三方向D3上与第二鳍状图案210间隔开的第二片图案NS2。
可以通过第一鳍状图案110和第二鳍状图案210来划分第一有源区RX1和第二有源区RX2。
第一片图案NS1可以设置在第一鳍状图案110上以与第一鳍状图案110间隔开。第一片图案NS1可以包括多个片图案。第二片图案NS2可以设置在第二鳍状图案210上以与第二鳍状图案210间隔开。第二片图案NS2可以包括多个片图案。
尽管第一片图案NS1和第二片图案NS2中的每个的数量被示出为三个，但这仅是为了便于说明，并且其数量不限于此。
第一栅极绝缘膜130可以沿着第一鳍状图案110的上表面和场绝缘膜105的上表面延伸。第一栅极绝缘膜130可以包围第一片图案NS1。第二栅极绝缘膜230可以沿着第二鳍状图案210的上表面和场绝缘膜105的上表面延伸。第二栅极绝缘膜230可以包围第二片图案NS2。
第一栅电极120设置在第一鳍状图案110上。第一栅电极120与第一鳍状图案110相交。第一栅电极120可以围绕第一片图案NS1。第一栅电极120可以设置在第一鳍状图案110与第一片图案NS1之间，以及相邻的第一片图案NS1之间。
第二栅电极220设置在第二鳍状图案210上。第二栅电极220与第二鳍状图案210相交。第二栅电极220可以围绕第二片图案NS2。第二栅电极220可以设置在第二鳍状图案210与第二片图案NS2之间，以及相邻的第二片图案NS2之间。
在图27A中，第一栅极间隔件140不设置在第一鳍状图案110与第一片图案NS1之间以及相邻的第一片图案NS1之间。此外，第三栅极间隔件340不设置在第一鳍状图案110与第一片图案NS1之间以及相邻的第一片图案NS1之间。
在图27B中，第一栅极间隔件140和第三栅极间隔件340可以均设置在第一鳍状图案110与第一片图案NS1之间以及相邻的第一片图案NS1之间。
沿着第二鳍状图案210截取的剖视图可以类似于图27A或图27B。
第一源/漏图案150可以在第一方向D1上连接到相邻的第一片图案NS1。尽管未示出，但是第二源/漏图案250可以在第一方向D1上连接到相邻的第二片图案NS2。
图30是用于说明根据一些实施例的用于设置半导体装置的布局的方法的图。
参照图30，在第一方向D1上延伸的鳍层图案FN和在第二方向D2上延伸的栅极层图案PC可以设置为网格形式。
鳍层图案FN可以与前述鳍状图案相关。栅极层图案PC可以与前述栅电极相关。
源/漏接触层图案CA可以设置于在第一方向D1上彼此相邻的栅极层图案PC之间。源/漏接触层图案CA可以例如与四个鳍层图案FN相交，并且还可以与两个鳍层图案FN相交。
与四个鳍层图案FN相交的源/漏接触层图案CA可以与前述连接源/漏接触件相关。与两个鳍层图案FN相交的源/漏接触层图案CA可以与前述源/漏接触件相关。
栅极切割层图案CT可以与多个栅极层图案PC相交。栅极切割层图案CT可以与前述第一栅极分离结构相关。
接触阻挡层图案CR可以设置在其与源/漏接触层图案CA叠置的位置处。接触阻挡层图案CR可以与上述上源/漏接触区域的位置相关。
在栅极切割层图案CT与多个栅极层图案PC相交的布局布置中，接触阻挡层图案CR设置为不与栅极切割层图案CT的中心部分叠置。另一方面，接触阻挡层图案CR可以设置为与栅极切割层图案CT的边缘部分叠置。
在总结详细描述时，本领域技术人员将理解的是，在基本不脱离本发明构思的原理的情况下，可以对优选实施例进行许多改变和修改。因此，仅以一般和描述性的意义使用公开的发明的实施例，而不是为了限制的目的。
当提及取向、布局、位置、形状、尺寸、组成、量或其它量度时，如这里使用的诸如“相同”、“相等”、“平面”或“共面”的术语不必表示完全相同的取向、布局、位置、形状、尺寸、组成、量或其它量度，而是意图涵盖在例如由于制造工艺可能发生的可接受偏差内的几乎相同的取向、布局、位置、形状、尺寸、组成、量或其它量度。除非上下文或其它陈述另有说明，否则这里可以使用术语“基本”来强调该含义。例如，被描述为“基本相同”、“基本相等”或“基本平面”的项目可以是完全相同、相等或平面的，或者可以是在例如由于制造工艺可能发生的可接受偏差内的相同、相等或平面的。
诸如“第一”、“第二”、“第三”等的序数可以简单地用作某些元件、步骤等的标签，以将这些元件、步骤等彼此区分开。在说明书中未使用“第一”、“第二”等描述的术语在权利要求中仍然可以被称为“第一”或“第二”。另外，用特定序数(例如，特定权利要求中的“第一”)引用的术语可以在其它地方用不同的序数(例如，说明书或另一权利要求中的“第二”)来描述。

Claims (20)

1.一种半导体装置，所述半导体装置包括：
第一鳍状图案，在第一方向上纵向延伸；
第二鳍状图案，在第二方向上与第一鳍状图案间隔开并且在第一方向上纵向延伸；
第一栅电极，在第一鳍状图案上在第二方向上纵向延伸；
第二栅电极，在第二鳍状图案上在第二方向上纵向延伸；
第一栅极分离结构，将第一栅电极和第二栅电极分离并且与第一栅电极和第二栅电极处于同一竖直水平；以及
第一连接源/漏接触件，在第一鳍状图案和第二鳍状图案上在第二方向上纵向延伸，
其中，第一连接源/漏接触件包括与第一鳍状图案和第二鳍状图案相交的第一下源/漏接触区域以及从第一下源/漏接触区域突出的第一上源/漏接触区域，并且
其中，第一上源/漏接触区域在第一方向上不与第一栅极分离结构叠置。
2.根据权利要求1所述的半导体装置，所述半导体装置还包括：
栅极绝缘膜，设置在第一鳍状图案与第一栅电极之间，
其中，栅极绝缘膜沿着第一栅电极的侧壁和第一栅极分离结构的侧壁延伸。
3.根据权利要求1所述的半导体装置，所述半导体装置还包括：
设置在第一鳍状图案上的第三栅电极以及设置在第二鳍状图案上的第四栅电极，
其中，第三栅电极和第四栅电极在第二方向上彼此间隔开，并且
其中，第一连接源/漏接触件设置在第一栅电极与第三栅电极之间以及第二栅电极与第四栅电极之间。
4.根据权利要求3所述的半导体装置，所述半导体装置还包括：
第二栅极分离结构，设置在第三栅电极与第四栅电极之间，
其中，第一栅极分离结构和第二栅极分离结构在第一方向上彼此分开。
5.根据权利要求1所述的半导体装置，所述半导体装置还包括：
第二连接源/漏接触件，在第一鳍状图案和第二鳍状图案上在第二方向上纵向延伸，
其中，第一栅电极和第二栅电极设置在第一连接源/漏接触件与第二连接源/漏接触件之间，并且
其中，第二连接源/漏接触件包括与第一鳍状图案和第二鳍状图案相交的第二下源/漏接触区域以及从第二下源/漏接触区域突出的第二上源/漏接触区域。
6.根据权利要求5所述的半导体装置，其中，第二上源/漏接触区域在第一方向上不与第一栅极分离结构叠置。
7.根据权利要求5所述的半导体装置，其中，第二上源/漏接触区域在第一方向上与第一栅极分离结构叠置。
8.根据权利要求5所述的半导体装置，所述半导体装置还包括：
第三栅电极，在第一鳍状图案和第二鳍状图案上与第一鳍状图案和第二鳍状图案相交，
其中，第二连接源/漏接触件设置在第一栅电极与第三栅电极之间以及第二栅电极与第三栅电极之间。
9.根据权利要求5所述的半导体装置，所述半导体装置还包括：
第三鳍状图案，在第一方向上与第一鳍状图案相邻；
第四鳍状图案，在第一方向上与第二鳍状图案相邻；以及
元件分离结构，将第一鳍状图案和第三鳍状图案分离并且将第二鳍状图案和第四鳍状图案分离，
其中，元件分离结构沿着第二连接源/漏接触件在第二方向上延伸。
10.根据权利要求1所述的半导体装置，所述半导体装置还包括：
栅极覆盖图案，设置在第一栅电极上，
其中，栅极覆盖图案的上表面与第一上源/漏接触区域的上表面设置在同一平面上。
11.根据权利要求1所述的半导体装置，所述半导体装置还包括：
片图案，在第一鳍状图案上与第一鳍状图案间隔开，
其中，第一栅电极包围片图案。
12.一种半导体装置，所述半导体装置包括：
第一鳍状图案和第二鳍状图案，均在第一方向上纵向延伸；
第三鳍状图案，在第二方向上与第一鳍状图案间隔开并且在第一方向上纵向延伸；
第四鳍状图案，在第二方向上与第二鳍状图案间隔开并且在第一方向上纵向延伸；
元件分离结构，将第一鳍状图案和第二鳍状图案分离，并且将第三鳍状图案和第四鳍状图案分离；
第一连接源/漏接触件，在第一鳍状图案和第三鳍状图案上在第二方向上纵向延伸；
第一栅电极，在第一连接源/漏接触件与元件分离结构之间的第一鳍状图案上在第二方向上纵向延伸；
第二栅电极，在第一连接源/漏接触件与元件分离结构之间的第三鳍状图案上在第二方向上纵向延伸；以及
栅极分离结构，将第一栅电极和第二栅电极分离，
其中，第一连接源/漏接触件包括与第一鳍状图案和第三鳍状图案相交的第一下源/漏接触区域以及从第一下源/漏接触区域突出的第一上源/漏接触区域，
其中，第一栅电极和第二栅电极均包括面对元件分离结构并在第二方向上延伸的第一长侧壁以及与第一长侧壁相对的第二长侧壁，并且
其中，当接近栅极分离结构时，第一栅电极的第二长侧壁和第二栅电极的第二长侧壁朝向第一连接源/漏接触件弯曲。
13.根据权利要求12所述的半导体装置，其中，第一上源/漏接触区域在第一方向上不与栅极分离结构叠置。
14.根据权利要求12所述的半导体装置，所述半导体装置还包括：
第二连接源/漏接触件，在第一鳍状图案和第三鳍状图案上在第二方向上延伸，
其中，第二连接源/漏接触件设置在第一栅电极与元件分离结构之间以及第二栅电极与元件分离结构之间，并且
其中，第二连接源/漏接触件包括与第一鳍状图案和第三鳍状图案相交的第二下源/漏接触区域以及从第二下源/漏接触区域突出的第二上源/漏接触区域。
15.根据权利要求14所述的半导体装置，其中，第二上源/漏接触区域在第一方向上不与栅极分离结构叠置。
16.根据权利要求14所述的半导体装置，其中，第二上源/漏接触区域在第一方向上与栅极分离结构叠置。
17.一种半导体装置，所述半导体装置包括：
第一鳍状图案，在第一方向上纵向延伸；
第二鳍状图案，在第二方向上与第一鳍状图案间隔开并且在第一方向上纵向延伸；
多个第一栅电极，在第一鳍状图案上在第二方向上纵向延伸；
多个第二栅电极，在第二鳍状图案上在第二方向上纵向延伸；
多个栅极分离结构，所述多个栅极分离结构中的每个栅极分离结构分别将所述多个第一栅电极中的一个第一栅电极与所述多个第二栅电极中的对应的第二栅电极分离；
栅极绝缘膜，针对每个第一栅电极和栅极分离结构，沿着第一栅电极的侧壁和栅极分离结构的侧壁延伸；
第一源/漏图案，设置在所述多个第一栅电极中的两个相邻的第一栅电极之间并且连接到第一鳍状图案；
第二源/漏图案，设置在所述多个第二栅电极中的两个相邻的第二栅电极之间并且连接到第二鳍状图案；以及
第一连接源/漏接触件，在第一源/漏图案和第二源/漏图案上在第二方向上延伸，
其中，第一连接源/漏接触件包括与第一鳍状图案和第二鳍状图案相交的第一下源/漏接触区域以及从第一下源/漏接触区域突出的第一上源/漏接触区域，并且
其中，第一上源/漏接触区域在第一方向上不与所述多个栅极分离结构中的至少一个叠置。
18.根据权利要求17所述的半导体装置，所述半导体装置还包括：
第二连接源/漏接触件，在第一方向上与第一连接源/漏接触件相邻并且在第二方向上延伸，
其中，第二连接源/漏接触件包括与第一鳍状图案和第二鳍状图案相交的第二下源/漏接触区域以及从第二下源/漏接触区域突出的第二上源/漏接触区域，并且
其中，第二上源/漏接触区域在第一方向上与所述多个栅极分离结构中的至少一个叠置。
19.根据权利要求18所述的半导体装置，所述半导体装置还包括：
第三栅电极，在第一鳍状图案和第二鳍状图案上与第一鳍状图案和第二鳍状图案相交，
其中，第二连接源/漏接触件设置在所述多个第一栅电极中的一个第一栅电极与第三栅电极之间以及所述多个第二栅电极中的一个第二栅电极与第三栅电极之间。
20.根据权利要求17所述的半导体装置，所述半导体装置还包括：
第二连接源/漏接触件，在第一方向上与第一连接源/漏接触件相邻并且在第二方向上延伸，
其中，第二连接源/漏接触件包括与第一鳍状图案和第二鳍状图案相交的第二下源/漏接触区域以及从第二下源/漏接触区域突出的第二上源/漏接触区域，并且
其中，第二上源/漏接触区域在第一方向上不与所述多个栅极分离结构中的任一个叠置。
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