KR102516266B1 - 반도체 소자 - Google Patents

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Abstract

본 발명은 반도체 소자에 관한 것으로, 보다 상세하게는 활성 패턴들을 포함하는 기판; 한 쌍의 상기 활성 패턴들 사이의 트렌치를 채우는 소자 분리막; 상기 활성 패턴들을 가로지르는 게이트 전극; 및 상기 게이트 전극 상의 게이트 콘택을 포함한다. 각각의 상기 활성 패턴들은, 상기 게이트 전극 양 측에 위치하는 소스/드레인 패턴들을 포함하고, 상기 게이트 콘택은: 상기 게이트 전극과 수직적으로 중첩되는 제1 부분; 및 상기 제1 부분으로부터 수평적으로 연장되어, 상기 소자 분리막과 수직적으로 중첩되는 제2 부분을 포함하고, 상기 제2 부분의 바닥면은 상기 제1 부분의 바닥면보다 더 높고, 상기 제2 부분의 바닥면은, 상기 제2 부분과 인접하는 상기 소스/드레인 패턴의 최상부의 레벨보다 더 높다.

Description

반도체 소자{Semiconductor device}
본 발명은 반도체 소자에 관한 것으로, 보다 상세하게는 전계 효과 트랜지스터를 포함하는 반도체 소자 및 이의 제조 방법에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광 받고 있다. 반도체 소자들은 논리 데이터를 저장하는 반도체 기억 소자, 논리 데이터를 연산 처리하는 반도체 논리 소자, 및 기억 요소와 논리 요소를 포함하는 하이브리드(hybrid) 반도체 소자 등으로 구분될 수 있다. 전자 산업이 고도로 발전함에 따라, 반도체 소자의 특성들에 대한 요구가 점점 증가되고 있다. 예컨대, 반도체 소자에 대한 고 신뢰성, 고속화 및/또는 다기능화 등에 대하여 요구가 점점 증가되고 있다. 이러한 요구 특성들을 충족시키기 위하여 반도체 소자 내 구조들은 점점 복잡해지고 있으며, 또한, 반도체 소자는 점점 고집적화 되고 있다.
본 발명이 해결하고자 하는 과제는 신뢰성이 향상된 전계 효과 트랜지스터를 포함하는 반도체 소자를 제공하는데 있다.
본 발명의 개념에 따른, 반도체 소자는, 활성 패턴들을 포함하는 기판; 한 쌍의 상기 활성 패턴들 사이의 트렌치를 채우는 소자 분리막; 상기 활성 패턴들을 가로지르는 게이트 전극; 및 상기 게이트 전극 상의 게이트 콘택을 포함할 수 있다. 각각의 상기 활성 패턴들은, 상기 게이트 전극 양 측에 위치하는 소스/드레인 패턴들을 포함하고, 상기 게이트 콘택은: 상기 게이트 전극과 수직적으로 중첩되는 제1 부분; 및 상기 제1 부분으로부터 수평적으로 연장되어, 상기 소자 분리막과 수직적으로 중첩되는 제2 부분을 포함하고, 상기 제2 부분의 바닥면은 상기 제1 부분의 바닥면보다 더 높고, 상기 제2 부분의 바닥면은, 상기 제2 부분과 인접하는 상기 소스/드레인 패턴의 최상부의 레벨보다 더 높을 수 있다.
본 발명의 다른 개념에 따른, 반도체 소자는, 제1 방향으로 연장되는 활성 패턴을 포함하는 기판; 상기 기판 상에 제공되어, 상기 활성 패턴을 정의하는 소자 분리막; 상기 소자 분리막 상에 제공되고, 상기 활성 패턴을 가로지르며 제2 방향으로 연장되는 게이트 전극; 및 상기 게이트 전극 상의 게이트 콘택을 포함할 수 있다. 상기 활성 패턴은, 상기 게이트 전극의 일 측에 위치하는 소스/드레인 패턴을 포함하고, 상기 게이트 콘택은: 상기 게이트 전극과 수직적으로 중첩되는 제1 부분; 및 상기 제1 부분으로부터 상기 제1 방향으로 연장되는 제2 부분을 포함하고, 상기 제2 부분의 바닥면은 상기 제1 부분의 바닥면보다 더 높고, 상기 소스/드레인 패턴의 적어도 일부는 상기 제2 부분과 수직적으로 중첩될 수 있다.
본 발명의 또 다른 개념에 따른, 반도체 소자는, 기판 상의 에스램 셀을 포함할 수 있다. 상기 에스램 셀은: 제1 및 제2 액세스 트랜지스터들; 제1 및 제2 풀-업 트랜지스터들; 및 제1 및 제2 풀-다운 트랜지스터들을 포함할 수 있다. 상기 제1 액세스 트랜지스터의 게이트 전극은, 게이트 콘택 및 상기 게이트 콘택 상의 비아를 통해 워드 라인과 전기적으로 연결되고, 상기 게이트 콘택은 상기 게이트 전극과 수직적으로 중첩되는 제1 부분; 및 상기 제1 부분으로부터 수평적으로 연장되는 제2 부분을 포함하고, 상기 비아는 상기 제2 부분 상에 제공되며, 상기 제2 부분의 바닥면은 상기 제1 부분의 바닥면보다 더 높을 수 있다.
본 발명에 따른 반도체 소자는, 소스/드레인 패턴과 인접하는 게이트 콘택의 일부가 상대적으로 높게 위치할 수 있다. 따라서, 게이트 콘택과 소스/드레인 패턴간의 전기적 쇼트를 방지할 수 있고, 신뢰성이 향상된 반도체 소자를 제공할 수 있다.
도 1은 본 발명의 실시예들에 따른 에스램 셀의 등가 회로도이다.
도 2는 본 발명의 실시예들에 따른 반도체 소자를 나타내는 평면도이다.
도 3a 내지 도 3d는 각각 도 2의 A-A'선, B-B'선, C-C'선 및 D-D'선에 따른 단면도들이다.
도 4는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 것으로, 도 2의 A-A'선에 따른 단면도이다.
도 5, 도 7 및 도 9는 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 설명하기 위한 평면도들이다.
도 6, 도 8a 및 도 10a는 각각 도 5, 도 7 및 도 9의 A-A'선에 따른 단면도들이다.
도 8b 및 도 10b 각각 도 7 및 도 9의 B-B'선에 따른 단면도들이다.
도 8c 및 도 10c 각각 도 7 및 도 9의 C-C'선에 따른 단면도들이다. 도 10d는 도 9의 D-D'선에 따른 단면도들이다.
도 11 및 도 12는 본 발명의 실시예들에 따른 게이트 콘택의 형성 방법을 보다 상세히 설명하기 위한 것으로, 도 9의 A-A'선에 따른 단면도들이다.
도 13은 본 발명의 실시예들에 따른 반도체 소자를 나타내는 평면도이다.
도 14a 내지 도 14c는 각각 도 13의 A-A'선, B-B'선 및 C-C'선에 따른 단면도들이다.
도 15는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 것으로, 도 13의 A-A'선에 따른 단면도이다.
도 1은 본 발명의 실시예들에 따른 에스램 셀의 등가 회로도이다.
도 1을 참조하면, 본 발명의 실시예들에 따른 에스램 셀은 제1 풀-업 트랜지스터(TU1), 제1 풀-다운 트랜지스터(TD1), 제2 풀-업 트랜지스터(TU2), 제2 풀-다운 트랜지스터(TD2), 제1 액세스 트랜지스터(TA1) 및 제2 액세스 트랜지스터(TA2)를 포함할 수 있다. 제1 및 제2 풀-업 트랜지스터들(TU1, TU2)은 피모스(PMOS) 트랜지스터들일 수 있다. 제1 및 제2 풀-다운 트랜지스터들(TD1, TD2) 및 제1 및 제2 액세스 트랜지스터들(TA1, TA2)은 엔모스(NMOS) 트랜지스터들일 수 있다.
제1 풀-업 트랜지스터(TU1)의 제1 소스/드레인 및 제1 풀-다운 트랜지스터(TD1)의 제1 소스/드레인은 제1 노드(N1)에 연결될 수 있다. 제1 풀-업 트랜지스터(TU1)의 제2 소스/드레인은 전원 라인(VDD)에 연결될 수 있고, 제1 풀-다운 트랜지스터(TD1)의 제2 소스/드레인은 접지 라인(VSS)에 연결될 수 있다. 제1 풀-업 트랜지스터(TU1)의 게이트 및 제1 풀-다운 트랜지스터(TD1)의 게이트는 서로 전기적으로 연결될 수 있다. 제1 풀-업 트랜지스터(TU1) 및 제1 풀-다운 트랜지스터(TD1)는 제1 인버터를 구성할 수 있다. 제1 풀-업 및 제1 풀-다운 트랜지스터들(TU1, TD1)의 서로 연결된 게이트들은 상기 제1 인버터의 입력단에 해당할 수 있으며, 제1 노드(N1)는 상기 제1 인버터의 출력단에 해당할 수 있다.
제2 풀-업 트랜지스터(TU2)의 제1 소스/드레인 및 제2 풀-다운 트랜지스터(TD2)의 제1 소스/드레인은 제2 노드(N2)에 연결될 수 있다. 제2 풀-업 트랜지스터(TU2)의 제2 소스/드레인은 전원 라인(VDD)에 연결될 수 있고, 제2 풀-다운 트랜지스터(TD2)의 제2 소스/드레인은 접지 라인(VSS)에 연결될 수 있다. 제2 풀-업 트랜지스터(TU2)의 게이트 및 제2 풀-다운 트랜지스터(TD2)의 게이트는 서로 전기적으로 연결될 수 있다. 이로써, 제2 풀-업 트랜지스터(TU2) 및 제2 풀-다운 트랜지스터(TD2)는 제2 인버터를 구성할 수 있다. 제2 풀-업 및 제2 풀-다운 트랜지스터들(TU2, TD2)의 서로 연결된 게이트들은 상기 제2 인버터의 입력단에 해당할 수 있으며, 제2 노드(N2)는 상기 제2 인버터의 출력단에 해당할 수 있다.
상기 제1 및 제2 인버터들이 결합되어 래치 구조(latch structure)를 구성할 수 있다. 즉, 제1 풀-업 및 제1 풀-다운 트랜지스터들(TU1, TD1)의 게이트들이 제2 노드(N2)에 전기적으로 연결될 수 있고, 제2 풀-업 및 제2 풀-다운 트랜지스터들(TU2, TD2)의 게이트들이 제1 노드(N1)에 전기적으로 연결될 수 있다. 제1 액세스 트랜지스터(TA1)의 제1 소스/드레인은 제1 노드(N1)에 연결될 수 있고, 제1 액세스 트랜지스터(TA1)의 제2 소스/드레인은 제1 비트 라인(BL1)에 연결될 수 있다. 제2 액세스 트랜지스터(TA2)의 제1 소스/드레인은 제2 노드(N2)에 연결될 수 있고, 제2 액세스 트랜지스터(TA2)의 제2 소스/드레인은 제2 비트 라인(BL2)에 연결될 수 있다. 제1 및 제2 액세스 트랜지스터들(TA1, TA2)의 게이트들은 워드 라인(WL)에 전기적으로 접속될 수 있다. 이로써, 본 발명의 실시예들에 따른 에스램 셀이 구현될 수 있다.
도 2는 본 발명의 실시예들에 따른 반도체 소자를 나타내는 평면도이다. 도 3a 내지 도 3d는 각각 도 2의 A-A'선, B-B'선, C-C'선 및 D-D'선에 따른 단면도들이다.
도 2 및 도 3a 내지 도 3d를 참조하면, 기판(100) 상에 에스램 셀들(CE1-CE4)이 제공될 수 있다. 에스램 셀들(CE1-CE4)은, 제1 방향(D1) 및 제2 방향(D2)을 따라 2차원적으로 배열된 제1 내지 제4 에스램 셀들(CE1-CE4)을 포함할 수 있다. 제1 내지 제4 에스램 셀들(CE1-CE4)은 거울 대칭적 구조를 가질 수 있다. 제1 내지 제4 에스램 셀들(CE1-CE4) 각각은 앞서 도 1을 참조하여 설명한 에스램 셀의 회로를 가질 수 있다.
구체적으로, 기판(100) 상에 소자 분리막(ST)이 제공될 수 있다. 소자 분리막(ST)은 제1 및 제2 활성 패턴들(AP1, AP2)을 정의할 수 있다. 기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄 등을 포함하는 반도체 기판이거나 화합물 반도체 기판일 수 있다. 소자 분리막(ST)은 실리콘 산화막 같은 절연 물질을 포함할 수 있다.
제1 및 제2 활성 패턴들(AP1, AP2)은 기판(100)의 일부일 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)은 제1 방향(D1)으로 서로 평행하게 연장될 수 있다. 서로 인접하는 제1 및 제2 활성 패턴들(AP1, AP2) 사이에 트렌치(TR)가 정의될 수 있다. 소자 분리막(ST)은 트렌치(TR)를 채울 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)의 상부들은 소자 분리막(ST)에 비해 수직하게 돌출될 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)의 상부들 각각은 소자 분리막(ST) 위로 수직하게 돌출된 핀(fin) 형태를 가질 수 있다.제1 활성 패턴들(AP1)의 상부들에 제1 채널들(CH1) 및 제1 소스/드레인 패턴들(SD1)이 제공될 수 있다. 제2 활성 패턴들(AP2)의 상부들에 제2 채널들(CH2) 및 제2 소스/드레인 패턴들(SD2)이 제공될 수 있다. 제1 소스/드레인 패턴들(SD1)은 p형의 불순물 영역들일 수 있다. 제2 소스/드레인 패턴들(SD2)은 n형의 불순물 영역들일 수 있다. 제1 채널들(CH1) 각각은 한 쌍의 제1 소스/드레인 패턴들(SD1) 사이에 개재될 수 있고, 제2 채널들(CH2) 각각은 한 쌍의 제2 소스/드레인 패턴들(SD2) 사이에 개재될 수 있다.
제1 및 제2 소스/드레인 패턴들(SD1, SD2)은 선택적 에피택시얼 성장 공정으로 형성된 에피택시얼 패턴들일 수 있다. 제1 및 제2 소스/드레인 패턴들(SD1, SD2)의 상면들은 제1 및 제2 채널들(CH1, CH2)의 상면들보다 더 높은 레벨에 위치할 수 있다. 제1 및 제2 소스/드레인 패턴들(SD1, SD2)은 기판(100)과 동일하거나 다른 반도체 원소를 포함할 수 있다. 제1 소스/드레인 패턴들(SD1)은 기판(100)의 반도체 원소의 격자 상수보다 큰 격자 상수를 갖는 반도체 원소를 포함할 수 있다. 이로써, 제1 소스/드레인 패턴들(SD1)은 제1 채널들(CH1)에 압축 응력(compressive stress)을 제공할 수 있다. 예를 들어, 제1 소스/드레인 패턴들(SD1)은 실리콘-게르마늄(SiGe)을 포함할 수 있다. 제2 소스/드레인 패턴들(SD2)은 기판(100)의 반도체 원소와 동일한 반도체 원소를 포함할 수 있다. 예를 들어, 제2 소스/드레인 패턴들(SD2)은 실리콘(Si)을 포함할 수 있다.
제1 및 제2 활성 패턴들(AP1, AP2)을 가로지르며 제2 방향(D2)으로 연장되는 게이트 전극들(GE)이 제공될 수 있다. 게이트 전극들(GE)은 제1 및 제2 채널들(CH1, CH2)과 수직적으로 중첩될 수 있다. 일 예로, 게이트 전극들(GE)은 도전성 금속 질화물(예를 들면, 티타늄 질화물 또는 탄탈늄 질화물) 및 금속 물질(예를 들면, 티타늄, 탄탈늄, 텅스텐, 구리 또는 알루미늄) 중 적어도 하나를 포함할 수 있다.
제2 방향(D2)으로 정렬된 서로 인접하는 게이트 전극들(GE) 사이에 절연 패턴(IP)이 개재될 수 있다. 절연 패턴(IP)은 상기 서로 인접하는 게이트 전극들(GE)을 분리시킬 수 있다.
게이트 전극들(GE) 각각의 양 측벽들 상에 한 쌍의 게이트 스페이서들(GS)이 배치될 수 있다. 게이트 스페이서들(GS)은 게이트 전극들(GE)을 따라 제2 방향(D2)으로 연장될 수 있다. 게이트 스페이서들(GS)의 상면들은 게이트 전극들(GE)의 상면들보다 높을 수 있다. 게이트 스페이서들(GS)의 상면들은 후술할 제1 층간 절연막(110)의 상면과 공면을 이룰 수 있다. 게이트 스페이서들(GS)은 SiO2, SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다. 다른 예로, 게이트 스페이서들(GS)은 SiO2, SiCN, SiCON 및 SiN 중 적어도 두 개로 이루어진 다중 막(multi-layer)을 포함할 수 있다.
게이트 전극들(GE)과 제1 및 제2 활성 패턴들(AP1, AP2) 사이에 게이트 유전 패턴들(GI)이 개재될 수 있다. 각각의 게이트 유전 패턴들(GI)은 각각의 게이트 전극들(GE)의 바닥면을 따라 연장될 수 있다. 각각의 게이트 유전 패턴들(GI)은 제1 및 제2 채널들(CH1, CH2) 각각의 상면 및 양 측벽들을 덮을 수 있다. 게이트 유전 패턴들(GI)은 고유전율 물질을 포함할 수 있다. 일 예로, 상기 고유전율 물질은 하프늄 산화물, 하프늄 실리콘 산화물, 란탄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 리튬 산화물, 알루미늄 산화물, 납 스칸듐 탄탈 산화물, 및 납 아연 니오브산염 중 적어도 하나를 포함할 수 있다.
각각의 게이트 전극들(GE) 상에 게이트 캐핑 패턴(GP)이 제공될 수 있다. 게이트 캐핑 패턴들(GP)은 게이트 전극들(GE)을 따라 제2 방향(D2)으로 연장될 수 있다. 게이트 캐핑 패턴(GP)은 한 쌍의 게이트 스페이서들(GS) 사이에 개재될 수 있다. 게이트 캐핑 패턴들(GP)은 후술하는 제1 내지 제4 층간 절연막들(110, 120, 130, 140)에 대하여 식각 선택성이 있는 물질을 포함할 수 있다. 구체적으로, 게이트 캐핑 패턴들(GP)은 SiON, SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다.
기판(100) 상에 제1 층간 절연막(110)이 제공될 수 있다. 제1 층간 절연막(110)은 게이트 스페이서들(GS) 및 제1 및 제2 소스/드레인 패턴들(SD1, SD2)을 덮을 수 있다. 제1 층간 절연막(110)의 상면은 게이트 캐핑 패턴들(GP)의 상면들 및 게이트 스페이서들(GS)의 상면들과 실질적으로 공면을 이룰 수 있다. 제1 층간 절연막(110) 상에 게이트 캐핑 패턴들(GP)의 상면들 및 게이트 스페이서들(GS)의 상면들을 덮는 제2 층간 절연막(120)이 제공될 수 있다.
각각의 게이트 전극들(GE) 양 측에, 활성 콘택들(AC)이 제공될 수 있다. 활성 콘택들(AC)은 제2 층간 절연막(120) 및 제1 층간 절연막(110)을 관통하여 제1 및 제2 소스/드레인 패턴들(SD1, SD2)에 접속될 수 있다. 활성 콘택들(AC)의 상면들은 제2 층간 절연막(120)의 상면과 공면을 이룰 수 있다. 활성 콘택들(AC)은 도전성 금속 질화물(예를 들면, 티타늄 질화물 또는 탄탈늄 질화물) 및 금속 물질(예를 들면, 티타늄, 탄탈늄, 텅스텐, 구리 또는 알루미늄) 중 적어도 하나를 포함할 수 있다.
게이트 전극들(GE) 상에 제1 및 제2 게이트 콘택들(GC1, GC2)이 제공될 수 있다. 각각의 제1 및 제2 게이트 콘택들(GC1, GC2)은 제2 층간 절연막(120), 제1 층간 절연막(110), 게이트 스페이서들(GS) 및 게이트 캐핑 패턴(GP)을 관통하여 게이트 전극(GE)에 접속될 수 있다. 제1 및 제2 게이트 콘택들(GC1, GC2)의 상면들은 제2 층간 절연막(120)의 상면과 공면을 이룰 수 있다. 제1 및 제2 게이트 콘택들(GC1, GC2)의 바닥면들은 활성 콘택들(AC)의 바닥면들보다 더 높이 위치할 수 있다.
각각의 제1 게이트 콘택들(GC1)은 제1 액세스 트랜지스터(TA1)의 게이트 전극(GE) 상에 제공될 수 있다. 각각의 제1 게이트 콘택들(GC1)은 후술할 워드 라인(WL)과 전기적으로 연결될 수 있다.
각각의 제2 게이트 콘택들(GC2)은 제2 풀-업 및 제2 풀-다운 트랜지스터들(미도시)의 공통 게이트 전극(GE) 상에 제공될 수 있다. 제1 액세스 트랜지스터(TA1)의 제1 소스/드레인, 제1 풀-다운 트랜지스터(TD1)의 제1 소스/드레인, 및 제1 풀-업 트랜지스터(TU1)의 제1 소스/드레인과 연결된 활성 콘택(AC)과 제2 게이트 콘택(GC2)은 서로 연결될 수 있다. 다시 말하면, 제2 게이트 콘택(GC2)은 도 1의 제1 노드(N1)에 대응할 수 있다.
제1 및 제2 게이트 콘택들(GC1, GC2)은 도전성 금속 질화물(예를 들면, 티타늄 질화물 또는 탄탈늄 질화물) 및 금속 물질(예를 들면, 티타늄, 탄탈늄, 텅스텐, 구리 또는 알루미늄) 중 적어도 하나를 포함할 수 있다. 제1 및 제2 게이트 콘택들(GC1, GC2)은 활성 콘택들(AC)과 동일한 물질을 포함할 수 있다. 일 예로, 제2 게이트 콘택(GC2)과 이와 연결되는 활성 콘택(AC)은, 하나의 도전 구조체로 구성될 수 있다.
제2 층간 절연막(120) 상에 제3 층간 절연막(130), 및 제3 층간 절연막(130) 상에 제4 층간 절연막(140)이 제공될 수 있다. 일 예로, 제1 내지 제4 층간 절연막들(110, 120, 130, 140)은 실리콘 산화막을 포함할 수 있다.
제3 층간 절연막(130) 내에 제1 배선층을 구성하는 제1 배선들(M1)이 배치될 수 있다. 제1 배선들(M1)은, 제1 방향(D1)으로 연장되는 비트 라인들(BL) 및 전원 라인들(VDD)을 포함할 수 있다. 제3 층간 절연막(130)내에 제1 비아들(V1)이 배치될 수 있다. 제1 비아들(V1)은, 비트 라인들(BL)을 활성 콘택들(AC)과 전기적으로 연결시킬 수 있고, 전원 라인들(VDD)을 활성 콘택들(AC)과 전기적으로 연결시킬 수 있다.
제1 배선들(M1)은, 활성 콘택들(AC) 및 제1 게이트 콘택들(GC1) 상에 제공된 도전 패턴들(MP)을 더 포함할 수 있다. 각각의 도전 패턴들(MP)과 이에 대응하는 제1 게이트 콘택(GC1) 사이에 제1 비아(V1)가 개재될 수 있다. 각각의 도전 패턴들(MP)과 이에 대응하는 활성 콘택(AC) 사이에 제1 비아(V1)가 개재될 수 있다.
일 예로, 제1 비아들(V1)은 비트 라인들(BL), 전원 라인들(VDD) 및 도전 패턴들(MP)과 일체로 연결될 수 있다. 다시 말하면, 제1 비아들(V1), 비트 라인들(BL), 전원 라인들(VDD) 및 도전 패턴들(MP)은 듀얼 다마신 공정으로 형성될 수 있다.
제4 층간 절연막(140) 내에 제2 배선층을 구성하는 제2 배선들(M2)이 배치될 수 있다. 제2 배선들(M2)은 제2 방향(D2)으로 연장되는 워드 라인들(WL) 및 접지 라인들(VSS)을 포함할 수 있다. 제4 층간 절연막(140)내에 제2 비아들(V2)이 배치될 수 있다.
제2 비아들(V2)은 제2 배선들(M2)을 제1 배선들(M1)과 전기적으로 연결시킬 수 있다. 구체적으로, 제2 비아(V2)는 도전 패턴(MP)과 워드 라인(WL) 사이에 개재되어, 이들을 서로 전기적으로 연결시킬 수 있다. 제1 게이트 콘택(GC1), 제1 비아(V1), 도전 패턴(MP) 및 제2 비아(V2)를 통하여, 제1 내지 제4 에스램 셀들(CE1-CE4) 각각 내의 제1 액세스 트랜지스터(TA1)의 게이트 전극(GE)이 워드 라인(WL)과 전기적으로 연결될 수 있다. 제2 비아(V2)는 도전 패턴(MP)과 접지 라인(VSS) 사이에 개재되어, 이들을 서로 전기적으로 연결시킬 수 있다. 활성 콘택(AC), 제1 비아(V1), 도전 패턴(MP) 및 제2 비아(V2)를 통하여, 제1 내지 제4 에스램 셀들(CE1-CE4) 각각 내의 제1 풀-다운 트랜지스터(TD1)의 제2 소스/드레인이 접지 라인(VSS)과 전기적으로 연결될 수 있다.
일 예로, 제2 비아들(V2)은 워드 라인들(WL) 및 접지 라인들(VSS)과 일체로 하나의 도전 구조체를 구성할 수 있다. 다시 말하면, 제2 비아들(V2), 워드 라인들(WL) 및 접지 라인들(VSS)은 듀얼 다마신 공정으로 형성될 수 있다.
제1 및 제2 활성 패턴들(AP1, AP2) 및 게이트 전극들(GE)은 메모리 트랜지스터들을 구성할 수 있다. 구체적으로 도 2에 도시된 각각의 제1 내지 제4 에스램 셀들(CE1-CE4) 내의 메모리 트랜지스터들은, 앞서 도 1을 참조하여 설명한 제1 액세스 트랜지스터(TA1), 제1 풀-업 트랜지스터(TU1) 및 제1 풀-다운 트랜지스터(TD1)를 포함할 수 있다. 그 외, 도시되진 않았지만, 각각의 제1 내지 제4 에스램 셀들(CE1-CE4)은 제2 풀-업 트랜지스터, 제2 풀-다운 트랜지스터, 및 제2 액세스 트랜지스터를 포함할 수 있다.
제1 에스램 셀(CE1)의 제1 액세스 트랜지스터(TA1)와 제3 에스램 셀(CE3)의 제1 액세스 트랜지스터(TA1)는, 하나의 게이트 전극(GE)을 통하여 워드 라인(WL)과 연결될 수 있다. 제2 에스램 셀(CE2)의 제1 액세스 트랜지스터(TA1)와 제4 에스램 셀(CE4)의 제1 액세스 트랜지스터(TA1)는, 하나의 게이트 전극(GE)을 통하여 워드 라인(WL)과 연결될 수 있다.
제1 에스램 셀(CE1)의 제1 풀-다운 트랜지스터(TD1)와 제3 에스램 셀(CE3)의 제1 풀-다운 트랜지스터(TD1)는, 하나의 활성 콘택(AC)을 통하여 접지 라인(VSS)과 연결될 수 있다. 제2 에스램 셀(CE2)의 제1 풀-다운 트랜지스터(TD1)와 제4 에스램 셀(CE4)의 제1 풀-다운 트랜지스터(TD1)는, 하나의 활성 콘택(AC)을 통하여 접지 라인(VSS)과 연결될 수 있다.
각각의 제1 내지 제4 에스램 셀들(CE1-CE4) 내의 제1 풀-업 트랜지스터(TU1)의 제2 소스/드레인은, 활성 콘택(AC)과 제1 비아(V1)를 통해 전원 라인(VDD)과 전기적으로 연결될 수 있다.
각각의 제1 내지 제4 에스램 셀들(CE1-CE4) 내의 제1 액세스 트랜지스터(TA1)의 제2 소스/드레인은, 활성 콘택(AC)과 제1 비아(V1)를 통해 비트 라인(BL)과 전기적으로 연결될 수 있다.
이하, 도 3a 및 도 3d를 다시 참조하여 제1 게이트 콘택(GC1)에 대해 보다 상세히 설명한다. 제1 게이트 콘택(GC1)은 게이트 전극(GE)과 수직적으로 중첩되는 제1 부분(P1) 및 제1 부분(P1)으로부터 수평적으로 연장되는 제2 부분(P2)을 포함할 수 있다. 제2 부분(P2)은 제1 부분(P1)으로부터 제1 방향(D1)과 평행하게 연장될 수 있다. 제1 부분(P1)은, 게이트 전극(GE)뿐만 아니라 적어도 하나의 게이트 스페이서들(GS)과도 수직적으로 중첩될 수 있다. 제2 부분(P2)은 소자 분리막(ST)과 수직적으로 중첩될 수 있다. 제2 부분(P2)과 소자 분리막(ST) 사이에 제1 층간 절연막(110)이 개재될 수 있다. 제1 게이트 콘택(GC1) 상의 제1 비아(V1)는 제2 부분(P2) 상에 제공될 수 있다.
제1 부분(P1)의 바닥면은 제1 레벨(LV1)에 위치할 수 있고, 제2 부분(P2)의 바닥면은 제2 레벨(LV2)에 위치할 수 있다. 제2 레벨(LV2)은 제1 레벨(LV1)보다 높이 위치할 수 있다. 일 예로, 제1 게이트 콘택(GC1)의 바닥면은 제1 부분(P1)과 제2 부분(P2) 사이의 경계에서 계단식 프로파일을 가질 수 있다. 제2 레벨(LV2)은 제1 층간 절연막(110)의 상면보다 더 낮을 수 있다.
제2 부분(P2)은, 서로 인접하는 제2 소스/드레인 패턴들(SD2) 사이의 제1 층간 절연막(110) 상으로 연장될 수 있다 (도 3d 참조). 제2 소스/드레인 패턴들(SD2) 각각의 최상부는 제3 레벨(LV3)에 위치할 수 있고, 제1 소스/드레인 패턴들(SD1) 각각의 최상부는 제4 레벨(LV4)에 위치할 수 있다. 제2 부분(P2)의 바닥면의 레벨인 제2 레벨(LV2)은 제3 레벨(LV3)보다 높을 수 있고, 제4 레벨(LV4)보다 높을 수 있다.
상기 서로 인접하는 제2 소스/드레인 패턴들(SD2) 각각의 적어도 일부(PA)는 제2 부분(P2)과 수직적으로 중첩될 수 있다. 만약, 제2 부분(P2)의 바닥면이 제1 부분(P1)의 바닥면보다 더 밑에 위치할 경우, 제2 부분(P2)의 바닥면은 활성 콘택(AC)의 바닥면과 비슷한 레벨에 위치할 수 있다. 이 경우, 제2 부분(P2)과 제2 소스/드레인 패턴(SD2)의 적어도 일부(PA)가 접촉하여 전기적 쇼트가 발생할 수 있다.
본 발명의 실시예들에 따르면, 제2 부분(P2)의 바닥면의 레벨인 제2 레벨(LV2)은 제3 레벨(LV3)보다 높이 위치하기 때문에, 제2 부분(P2)과 제2 소스/드레인 패턴(SD2)의 적어도 일부(PA)가 접촉하지 않을 수 있다. 이로써, 제1 게이트 콘택(GC1)과 제2 소스/드레인 패턴들(SD2)간의 전기적 쇼트가 방지될 수 있다.
도 4는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 것으로, 도 2의 A-A'선에 따른 단면도이다. 본 실시예에서는, 앞서 도 2 및 도 3a 내지 도 3d를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 2 및 도 4를 참조하면, 제1 게이트 콘택(GC1)은 게이트 전극(GE)과 수직적으로 중첩되는 제1 부분(P1) 및 제1 부분(P1)으로부터 수평적으로 연장되는 제2 부분(P2)을 포함할 수 있다. 제2 부분(P2)의 바닥면의 최고 레벨은 제2 레벨(LV2)일 수 있다. 제2 부분(P2)의 바닥면의 레벨은 제1 부분(P1)과 가까워질수록 낮아질 수 있다. 다시 말하면, 제2 부분(P2)의 수직적 두께(T1)는 제1 부분(P1)과 멀어질수록 감소할 수 있다. 제1 부분(P1)의 상면 및 제2 부분(P2)의 상면은 평평할 수 있다. 제1 부분(P1)의 상면 및 제2 부분(P2)의 상면은 제2 층간 절연막(120)과 공면을 이룰 수 있다.
도 5, 도 7 및 도 9는 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 설명하기 위한 평면도들이다. 도 6, 도 8a 및 도 10a는 각각 도 5, 도 7 및 도 9의 A-A'선에 따른 단면도들이다. 도 8b 및 도 10b 각각 도 7 및 도 9의 B-B'선에 따른 단면도들이다. 도 8c 및 도 10c 각각 도 7 및 도 9의 C-C'선에 따른 단면도들이다. 도 10d는 도 9의 D-D'선에 따른 단면도들이다. 도 11 및 도 12는 본 발명의 실시예들에 따른 게이트 콘택의 형성 방법을 보다 상세히 설명하기 위한 것으로, 도 9의 A-A'선에 따른 단면도들이다.
도 5 및 도 6을 참조하면, 기판(100)을 패터닝하여 제1 및 제2 활성 패턴들(AP1, AP2)이 형성될 수 있다. 구체적으로, 제1 및 제2 활성 패턴들(AP1, AP2)을 형성하는 것은, 기판(100) 상에 마스크 패턴들을 형성하는 것, 및 상기 마스크 패턴들을 식각 마스크로 기판(100)을 이방성 식각하는 것을 포함할 수 있다. 인접하는 한 쌍의 활성 패턴들(AP1, AP2) 사이에 트렌치(TR)가 형성될 수 있다. 기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄 등을 포함하는 반도체 기판이거나 화합물 반도체 기판일 수 있다.
트렌치들(TR)을 채우는 소자 분리막들(ST)이 형성될 수 있다. 구체적으로, 트렌치들(TR)을 채우는 절연막(예를 들어, 실리콘 산화막)을 형성할 수 있다. 이후, 제1 및 제2 활성 패턴들(AP1, AP2)의 상부들이 노출될 때까지 상기 절연막을 리세스할 수 있다.
도 7 및 도 8a 내지 도 8c를 참조하면, 제1 및 제2 활성 패턴들(AP1, AP2)을 가로지르는 희생 패턴들(SP)이 형성될 수 있다. 희생 패턴들(SP)은 제2 방향(D2)으로 연장되는 라인 형태(line shape)로 형성될 수 있다. 구체적으로 희생 패턴들(SP)을 형성하는 것은, 기판(100)의 전면 상에 희생막을 형성하는 것, 상기 희생막 상에 마스크 패턴들(MP)을 형성하는 것, 및 마스크 패턴들(MP)을 식각 마스크로 상기 희생막을 패터닝하는 것을 포함할 수 있다. 상기 희생막은 폴리실리콘막을 포함할 수 있다.
희생 패턴들(SP) 각각의 양 측벽들 상에 한 쌍의 게이트 스페이서들(GS)이 형성될 수 있다. 게이트 스페이서들(GS)을 형성하는 것은, 기판(100)의 전면 상에 스페이서막을 콘포멀하게 형성하는 것, 및 상기 스페이서막을 이방성 식각하는 것을 포함할 수 있다. 상기 스페이서막은 SiO2, SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다. 다른 예로, 상기 스페이서막은 SiO2, SiCN, SiCON 및 SiN 중 적어도 두 개를 포함하는 다중 막(multi-layer)일 수 있다.
희생 패턴들(SP) 각각의 양측에 제1 및 제2 소스/드레인 패턴들(SD1, SD2)이 형성될 수 있다. 제1 활성 패턴들(AP1)의 상부들에 제1 소스/드레인 패턴들(SD1)이 형성될 수 있고, 제2 활성 패턴들(AP2)의 상부들에 제2 소스/드레인 패턴들(SD2)이 형성될 수 있다.
제1 및 제2 소스/드레인 패턴들(SD1, SD2)은 기판(100)을 씨드층(seed layer)으로 하는 선택적 에피택시얼 성장(Selective Epitaxial Growth) 공정에 의해 형성될 수 있다. 일 예로, 상기 선택적 에피택시얼 성장 공정은 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정 또는 분자 빔 에피택시(Molecular Beam Epitaxy: MBE) 공정을 포함할 수 있다.
먼저 희생 패턴들(SP) 각각의 양측의 제1 및 제2 활성 패턴들(AP1, AP2)이 선택적으로 식각될 수 있다. 식각된 제1 및 제2 활성 패턴들(AP1, AP2)의 상부들을 씨드층(seed layer)으로 하여 제1 및 제2 소스/드레인 패턴들(SD1, SD2)이 각각 형성될 수 있다. 제1 소스/드레인 패턴들(SD1)이 형성됨에 따라, 한 쌍의 제1 소스/드레인 패턴들(SD1) 사이에 제1 채널(CH1)이 정의될 수 있다. 제2 소스/드레인 패턴들(SD2)이 형성됨에 따라, 한 쌍의 제2 소스/드레인 패턴들(SD2) 사이에 제2 채널(CH2)이 정의될 수 있다.
도 9 및 도 10a 내지 도 10d를 참조하면, 제1 및 제2 소스/드레인 패턴들(SD1, SD2), 희생 패턴들(SP) 및 게이트 스페이서들(GS)을 덮는 제1 층간 절연막(110)이 형성될 수 있다. 일 예로, 제1 층간 절연막(110)은 실리콘 산화막을 포함할 수 있다. 희생 패턴들(SP)의 상면들이 노출될 때까지 제1 층간 절연막(110)이 평탄화될 수 있다. 제1 층간 절연막(110)의 평탄화는 에치백(Etch Back) 또는 CMP(Chemical Mechanical Polishing) 공정을 이용하여 수행될 수 있다. 결과적으로, 제1 층간 절연막(110)의 상면은 희생 패턴들(SP)의 상면들 및 게이트 스페이서들(GS)의 상면들과 공면을 이룰 수 있다.
희생 패턴들(SP)이 게이트 전극들(GE) 및 절연 패턴들(IP)로 교체될 수 있다. 구체적으로, 노출된 희생 패턴들(SP) 상에 이방성 식각 공정이 수행될 수 있다. 상기 이방성 식각 공정은 희생 패턴들(SP)만을 선택적으로 제거할 수 있다. 희생 패턴들(SP)이 제거된 빈 공간들 내에 절연 패턴들(IP)이 형성될 수 있다. 절연 패턴들(IP)이 형성되지 않은 나머지 빈 공간들 내에 게이트 유전 패턴들(GI) 및 게이트 전극들(GE)이 형성될 수 있다.
게이트 유전 패턴들(GI)은 원자층 증착(ALD) 또는 케미컬 산화막(Chemical Oxidation) 공정에 의해 콘포멀하게 형성될 수 있다. 일 예로, 게이트 유전 패턴(GI)은 고유전율 물질을 포함할 수 있다. 게이트 전극들(GE)은, 게이트 유전 패턴들(GI) 상에 게이트 전극막을 형성하고, 상기 게이트 전극막을 평탄화함으로써 형성될 수 있다. 일 예로, 상기 게이트 전극막은 도전성 금속 질화물 및 금속 물질 중 적어도 하나를 포함할 수 있다.
게이트 전극들(GE)의 상부들을 선택적으로 식각하여, 게이트 전극들(GE)이 리세스될 수 있다. 리세스된 게이트 전극들(GE)의 상면들은 제1 층간 절연막(110)의 상면 및 게이트 스페이서들(GS)의 상면들보다 낮아질 수 있다. 리세스된 게이트 전극들(GE) 상에 게이트 캐핑 패턴들(GP)이 형성될 수 있다. 게이트 캐핑 패턴들(GP)을 형성하는 것은, 리세스된 게이트 전극들(GE)을 덮는 게이트 캐핑막을 형성하는 것, 및 제1 층간 절연막(110)의 상면이 노출될 때까지 상기 게이트 캐핑막을 평탄화하는 것을 포함할 수 있다. 일 예로, 상기 게이트 캐핑막은 SiON, SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다.
제1 층간 절연막(110) 상에 게이트 캐핑 패턴들(GP)을 덮는 제2 층간 절연막(120)이 형성될 수 있다. 제2 층간 절연막(120) 및 제1 층간 절연막(110)을 관통하여, 제1 및 제2 소스/드레인 패턴들(SD1, SD2)에 접속하는 활성 콘택들(AC)이 형성될 수 있다.
제2 층간 절연막(120), 제1 층간 절연막(110) 및 게이트 캐핑 패턴들(GP)을 관통하여, 게이트 전극들(GE)에 접속하는 제1 및 제2 게이트 콘택들(GC1, GC2)이 형성될 수 있다. 활성 콘택들(AC) 및 제1 및 제2 게이트 콘택들(GC1, GC2)을 형성하는 것은, 활성 콘택들(AC) 및 제1 및 제2 게이트 콘택들(GC1, GC2)을 정의하는 홀들을 형성하는 것, 및 상기 홀들을 채우는 도전막을 형성하는 것을 포함할 수 있다. 상기 도전막은 금속 질화물 및 금속 물질 중 적어도 하나를 포함할 수 있다.
도 2 및 도 3a 내지 도 3d를 다시 참조하면, 제2 층간 절연막(120) 상에 제3 층간 절연막(130)이 형성될 수 있다. 제3 층간 절연막(130) 내에 제1 배선층을 구성하는 제1 배선들(M1) 및 제1 비아들(V1)이 형성될 수 있다. 제1 비아들(V1)은, 제1 배선들(M1)과 활성 콘택들(AC) 사이 및 제1 배선들(M1)과 제1 및 제2 게이트 콘택들(GC1, GC2) 사이에 개재되도록 형성될 수 있다.
제1 배선들(M1) 및 제1 비아들(V1)을 형성하는 것은, 제3 층간 절연막(130)을 패터닝하여 제1 배선들(M1) 및 제1 비아들(V1)을 정의하는 홀들을 형성하는 것, 및 상기 홀들을 채우는 도전막을 형성하는 것을 포함할 수 있다. 다시 말하면, 제1 배선들(M1) 및 제1 비아들(V1)은 듀얼 다마신 공정을 통하여 형성될 수 있다. 제1 배선들(M1) 및 제1 비아들(V1)은 도전성 금속 질화물 및 금속 물질 중 적어도 하나를 이용해 형성될 수 있다.
제3 층간 절연막(130) 상에 제4 층간 절연막(140)이 형성될 수 있다. 제4 층간 절연막(140) 내에 제2 배선층을 구성하는 제2 배선들(M2) 및 제2 비아들(V2)이 형성될 수 있다. 제2 배선들(M2) 및 제2 비아들(V2)을 형성하는 것은, 앞서 설명한 제1 배선들(M1) 및 제1 비아들(V1)을 형성하는 것과 실질적으로 동일할 수 있다.
이하, 도 11 및 도 12를 참조하여 제1 게이트 콘택들(GC1)을 형성하는 것을 보다 상세히 설명한다. 도 11을 참조하면, 제2 층간 절연막(120) 상에 제1 게이트 콘택들(GC1)이 형성될 위치를 정의하는 하드 마스크 패턴(HM)이 형성될 수 있다. 하드 마스크 패턴(HM)을 식각 마스크로 제2 층간 절연막(120) 상에 제1 식각 공정을 수행하여, 제1 홀들(H1)이 형성될 수 있다. 제1 식각 공정은 실리콘 산화막을 선택적으로 식각하는 제1 식각 레시피로 수행될 수 있다. 제1 식각 공정은 게이트 캐핑 패턴들(GP) 및 게이트 스페이서들(GS)이 노출될 때까지 수행될 수 있다.
도 12를 참조하면, 제1 홀들(H1)에 의해 노출된 게이트 캐핑 패턴들(GP), 게이트 스페이서들(GS) 및 제1 층간 절연막(110) 상에 제2 식각 공정을 수행하여, 제2 홀들(H2)이 형성될 수 있다. 제2 식각 공정은 하드 마스크 패턴(HM)을 식각 마스크로 하여 수행될 수 있다. 제2 식각 공정은 제1 식각 공정과는 다른 제2 식각 레시피로 수행될 수 있다. 제2 식각 공정의 제2 식각 레시피는, 실리콘 산화막에 대한 식각률을 최소화하고, 실리콘 질화막 계열(SiCN, SiCON 및/또는 SiN)에 대한 식각률을 최대화한 식각 조건으로 선택될 수 있다. 게이트 전극(GE) 상의 제2 홀(H2)의 바닥은 제1 레벨(LV1)에 위치할 수 있다. 제1 층간 절연막(110) 상의 제2 홀(H2)의 바닥은 제2 레벨(LV2)에 위치할 수 있다. 제2 레벨(LV2)은 제1 레벨(LV1)보다 더 높을 수 있다. 이후, 제1 및 제2 홀들(H1, H2) 내에 도전막을 채워 제1 게이트 콘택들(GC1)이 형성될 수 있다.
본 발명의 제조 방법에 따르면, 제1 층간 절연막(110) 상의 제1 게이트 콘택(GC1)의 바닥면이 게이트 전극(GE) 상의 제1 게이트 콘택(GC1)의 바닥면보다 더 높도록 형성될 수 있다. 이로써, 제1 게이트 콘택(GC1)과 제2 소스/드레인 패턴들(SD2)간의 전기적 쇼트가 방지될 수 있다.
도 13은 본 발명의 실시예들에 따른 반도체 소자를 나타내는 평면도이다. 도 14a 내지 도 14c는 각각 도 13의 A-A'선, B-B'선 및 C-C'선에 따른 단면도들이다. 본 실시예에서는, 앞서 도 2 및 도 3a 내지 도 3d를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 13 및 도 14a 내지 도 14c를 참조하면, 기판(100) 상에 적어도 하나의 로직 셀(LC)이 제공될 수 있다. 로직 셀(LC) 내에 반도체 소자의 로직 회로를 구성하는 로직 트랜지스터들이 배치될 수 있다. 일 예로, 기판(100)의 로직 셀(LC) 상에 프로세서 코어 또는 I/O 단자를 구성하는 로직 트랜지스터들이 배치될 수 있다.
기판(100) 상에 소자 분리막(ST)이 제공될 수 있다. 소자 분리막(ST)은 PMOSFET 영역(PR) 및 NMOSFET 영역(NR)을 정의할 수 있다. PMOSFET 영역(PR) 및 NMOSFET 영역(NR)은 소자 분리막(ST)을 사이에 두고 제2 방향(D2)으로 서로 이격될 수 있다. PMOSFET 영역(PR) 및 NMOSFET 영역(NR)은 제2 방향(D2)과 교차하는 제1 방향(D1)으로 연장될 수 있다. 도시되진 않았지만, PMOSFET 영역(PR) 및 NMOSFET 영역(NR) 사이의 소자 분리막(ST)은 서로 인접하는 활성 패턴들(AP1, AP2) 사이의 소자 분리막(ST) 보다 더 깊을 수 있다.
PMOSFET 영역(PR) 및 NMOSFET 영역(NR) 상에 제1 방향(D1)으로 연장되는 복수의 활성 패턴들(AP1, AP2)이 제공될 수 있다. 활성 패턴들(AP1, AP2)은 PMOSFET 영역(PR) 상의 제1 활성 패턴들(AP1)과 NMOSFET 영역(NR) 상의 제2 활성 패턴들(AP2)을 포함할 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)은 기판(100)의 일부로써, 기판(100)의 상면으로부터 돌출된 부분들일 수 있다. 서로 인접하는 제1 활성 패턴들(AP1) 사이 및 서로 인접하는 제2 활성 패턴들(AP2) 사이를 소자 분리막(ST)이 채울 수 있다.
제1 활성 패턴들(AP1)의 상부들에 제1 채널들(CH1) 및 제1 소스/드레인 패턴들(SD1)이 제공될 수 있다. 제2 활성 패턴들(AP2)의 상부들에 제2 채널들(CH2) 및 제2 소스/드레인 패턴들(SD2)이 제공될 수 있다. 제1 소스/드레인 패턴들(SD1)은 p형의 불순물 영역들일 수 있다. 제2 소스/드레인 패턴들(SD2)은 n형의 불순물 영역들일 수 있다. 제1 및 제2 소스/드레인 패턴들(SD1, SD2)은 선택적 에피택시얼 성장 공정으로 형성된 에피택시얼 패턴들일 수 있다.
제1 및 제2 활성 패턴들(AP1, AP2)을 가로지르며 제2 방향(D2)으로 연장되는 게이트 전극들(GE)이 제공될 수 있다. 게이트 전극들(GE)은 제1 방향(D1)으로 서로 이격될 수 있다. 일 예로, 게이트 전극들(GE)은 도전성 금속 질화물 및 금속 물질 중 적어도 하나를 포함할 수 있다. 게이트 전극들(GE) 각각의 양 측벽들 상에 한 쌍의 게이트 스페이서들(GS)이 배치될 수 있다. 게이트 전극들(GE)과 제1 및 제2 활성 패턴들(AP1, AP2) 사이에 게이트 유전 패턴들(GI)이 개재될 수 있다. 각각의 게이트 전극들(GE) 상에 게이트 캐핑 패턴(GP)이 제공될 수 있다.
기판(100) 상에 제1 층간 절연막(110)이 제공될 수 있다. 제1 층간 절연막(110)은 게이트 스페이서들(GS) 및 제1 및 제2 소스/드레인 패턴들(SD1, DD2)을 덮을 수 있다. 제1 층간 절연막(110) 상에 게이트 캐핑 패턴들(GP)의 상면들 및 게이트 스페이서들(GS)의 상면들을 덮는 제2 층간 절연막(120)이 제공될 수 있다.
각각의 게이트 전극들(GE) 양 측에, 활성 콘택들(AC)이 제공될 수 있다. 활성 콘택들(AC)은 제2 층간 절연막(120) 및 제1 층간 절연막(110)을 관통하여 제1 및 제2 소스/드레인 패턴들(SD1, SD2)에 접속될 수 있다.
게이트 전극들(GE) 상에 게이트 콘택(GC)이 제공될 수 있다. 게이트 콘택(GC)은 제2 층간 절연막(120), 제1 층간 절연막(110), 게이트 스페이서들(GS) 및 게이트 캐핑 패턴(GP)을 관통하여 게이트 전극(GE)에 접속될 수 있다. 게이트 콘택(GC)은 제1 방향(D1)으로 연장되는 바 형태(bar shape)를 가질 수 있다. 게이트 콘택(GC)은 서로 인접하는 적어도 두 개의 게이트 전극들(GE)에 함께 접속될 수 있다. 게이트 콘택(GC)은 PMOSFET 영역(PR) 및 NMOSFET 영역(NR) 사이의 소자 분리막(ST) 상에 제공될 수 있다.
게이트 콘택(GC)은 게이트 전극들(GE)과 수직적으로 중첩되는 제1 부분들(P1) 및 제1 부분들(P1)로부터 수평적으로 연장되는 제2 부분들(P2)을 포함할 수 있다. 서로 인접하는 제1 부분들(P1) 사이에 제2 부분(P2)이 개재될 수 있다. 제2 부분들(P2)은 PMOSFET 영역(PR) 및 NMOSFET 영역(NR) 사이의 소자 분리막(ST)과 수직적으로 중첩될 수 있다.
제1 부분(P1)의 바닥면은 제1 레벨(LV1)에 위치할 수 있고, 제2 부분(P2)의 바닥면은 제2 레벨(LV2)에 위치할 수 있다. 제2 레벨(LV2)은 제1 레벨(LV1)보다 높이 위치할 수 있다.
제2 부분(P2)은, 서로 인접하는 제1 소스/드레인 패턴(SD1) 및 제2 소스/드레인 패턴(SD2) 사이의 제1 층간 절연막(110) 상에 위치할 수 있다. 제2 소스/드레인 패턴(SD2)의 최상부는 제3 레벨(LV3)에 위치할 수 있고, 제1 소스/드레인 패턴(SD1)의 최상부는 제4 레벨(LV4)에 위치할 수 있다. 제2 부분(P2)의 바닥면의 레벨인 제2 레벨(LV2)은 제3 레벨(LV3)보다 높을 수 있고, 제4 레벨(LV4)보다 높을 수 있다.
상기 서로 인접하는 제1 및 제2 소스/드레인 패턴들(SD1) 중 제1 소스/드레인 패턴(SD1)의 적어도 일부(PA1)는 제2 부분(P2)과 수직적으로 중첩될 수 있다. 상기 서로 인접하는 제1 및 제2 소스/드레인 패턴들(SD1) 중 제2 소스/드레인 패턴(SD2)의 적어도 일부(PA2)는 제2 부분(P2)과 수직적으로 중첩될 수 있다.
본 발명의 실시예들에 따르면, 제2 부분(P2)의 바닥면의 레벨인 제2 레벨(LV2)은 제3 레벨(LV3) 및 제4 레벨(LV4)보다 높이 위치할 수 있다. 따라서, 제2 부분(P2)은 제1 및 제2 소스/드레인 패턴들(SD1, SD2)의 일부들(PA1, PA2)과 접촉하지 않을 수 있다. 이로써, 게이트 콘택(GC)과 제1 및 제2 소스/드레인 패턴들(SD1, SD2)간의 전기적 쇼트가 방지될 수 있다.
도시되진 않았지만, 제2 층간 절연막(120) 상에 수직적으로 적층된 복수개의 배선층들이 제공될 수 있다.
도 15는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 것으로, 도 13의 A-A'선에 따른 단면도이다. 본 실시예에서는, 앞서 도 13 및 도 14a 내지 도 14c를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 13 및 도 15를 참조하면, 게이트 콘택(GC)은 게이트 전극들(GE)과 수직적으로 중첩되는 제1 부분들(P1) 및 제1 부분들(P1)로부터 수평적으로 연장되는 제2 부분들(P2)을 포함할 수 있다.
제2 부분(P2)의 바닥면의 최고 레벨은 제2 레벨(LV2)일 수 있다. 제2 부분(P2)의 바닥면의 레벨은 제1 부분(P1)과 가까워질수록 낮아질 수 있다. 다시 말하면, 제2 부분(P2)의 수직적 두께(T1)는 제1 부분(P1)과 멀어질수록 감소할 수 있다.
서로 인접하는 한 쌍의 제1 부분들(P1) 사이에 개재된 제2 부분(P2)은 라운드진 바닥을 가질 수 있다. 제1 부분들(P1) 사이에 개재된 제2 부분(P2)의 바닥면은 오목한 형태를 가질 수 있다. 다시 말하면, 게이트 콘택(GC)은 아치형 다리 구조를 가질 수 있다.
제1 부분들(P1)의 상면들 및 제2 부분들(P2)의 상면들은 평평할 수 있다. 제1 부분들(P1)의 상면들 및 제2 부분들(P2)의 상면들은 제2 층간 절연막(120)과 공면을 이룰 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시 예들을 설명하였지만, 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다. 그러므로 이상에서 기술한 실시 예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야 한다.

Claims (20)

  1. 제1 방향으로 연장되는 활성 패턴들을 포함하는 기판;
    한 쌍의 상기 활성 패턴들 사이의 트렌치를 채우는 소자 분리막;
    상기 활성 패턴들을 가로지르며 상기 제1 방향에 교차하는 제2 방향으로 연장되는 게이트 전극;
    상기 활성 패턴들을 덮는 층간 절연막; 및
    상기 게이트 전극 상의 게이트 콘택을 포함하되,
    각각의 상기 활성 패턴들은, 상기 게이트 전극 양 측에 위치하는 소스/드레인 패턴들을 포함하고,
    상기 게이트 콘택은:
    상기 게이트 전극과 수직적으로 중첩되는 제1 부분; 및
    상기 제1 부분으로부터 수평적으로 연장되어, 상기 소자 분리막과 수직적으로 중첩되는 제2 부분을 포함하고,
    상기 제2 부분의 바닥면은 상기 제1 부분의 바닥면보다 더 높고,
    상기 제2 부분의 바닥면은, 상기 제2 부분과 인접하는 상기 소스/드레인 패턴의 최상부의 레벨보다 더 높으며,
    상기 제2 부분은, 상기 제2 방향으로 서로 인접하는 상기 소스/드레인 패턴들 사이에 개재된 상기 층간 절연막 상에 배치되며,
    상기 제2 부분과 인접하는 상기 소스/드레인 패턴의 적어도 일부는 상기 제2 부분과 수직적으로 중첩되는 반도체 소자.
  2. 삭제
  3. 삭제
  4. 제1항에 있어서,
    상기 게이트 콘택의 바닥면은, 상기 제1 부분과 상기 제2 부분 사이의 경계에서 계단식 프로파일을 갖는 반도체 소자.
  5. 제1항에 있어서,
    상기 제2 부분의 수직적 두께는 상기 제1 부분과 멀어질수록 감소하는 반도체 소자.
  6. 제1항에 있어서,
    상기 제2 부분 상의 비아; 및
    상기 비아를 통하여 상기 게이트 콘택과 전기적으로 연결되는 워드 라인을 더 포함하되,
    상기 활성 패턴들 및 상기 게이트 전극은 에스램 셀의 메모리 트랜지스터들을 구성하는 반도체 소자.
  7. 제1항에 있어서,
    상기 게이트 전극은 복수개로 제공되고,
    상기 게이트 콘택은 서로 인접하는 상기 게이트 전극들에 공통으로 접속되며,
    상기 제2 부분은, 상기 서로 인접하는 게이트 전극들과 수직적으로 중첩되는 제1 부분들 사이에 개재된 반도체 소자.
  8. 제7항에 있어서,
    상기 활성 패턴들은:
    상기 기판의 PMOSFET 영역 상의 제1 활성 패턴; 및
    상기 기판의 NMOSFET 영역 상의 제2 활성 패턴을 포함하고,
    상기 게이트 콘택은, 상기 PMOSFET 영역 및 상기 NMOSFET 영역 사이의 상기 소자 분리막 상에 제공되는 반도체 소자.
  9. 제1항에 있어서,
    상기 소스/드레인 패턴들 상의 활성 콘택들을 더 포함하되,
    상기 활성 콘택들의 상면들은 상기 게이트 콘택의 상면과 실질적으로 공면을 이루는 반도체 소자.
  10. 제1항에 있어서,
    상기 활성 패턴들의 상부들은 상기 소자 분리막 위로 수직하게 돌출된 핀 형태를 갖고,
    상기 소스/드레인 패턴들은, 상기 활성 패턴들의 상기 상부들에 형성된 에피택시얼 패턴들인 반도체 소자.
  11. 제1 방향으로 연장되는 활성 패턴을 포함하는 기판;
    상기 기판 상에 제공되어, 상기 활성 패턴을 정의하는 소자 분리막;
    상기 소자 분리막 상에 제공되고, 상기 활성 패턴을 가로지르며 제2 방향으로 연장되는 게이트 전극;
    상기 활성 패턴을 덮는 층간 절연막; 및
    상기 게이트 전극 상의 게이트 콘택을 포함하되,
    상기 활성 패턴은, 상기 게이트 전극의 일 측에 위치하는 소스/드레인 패턴을 포함하고,
    상기 게이트 콘택은:
    상기 게이트 전극과 수직적으로 중첩되는 제1 부분; 및
    상기 제1 부분으로부터 상기 제1 방향으로 연장되는 제2 부분을 포함하고,
    상기 제2 부분의 바닥면은 상기 제1 부분의 바닥면보다 더 높고,
    상기 소스/드레인 패턴의 적어도 일부는 상기 제2 부분과 수직적으로 중첩되며,
    상기 제2 부분은 상기 층간 절연막을 사이에 두고 상기 소스/드레인 패턴과 이격된 반도체 소자.
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