CN115527577A - 半导体存储器装置 - Google Patents

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gate line
gate
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drain region
pattern
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English (en)
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朴星一
朴宰贤
金旻奎
崔道永
河大元
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Samsung Electronics Co Ltd
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Abstract

提供了一种半导体存储器装置。所述半导体存储器装置可以包括：基底；第一下布线图案和第一上布线图案堆叠在基底上且彼此间隔开；第二下布线图案和第二上布线图案，堆叠在基底上且彼此间隔开，并且与第一下布线图案和第一上布线图案间隔开；第一栅极线，围绕第一下布线图案和第一上布线图案；第二栅极线，围绕第二下布线图案和第二上布线图案并且与第一栅极线间隔开；第一下源/漏区；第一上源/漏区；以及第一叠置接触件，将第一下源/漏区、第一上源/漏区和第二栅极线彼此电连接。

Description

半导体存储器装置
本申请要求于2021年6月24日在韩国知识产权局提交的第10-2021-0082023号韩国专利申请的优先权，上述申请的全部内容通过引用包含于此。
技术领域
本公开的各方面涉及半导体存储器装置和用于制造该半导体存储器装置的方法。
背景技术
半导体存储器装置可以被分类为易失性存储器装置和非易失性存储器装置。易失性存储器装置是当存储器装置的电力供应被移除或关闭时其中存储的数据被移除或丢失的存储器装置，并且示例可以包括SRAM(静态RAM)、DRAM(动态RAM)和SDRAM(同步DRAM)。非易失性存储器装置是即使当失去或移除存储器装置的电力供应时也在其中保留存储的数据的存储器装置，并且示例可以包括ROM(只读存储器)、PROM(可编程ROM)、EPROM(电可编程ROM)、EEPROM(电可擦除可编程ROM)、闪存装置、电阻存储器装置(诸如PRAM(相变RAM)、FRAM(铁电RAM)、RRAM(电阻式RAM))等。
DRAM使用电容器在其中存储数据，而SRAM可以使用锁存器在其中存储数据。与DRAM相比，SRAM具有较低的集成密度，但是SRAM的优点在于其外围电路简单，SRAM以低功率高速操作，并且不需要周期性地刷新存储的信息。
随着半导体存储器装置的集成度不断提高，各个电路图案变得更加小型化，以在同一区域中实现更多数量的半导体存储器装置。为此，正在研究使用多栅极晶体管的半导体存储器装置。
发明内容
本公开的一些方面提供了具有提高的集成密度和降低的工艺难度的半导体存储器装置。
本公开的一些方面提供了用于制造具有提高的集成密度和降低的工艺难度的半导体存储器装置的方法。
本公开不限于上文提供的方面或在此明确陈述的那些方面。在此未提及的本公开的其他方面和目的可以基于以下描述来理解，并且可以基于本公开提供的发明构思的实施例的示例来更清楚地理解。此外，将容易理解的是，可以使用权利要求书中所示的装置及其组合来实现根据本公开的一些方面、目的和优点。
根据本发明构思的一些方面，提供了一种半导体存储器装置，所述半导体存储器装置包括：基底；第一下布线图案和第一上布线图案，顺序地堆叠在基底上并且彼此间隔开，均在第一方向上延伸；第二下布线图案和第二上布线图案，顺序地堆叠在基底上并且彼此间隔开，均在第一方向上延伸，第二下布线图案和第二上布线图案在与第一方向相交的第二方向上与第一下布线图案和第一上布线图案间隔开；第一栅极线，在第二方向上延伸，并且围绕第一下布线图案和第一上布线图案；第二栅极线，在第二方向上延伸，并且围绕第二下布线图案和第二上布线图案，第二栅极线在第二方向上与第一栅极线间隔开；第一下源/漏区，具有第一导电类型，位于第一栅极线的一个侧表面上，并且连接到第一下布线图案；第一上源/漏区，具有与第一导电类型不同的第二导电类型，位于第一栅极线的一个侧表面上，并且连接到第一上布线图案；以及第一叠置接触件，将第一下源/漏区、第一上源/漏区和第二栅极线彼此电连接，其中，第一叠置接触件与第一栅极线至少部分地竖直叠置，其中，第一栅极线包括第一栅电极和凹陷覆盖图案，其中，凹陷覆盖图案覆盖第一栅电极的与第一叠置接触件叠置的顶表面，其中，第二栅极线包括第二栅电极和栅极覆盖图案，其中，栅极覆盖图案覆盖第二栅电极的顶表面，并且其中，凹陷覆盖图案的底表面的竖直水平低于栅极覆盖图案的底表面的竖直水平。
根据本发明构思的一些方面，提供了一种半导体存储器装置，所述半导体存储器装置包括：基底；第一下布线图案和第一上布线图案，顺序地堆叠在基底上并且彼此间隔开，均在第一方向上延伸；第二下布线图案和第二上布线图案，顺序地堆叠在基底上并且彼此间隔开，均在第一方向上延伸，第二下布线图案和第二上布线图案在与第一方向相交的第二方向上与第一下布线图案和第一上布线图案间隔开；第一栅极线，在第二方向上延伸，并且围绕第一下布线图案和第一上布线图案；第二栅极线，在第二方向上延伸，并且围绕第二下布线图案和第二上布线图案，其中，第二栅极线在第二方向上与第一栅极线间隔开；第一下源/漏区，具有第一导电类型，位于第一栅极线的一侧上，并且连接到第一下布线图案；第一上源/漏区，具有与第一导电类型不同的第二导电类型，位于第一栅极线的一侧上，并且连接到第一上布线图案；以及公共接触件，在与基底的顶表面相交的第三方向上延伸，其中，公共接触件连接到第一下源/漏区和第一上源/漏区；以及叠置接触件，将公共接触件与第二栅极线彼此电连接，叠置接触件与第一栅极线至少部分地叠置。
根据本发明构思的一些方面，提供了一种半导体存储器装置，所述半导体存储器装置包括：基底；第一下布线图案和第一上布线图案，顺序地堆叠在基底上并且彼此间隔开，均在第一方向上延伸；第二下布线图案和第二上布线图案，顺序地堆叠在基底上并且彼此间隔开，均在第一方向上延伸，第二下布线图案和第二上布线图案在与第一方向相交的第二方向上与第一下布线图案和第一上布线图案间隔开；第一栅极线，在第二方向上延伸，并且围绕第一下布线图案和第一上布线图案；第二栅极线，在第二方向上延伸，并且围绕第二下布线图案和第二上布线图案，其中，第二栅极线在第二方向上与第一栅极线间隔开；第三栅极线，在第二方向上延伸，并且围绕第一下布线图案和第一上布线图案，并且在第一方向上与第一栅极线间隔开；第四栅极线，在第二方向上延伸，并且围绕第二下布线图案和第二上布线图案，并且在第二方向上与第三栅极线间隔开；第一下源/漏区，具有第一导电类型，位于第一栅极线与第三栅极线之间，并且连接到第一下布线图案；第一上源/漏区，具有与第一导电类型不同的第二导电类型，位于第一栅极线与第三栅极线之间，并且连接到第一上布线图案；以及第一叠置接触件，将第一下源/漏区、第一上源/漏区和第二栅极线彼此电连接，其中，第一叠置接触件与第一栅极线至少部分地叠置，其中，第一栅极线至第四栅极线中的每条包括栅电极和覆盖栅电极的顶表面的栅极覆盖图案，其中，第一栅极线还包括第一凹陷覆盖图案，第一凹陷覆盖图案覆盖第一栅极线的栅电极的与第一叠置接触件叠置的顶表面，并且其中，第一凹陷覆盖图案的底表面的竖直水平低于栅极覆盖图案的底表面的竖直水平。
附图说明
通过参照附图详细描述本公开的实施例的一些示例，本公开的以上和其他方面和特征将变得更加明显，在附图中：
图1是用于示出根据一些实施例的半导体存储器装置的电路图；
图2是用于示出图1的半导体存储器装置的示例性布局图；
图3是沿着图2的线A-A截取的剖视图；
图4是沿着图2中的线B-B截取的剖视图；
图5是沿着图2中的线C-C截取的剖视图；
图6至图8是用于示出根据一些实施例的半导体存储器装置的各种剖视图；
图9是用于示出根据一些实施例的半导体存储器装置的示例性布局图；
图10是用于示出根据一些实施例的半导体存储器装置的示例性布局图；
图11是沿着图10的线D-D截取的剖视图；
图12是沿着图10的线E-E截取的剖视图；
图13至图25是示出用于说明根据一些实施例的用于制造半导体存储器装置的方法的操作的中间步骤的图；
图26是示出用于说明根据一些实施例的用于制造半导体存储器装置的方法的操作的中间步骤的图；以及
图27是示出用于说明根据一些实施例的用于制造半导体存储器装置的方法的操作的中间步骤的图。
具体实施方式
将理解的是，尽管在此可以使用术语“第一”、“第二”、“第三”等来说明各种元件、组件、区域、层和/或部分，但是这些元件、组件、区域、层和/或部分不应受这些术语的限制。这些术语用于将一个元件、组件、区域、层或部分与另一元件、组件、区域、层或部分区分开。因此，在不脱离本公开的精神和范围的情况下，下面描述的第一元件、组件、区域、层或部分可以被称为第二元件、组件、区域、层或部分。
在下文中，将参照图1至图12描述根据一些实施例的半导体存储器装置。
图1是用于示出根据一些实施例的半导体存储器装置的电路图。图2是用于示出图1的半导体存储器装置的示例性布局图。图3是沿着图2的线A-A截取的剖视图。图4是沿着图2中的线B-B截取的剖视图。图5是沿着图2中的线C-C截取的剖视图。
参照图1，根据一些实施例的半导体存储器装置包括彼此相邻的第一单元元件I和第二单元元件II。
第一单元元件I和第二单元元件II中的每个可以包括一对反相器INV1和INV2，反相器INV1和INV2彼此并联连接并且连接到电力节点VDD和接地节点VSS且连接在电力节点VDD与接地节点VSS之间。第一单元元件I和第二单元元件II中的每个还可以包括分别连接到反相器INV1的输出节点和反相器INV2的输出节点的第一传输晶体管PS1和第二传输晶体管PS2。
第一传输晶体管PS1可以连接到位线BL，并且第二传输晶体管PS2可以连接到互补位线/BL。第一传输晶体管PS1和第二传输晶体管PS2中的每个的栅极可以连接到字线WL。
为了配置一个锁存器电路，第一反相器INV1的输入节点可以连接到第二反相器INV2的输出节点，而第二反相器INV2的输入节点连接到第一反相器INV1的输出节点。
第一反相器INV1可以包括彼此串联连接的第一上拉晶体管PU1和第一下拉晶体管PD1。第二反相器INV2可以包括彼此串联连接的第二上拉晶体管PU2和第二下拉晶体管PD2。第一上拉晶体管PU1和第二上拉晶体管PU2中的每个可以被实现为P型场效应晶体管(PFET)，并且第一下拉晶体管PD1和第二下拉晶体管PD2中的每个可以被实现为N型场效应晶体管(NFET)。
在一些实施例中，第一单元元件I和第二单元元件II可以共享一条位线BL。例如，两条互补位线/BL可以彼此平行地延伸并且可以在一条位线BL周围。就此而言，第一单元元件I可以被限定在两条互补位线/BL中的一条互补位线/BL与位线BL之间。第二单元元件II可以被限定在两条互补位线/BL中的另一条互补位线/BL与位线BL之间。
参照图2至图5，根据一些实施例的半导体存储器装置可以包括基底100、布线图案110A、110B、210A和210B、场绝缘膜102、第一栅极线PG11、第二栅极线IG11、第三栅极线IG12和第四栅极线PG12、第五栅极线PG21、第六栅极线IG21、第七栅极线IG22和第八栅极线PG22、源/漏区160A和160B、分离绝缘膜170、层间绝缘膜310和320、第一叠置接触件190A和第二叠置接触件190B。
布线图案110A、110B、210A和210B以及第一栅极线PG11、第二栅极线IG11、第三栅极线IG12和第四栅极线PG12可以构成第一单元元件I。布线图案110A、110B、210A和210B以及第五栅极线PG21、第六栅极线IG21、第七栅极线IG22和第八栅极线PG22可以构成第二单元元件II。在下文中，将基于第一单元元件I来描述根据一些实施例的半导体存储器装置。然而，本公开所属领域的普通技术人员将理解的是，第一单元元件I的描述可以等同地应用于第二单元元件II。例如，第五栅极线PG21、第六栅极线IG21、第七栅极线IG22和第八栅极线PG22可以分别对应于第一栅极线PG11、第二栅极线IG11、第三栅极线IG12和第四栅极线PG12。在一些实施例中，第一单元元件I和第二单元元件II可以在平面图中相对于第一单元元件I与第二单元元件II之间的边界彼此对称地布置。
基底100可以由体硅或SOI(绝缘体上硅)制成。可选择地，基底100可以被实现为硅基底，或者可以由除硅之外的材料(诸如硅锗、SGOI(绝缘体上硅锗)、锑化铟、碲化铅、砷化铟、磷化铟、砷化镓或锑化镓)制成，应当理解的是，本公开不限于这些示例。可选择地，基底100可以包括基体基底和形成在基体基底上的外延层。为了便于描述，下面描述将基底100实现为硅基底的示例。
第一下布线图案110A和第一上布线图案110B可以顺序地堆叠在基底100上。第一下布线图案110A可以与基底100间隔开并且可以在基底100上方，并且第一上布线图案110B可以与第一下布线图案110A间隔开并且可以在第一下布线图案110A上方。第一下布线图案110A和第一上布线图案110B中的每个可以在与基底100的顶表面平行的第一方向(例如，Y方向)上延伸。
在一些实施例中，第一下布线图案110A可以包括顺序堆叠在基底100上并且彼此间隔开的多个纳米片(例如，第一纳米片112、第二纳米片113和第三纳米片114)。在一些实施例中，第一上布线图案110B可以包括顺序堆叠在第一下布线图案110A上并且彼此间隔开的多个纳米片(例如，第四纳米片115、第五纳米片116和第六纳米片117)。
在一些实施例中，第一销状图案111可以形成在基底100与第一下布线图案110A之间。第一销状图案111可以从基底100的顶表面突出并且在第一方向(例如，Y方向)上延伸。第一销状图案111可以通过蚀刻基底100的一部分来形成，或者可以实现为从基底100生长的外延层。
第二下布线图案210A和第二上布线图案210B可以顺序地堆叠在基底100上。第二下布线图案210A可以与基底100间隔开并且可以在基底100上方，并且第二上布线图案210B可以与第二下布线图案210A间隔开并且可以在第二下布线图案210A上方。第二下布线图案210A和第二上布线图案210B中的每个可以在第一方向(例如，Y方向)上延伸。第二下布线图案210A和第二上布线图案210B可以在与基底100的顶表面平行并且与第一方向相交的第二方向(例如，X方向)上与第一下布线图案110A和第一上布线图案110B间隔开。
在一些实施例中，第二下布线图案210A可以与第一下布线图案110A的水平处于同一水平，并且第二上布线图案210B可以与第一上布线图案110B的水平处于同一水平。如在此所使用的，彼此处于“同一层”的层(例如，“第一层与第二层处于同一水平”)意指第一层与基底100的顶表面之间的竖直尺寸等于第二层与基底100的顶表面之间的竖直尺寸。此外，如在此所使用的，术语“相同(同一)”和“相等”旨在不仅涵盖完全相同，而且涵盖基本上相同，所述基本上相同包括由于工艺上的裕度而可能发生的微不足道的差异。
在一些实施例中，第二下布线图案210A可以包括顺序地堆叠在基底100上并且彼此间隔开的多个纳米片(例如，第七纳米片212、第八纳米片213和第九纳米片214)。在一些实施例中，第二上布线图案210B可以包括顺序堆叠在第二下布线图案210A上并且彼此间隔开的多个纳米片(例如，第十纳米片215、第十一纳米片216和第十二纳米片217)。
在一些实施例中，第二销状图案211可以形成在基底100与第二下布线图案210A之间。第二销状图案211可以从基底100的顶表面突出并且在第一方向(例如，Y方向)上延伸。第二销状图案211可以通过蚀刻基底100的一部分来形成，或者可以实现为从基底100生长的外延层。
布线图案110A、110B、210A和210B中的每个可以包括元素半导体材料(诸如硅(Si)或锗(Ge))。可选择地，布线图案110A、110B、210A和210B中的每个可以包括化合物半导体，例如，IV-IV族化合物半导体或III-V族化合物半导体。作为非限制性示例，IV-IV族化合物半导体可以包括包含碳(C)、硅(Si)、锗(Ge)和锡(Sn)中的两种的二元化合物、包含碳(C)、硅(Si)、锗(Ge)和锡(Sn)中的三种的三元化合物或者通过向碳(C)、硅(Si)、锗(Ge)和锡(Sn)中的至少一种掺杂IV族元素而获得的化合物。作为非限制性示例，III-V族化合物半导体可以包括通过将作为III族元素的铝(Al)、镓(Ga)和铟(In)中的一种与作为V族元素的磷(P)、砷(As)和锑(Sb)中的一种彼此组合而获得的二元化合物、通过将作为III族元素的铝(Al)、镓(Ga)和铟(In)中的两种与作为V族元素的磷(P)、砷(As)和锑(Sb)中的一种彼此组合而获得的三元化合物或者通过将作为III族元素的铝(Al)、镓(Ga)和铟(In)中的三种与作为V族元素的磷(P)、砷(As)和锑(Sb)中的一种彼此组合而获得的四元化合物。
如图5中最佳所示，场绝缘膜102可以形成在基底100上。在一些实施例中，场绝缘膜102可以覆盖第一销状图案111的侧表面的至少一部分和第二销状图案211的侧表面的至少一部分。场绝缘膜102可以包括例如氧化物膜、氮化物膜、氮氧化物膜及其组合中的至少一种，应当理解的是，本公开不限于此。
第一栅极线PG11可以在第二方向(例如，X方向)上延伸，并且可以与第一下布线图案110A和第一上布线图案110B相交。第二栅极线IG11可以在第一方向(例如，Y方向)上与第一栅极线PG11间隔开。第二栅极线IG11可以在第二方向(例如，X方向)上延伸，并且可以与第一下布线图案110A和第一上布线图案110B相交。
第一栅极线PG11和第二栅极线IG11中的每条可以围绕第一下布线图案110A的侧表面和第一上布线图案110B的侧表面。也就是说，第一下布线图案110A和第一上布线图案110B中的每条可以在第一方向(例如，Y方向)上延伸，并且可以延伸穿过第一栅极线PG11和第二栅极线IG11。
第三栅极线IG12可以在第二方向X上与第一栅极线PG11间隔开。第三栅极线IG12可以在第二方向(例如，X方向)上延伸，并且可以与第二下布线图案210A和第二上布线图案210B相交。第四栅极线PG12可以在第二方向X上与第二栅极线IG11间隔开。第四栅极线PG12可以在第二方向(例如，X方向)上延伸，并且可以与第二下布线图案210A和第二上布线图案210B相交。
第三栅极线IG12和第四栅极线PG12中的每条可以围绕第二下布线图案210A的侧表面和第二上布线图案210B的侧表面。也就是说，第二下布线图案210A和第二上布线图案210B中的每条可以在第一方向(例如，Y方向)上延伸，并且可以延伸穿过第三栅极线IG12和第四栅极线PG12。
第一栅极线PG11、第二栅极线IG11、第三栅极线IG12和第四栅极线PG12中的每条可以包括栅极介电膜120、栅电极130、栅极间隔件140和栅极覆盖图案150。
栅电极130可以包括例如TiN、WN、TaN、Ru、TiC、TaC、Ti、Ag、Al、TiAl、TiAlN、TiAlC、TaCN、TaSiN、Mn、Zr、W、Al及其组合中的至少一种，应当理解的是，本公开不限于此。可以使用替换工艺来形成栅电极130，应当理解的是，本公开不限于此。
尽管仅示出了单个层作为栅电极130，但这仅是示例。在一些实施例中，可以通过堆叠多个导电层来形成栅电极130。例如，栅电极130可以包括可以控制逸出功的逸出功调节膜，以及填充由逸出功调节膜限定的空间或在由逸出功调节膜限定的空间内的填充导电膜。逸出功调节膜可以包括例如TiN、TaN、TiC、TaC、TiAlC和其组合中的至少一种。填充导电膜可以包括例如W或Al。
栅极介电膜120可以置于布线图案110A、110B、210A和210B中的每个与栅电极130之间。此外，栅极介电膜120可以置于第一销状图案111与栅电极130之间以及第二销状图案211与栅电极130之间。栅极介电膜120可以沿着场绝缘膜102的顶表面延伸。
栅极介电膜120可以包括例如氧化硅、氮氧化硅、氮化硅和具有比氧化硅的介电常数高的介电常数的高介电常数材料中的至少一种。高介电常数材料可以包括例如氧化铪、氧化铪硅、氧化铪铝、氧化镧、氧化镧铝、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化钇、氧化铝、氧化铅钪钽、铌酸铅锌和其组合中的至少一种，应理解的是，本公开不限于此。
尽管未示出，但是在一些实施例中，可以在布线图案110A、110B、210A和210B中的每个与栅极介电膜120之间形成界面膜。界面膜可以包括例如氧化物膜，但本公开不限于此。
栅极间隔件140可以形成在基底100和场绝缘膜102上。栅极间隔件140可以沿着栅电极130的侧表面延伸。在一些实施例中，栅极介电膜120还可以沿着栅极间隔件140的内侧表面延伸。例如，栅极介电膜120可以置于栅电极130与栅极间隔件140之间。可以使用替换工艺形成栅极介电膜120，但是本公开不限于此。
栅极间隔件140可以包括例如氮化硅、氮氧化硅、碳氧化硅、氮化硅硼、碳氮化硅硼、碳氮氧化硅(silicon oxycarbonitride)及其组合中的至少一种，应当理解的是，本公开不限于此。
在一些实施例中，第一内间隔件145A可以形成在第一纳米片112、第二纳米片113和第三纳米片114中的相邻的纳米片之间的栅电极130的侧表面上。第一内间隔件145A也可以形成在第一销状图案111与第一纳米片112之间。
作为非限制性示例，第一内间隔件145A可以包括氮化硅、氮氧化硅、碳氧化硅、氮化硅硼、碳氮化硅硼、碳氮氧化硅和其组合中的至少一种。第一内间隔件145A可以包括与栅极间隔件140的材料相同的材料，或者可以包括与栅极间隔件140的材料不同的材料。
在一些实施例中，第二内间隔件145B可以形成在第四纳米片115、第五纳米片116和第六纳米片117中的相邻的纳米片之间的栅电极130的侧表面上。作为非限制性示例，第二内间隔件145B可以包括氮化硅、氮氧化硅、碳氧化硅、氮化硅硼、碳氮化硅硼、碳氮氧化硅及其组合中的至少一种。第二内间隔件145B可以包括与第一内间隔件145A和栅极间隔件140中的每个的材料相同的材料，或者可以包括与第一内间隔件145A和栅极间隔件140中的每个的材料不同的材料。
栅极覆盖图案150可以沿着栅电极130的顶表面延伸。栅极覆盖图案150可以覆盖栅电极130的顶表面的至少一部分。尽管在图中示出了栅极间隔件140的顶表面与栅极覆盖图案150的顶表面共面，但这仅仅是一个示例。在一些实施例中，栅极覆盖图案150可以形成为覆盖栅极间隔件140的顶表面。作为非限制性示例，栅极覆盖图案150可以包括氮化硅、氮氧化硅、碳氧化硅、氮化硅硼、碳氮化硅硼、碳氮氧化硅和其组合中的至少一种。本公开不限于此。
源/漏区160A和160B可以形成在布线图案110A、110B、210A和210B中。在下文中，将描述可以在第一下布线图案110A和第一上布线图案110B中形成源/漏区160A和160B的方式。然而，本公开所属领域的普通技术人员将理解的是，源/漏区160A和160B也可以与在此所述的方式类似地形成在第二下布线图案210A和第二上布线图案210B中。
源/漏区160A和160B可以形成在第一栅极线PG11的侧表面、第二栅极线IG11的侧表面、第三栅极线IG12的侧表面和第四栅极线PG12的侧表面上以及第五栅极线PG21的侧表面、第六栅极线IG21的侧表面、第七栅极线IG22的侧表面和第八栅极线PG22的侧表面上。源/漏区160A和160B可以经由栅极间隔件140与栅电极130电分离。
源/漏区160A和160B可以包括形成在第一下布线图案110A中的下源/漏区160A和形成在第一上布线图案110B中的上源/漏区160B。下源/漏区160A可以连接到第一下布线图案110A，并且上源/漏区160B可以连接到第一上布线图案110B。
源/漏区160A和160B中的每个可以包括外延层。例如，可以使用外延生长方法形成源/漏区160A和160B中的每个。在一些实施例中，源/漏区160A和160B中的每个的与第二方向X相交的剖面可以具有菱形形状(或者五边形形状或六边形形状)。
下源/漏区160A可以具有第一导电类型，并且上源/漏区160B可以具有与下源/漏区160A的导电类型不同的第二导电类型。在实施例的一些示例中，第一导电类型可以为n型，并且第二导电类型可以为p型。在这种情况下，第一下布线图案110A和第二下布线图案210A可以用作NFET的沟道区，并且第一上布线图案110B和第二上布线图案210B可以用作PFET的沟道区。然而，这仅是一个示例，在一些实施例中，第一导电类型可以为p型，并且第二导电类型可以为n型。
当包括第一下布线图案110A和第二下布线图案210A的半导体存储器装置是NFET时，下源/漏区160A可以包含n型杂质或用于防止n型杂质扩散的杂质。例如，下源/漏区160A可以含有P、Sb、As和其组合中的至少一种。
在一些实施例中，下源/漏区160A可以包括拉伸应力材料。例如，当第一下布线图案110A和第二下布线图案210A中的每个包括硅(Si)时，下源/漏区160A可以包括具有比硅(Si)的晶格常数小的晶格常数的材料(例如，SiC)。拉伸应力材料可以向第一下布线图案110A和第二下布线图案210A施加拉伸应力，以改善沟道区中的载流子迁移率。
当包括第一上布线图案110B和第二上布线图案210B的半导体存储器装置是PFET时，上源/漏区160B可以包含p型杂质或用于防止p型杂质扩散的杂质。例如，下源/漏区160A可以包含B、C、In、Ga、Al和其组合中的至少一种。
在一些实施例中，上源/漏区160B可以包括压缩应力材料。例如，当第一上布线图案110B和第二上布线图案210B中的每个包括硅(Si)时，上源/漏区160B可以包括具有比硅(Si)的晶格常数大的晶格常数的材料。例如，上源/漏区160B可以包括硅锗(SiGe)。压缩应力材料可以向第一下布线图案110A和第二下布线图案210A施加压缩应力，以改善沟道区中的载流子迁移率。
分离绝缘膜170可以形成在基底100和场绝缘膜102上。分离绝缘膜170可以覆盖下源/漏区160A。上源/漏区160B可以形成在分离绝缘膜170上。分离绝缘膜170可以包括第一分离部分172和第二分离部分174。
第一分离部分172可以将下源/漏区160A与上源/漏区160B彼此电分离。例如，第一分离部分172可以在第一栅极线PG11与第二栅极线IG11之间，并且可以将在第一栅极线PG11与第二栅极线IG11之间的下源/漏区160A和上源/漏区160B彼此电分离。
第二分离部分174可以将第一单元元件I和第二单元元件II彼此分离。例如，第二分离部分174可以置于第一栅极线PG11与第五栅极线PG21之间(并且可以置于第三栅极线IG12与第七栅极线IG22之间)，以将第一单元元件I和第二单元元件II彼此分离。
在一些实施例中，第一分离部分172和第二分离部分174可以彼此成一体。也就是说，第一分离部分172和第二分离部分174可以使用相同的制造工艺形成，并且可以具有相同的材料组成。
在一些实施例中，第二分离部分174的顶表面的竖直水平可以高于第一分离部分172的顶表面的竖直水平。例如，如图3中所示，第二分离部分174的(如从下源/漏区160A的上表面到第二分离部分174的上表面所测量的)竖直尺寸H1可以大于第一分离部分172的(如从下源/漏区160A的上表面到第一分离部分172的上表面所测量的)竖直尺寸H2。
在一些实施例中，第二分离部分174的顶表面或上表面的竖直水平可以高于或者等于第一上布线图案110B的顶表面或上表面(以及第二上布线图案210B的顶表面)的竖直水平。在这种情况下，上源/漏区160B可以不置于第一栅极线PG11与第五栅极线PG21之间(以及第三栅极线IG12与第七栅极线IG22之间)。
分离绝缘膜170可以包括例如氧化硅、氮化硅、氮氧化硅、碳氧化硅、氮化硅硼、碳氮化硅硼、碳氮氧化硅和低介电常数材料中的至少一种。低介电常数材料可以包括例如FOX(可流动氧化物)、TOSZ(Torene SilaZene，东燃硅氮烷)、USG(未掺杂的硅石玻璃)、BSG(硼硅玻璃)、PSG(磷硅玻璃)、BPSG(硼磷硅玻璃)、PETEOS(等离子体增强原硅酸四乙酯)、FSG(氟硅酸盐玻璃)、CDO(碳掺杂的氧化硅)、干凝胶、气凝胶、非晶氟化碳、OSG(有机硅酸盐玻璃)、聚对二甲苯、BCB(双苯并环丁烯)、SiLK、聚酰亚胺、多孔聚合物材料和其组合中的至少一种，应当理解的是，本公开不限于这些示例。
层间绝缘膜310和320可以覆盖第一栅极线至第四栅极线PG11、IG11、IG12、PG12、第五栅极线至第八栅极线PG21、IG21、IG22、PG22、源/漏区160A和160B以及分离绝缘膜170。层间绝缘膜310和320中的每个可以包括例如氧化硅、氮氧化硅和低介电常数材料中的至少一种。在一些实施例中，层间绝缘膜310和320可以包括顺序堆叠的第一层间绝缘膜310和第二层间绝缘膜320。
第一层间绝缘膜310可以覆盖分离绝缘膜170的顶表面、第一栅极线PG11、第二栅极线IG11、第三栅极线IG12和第四栅极线PG12中的每条的侧表面、第五栅极线PG21、第六栅极线IG21、第七栅极线IG22和第八栅极线PG22中的每条的侧表面以及上源/漏区160B的顶表面。在一些实施例中，第一层间绝缘膜310的顶表面可以与第一栅极线PG11、第二栅极线IG11、第三栅极线IG12和第四栅极线PG12中的每条的顶表面以及第五栅极线PG21、第六栅极线IG21、第七栅极线IG22和第八栅极线PG22中的每条的顶表面共面。
第二层间绝缘膜320可以覆盖第一层间绝缘膜310的顶表面、第一栅极线PG11、第二栅极线IG11、第三栅极线IG12和第四栅极线PG12中的每条的顶表面以及第五栅极线PG21、第六栅极线IG21、第七栅极线IG22和第八栅极线PG22中的每条的顶表面。
第一栅极线PG11和/或第四栅极线PG12还可以包括凹陷覆盖图案155。在下文中，描述形成第一栅极线PG11的凹陷覆盖图案155的方式。然而，本公开所属领域的普通技术人员将理解的是，第四栅极线PG12的凹陷覆盖图案155也可以与在此所述的方式类似地形成。
凹陷覆盖图案155可以覆盖栅电极130的顶表面的与将在后面描述的第一叠置接触件190A叠置的至少一部分。在此，术语“叠置”或“重叠”可以指在与基底100的顶表面相交的第三方向Z上叠置。例如，凹陷覆盖图案155可以沿着在第一上布线图案110B周围的第一栅极线PG11的栅电极130的顶表面的一部分延伸。在一些实施例中，第一栅极线PG11的栅极覆盖图案150可以沿着第一栅极线PG11的栅电极130的顶表面的未形成凹陷覆盖图案155的部分延伸。
在一些实施例中，凹陷覆盖图案155的顶表面可以与栅极覆盖图案150的顶表面共面。例如，凹陷覆盖图案155的顶表面和栅极覆盖图案150的顶表面都可以与第一层间绝缘膜310的顶表面共面。
凹陷覆盖图案155的底表面的竖直水平可以低于栅极覆盖图案150的底表面的竖直水平。例如，如图5中所示，凹陷覆盖图案155的底表面距第一层间绝缘膜310的顶表面的深度D2可以大于栅极覆盖图案150的底表面距第一层间绝缘膜310的顶表面的深度D1。
在一些实施例中，凹陷覆盖图案155的底表面的竖直水平可以高于或等于第一上布线图案110B的顶表面(和第二上布线图案210B的顶表面)的竖直水平。
在一些实施例中，栅极间隔件140可以置于凹陷覆盖图案155与第一层间绝缘膜310之间。
凹陷覆盖图案155可以包括例如氮化硅、氮氧化硅、碳氧化硅、氮化硅硼、碳氮化硅硼、碳氮氧化硅和其组合中的至少一种，应当理解的是，本公开不限于此。在一些实施例中，凹陷覆盖图案155可以包括与栅极覆盖图案150的材料相同的材料。
图5示出了没有边界形成在凹陷覆盖图案155与栅极覆盖图案150之间，然而本公开不限于此。在一些实施例中，取决于凹陷覆盖图案155和栅极覆盖图案150的形成方法，在凹陷覆盖图案155与栅极覆盖图案150之间可以存在边界。
第一栅极线PG11可以用作第一传输晶体管(图1的PS1)的栅电极。例如，如图5中所示，第一栅极接触件182a可以延伸穿过第二层间绝缘膜320和栅极覆盖图案150，并且连接到第一栅极线PG11的栅电极130。第一栅极接触件182a可以用作字线(图1的WL)的节点。因此，第一传输晶体管(图1的PS1)可以连接到字线(图1的WL)。
与第一栅极线PG11相交的第一下布线图案110A可以用作第一传输晶体管(图1的PS1)的沟道区。例如，如图4中所示，连接到下源/漏区160A的第一源极/漏极接触件181可以形成在第一栅极线PG11与第五栅极线PG21之间。第一源极/漏极接触件181可以用作位线(图1的BL)的节点。因此，第一传输晶体管(图1的PS1)可以连接到位线(图1的BL)。
在一些实施例中，第一源极/漏极接触件181可以在第三方向Z上延伸，并且可以延伸穿过第二层间绝缘膜320、第一层间绝缘膜310和分离绝缘膜170的第二分离部分174。如上所述，并且如图4中最佳所示，由于第二分离部分174，上源/漏区160B可以不形成在第一栅极线PG11与第五栅极线PG21之间。因此，第一源极/漏极接触件181可以连接到下源/漏区160A，而不连接到上源/漏区160B。
第二栅极线IG11可以用作第一反相器(图1的INV1)的栅电极。此外，与第二栅极线IG11相交的第一上布线图案110B可以用作第一上拉晶体管(图1的PU1)的沟道区。例如，如图3中所示，可以在第二栅极线IG11周围的一侧处形成连接到上源/漏区160B的第二源极/漏极接触件184a。第二源极/漏极接触件184a可以用作电力节点(图1的VDD)。
此外，与第二栅极线IG11相交的第一下布线图案110A可以用作第一下拉晶体管(图1的PD1)的沟道区。例如，如图4中所示，可以在第二栅极线IG11周围的一侧处形成连接到下源/漏区160A的第三源极/漏极接触件185a。第三源极/漏极接触件185a可以用作接地节点(图1中的VSS)。
在一些实施例中，可以形成将第三源极/漏极接触件185a与上源/漏区160B电分离的接触绝缘膜175。接触绝缘膜175可以沿着例如第三源极/漏极接触件185a的侧表面延伸。由于接触绝缘膜175，第三源极/漏极接触185a可以连接到下源/漏区160A，而不连接到上源/漏区160B。
第一栅极线PG11与第二栅极线IG11之间的下源/漏区160A和上源/漏区160B可以用作第一反相器(图1的INV1)的输出节点。例如，如图3中所示，可以在第一栅极线PG11与第二栅极线IG11之间形成将下源/漏区160A与上源/漏区160B彼此连接的第一公共接触件183。因此，第一反相器(图1的INV1)的输出节点可以连接到第一传输晶体管PS1。此外，第一反相器(图1的INV1)可以连接到电力节点(图1的VDD)和接地节点(图1的VSS)并且连接在电力节点(图1的VDD)与接地节点(图1的VSS)之间。
在一些实施例中，第一公共接触件183可以在第三方向Z上延伸，并且延伸穿过上源/漏区160B和分离绝缘膜170的第一分离部分172。
与第一栅极线PG11相交的第一下布线图案110A可以用作第一传输晶体管(图1的PS1)的沟道区。例如，如图4中所示，连接到下源/漏区160A的第一源极/漏极接触件181可以形成在第一栅极线PG11与第五栅极线PG21之间。第一源极/漏极接触件181可以用作位线(图1的BL)的节点。因此，第一传输晶体管(图1的PS1)可以连接到位线(图1的BL)。
第四栅极线PG12可以用作第二传输晶体管(图1的PS2)的栅电极。例如，如图2中所示，可以形成连接到第四栅极线PG12的第二栅极接触件182b。第二栅极接触件182b可以用作字线(图1的WL)的节点。因此，第二传输晶体管(图1的PS2)可以连接到字线(图1的WL)。
与第四栅极线PG12相交的第二下布线图案210A可以用作第二传输晶体管(图1的PS2)的沟道区。例如，如图2中所示，可以在第四栅极线PG12周围的一侧处形成连接到第二下布线图案210A的源/漏区(例如，下源/漏区160A)的第四源极/漏极接触件186。第四源极/漏极接触件186可以用作互补位线(图1的/BL)的节点。因此，第二传输晶体管(图1的PS2)可以连接到互补位线(图1的/BL)。因为第四源极/漏极接触件186可以类似于第一源极/漏极接触件181，所以在此将省略其详细描述。
第三栅极线IG12可以用作第二反相器(图1的INV2)的栅电极。此外，与第三栅极线IG12相交的第二上布线图案210B可以用作第二上拉晶体管(图1的PU2)的沟道区。例如，如图2中所示，可以在第三栅极线IG12周围的一侧处形成连接到第二上布线图案210B的源/漏区(例如，上源/漏区160B)的第五源极/漏极接触件184b。第五源极/漏极接触件184b可以用作电力节点(图1的VDD)。因为第五源极/漏极接触件184b可以类似于第二源极/漏极接触件184a，所以在此将省略其详细描述。
此外，与第三栅极线IG12相交的第二下布线图案210A可以用作第二下拉晶体管(图1的PD2)的沟道区。例如，如图2中所示，可以在第三栅极线IG12周围的一侧处形成连接到第二下布线图案210A的源/漏区(例如，下源/漏区160A)的第六源极/漏极接触件185b。第六源极/漏极接触件185b可以用作接地节点(图1的Vss)。因为第六源极/漏极接触件185b可以类似于第三源极/漏极接触件185a，所以在此将省略其详细描述。
第三栅极线IG12与第四栅极线PG12之间的源/漏区(例如，下源/漏区160A和上源/漏区160B)可以用作第二反相器(图1的INV2)的输出节点。例如，如图2中所示，将源/漏区(例如，下源/漏区160A和上源/漏区160B)彼此连接的第二公共接触件187可以形成在第三栅极线IG12与第四栅极线PG12之间。因此，第二反相器(图1的INV2)的输出节点可以连接到第二传输晶体管PS2。此外，第二反相器(图1的INV2)可以连接到电力节点(图1的VDD)和接地节点(图1的VSS)并且连接在电力节点(图1的VDD)与接地节点(图1的VSS)之间。
第一叠置接触件190A可以将第一栅极线PG11与第二栅极线IG11之间的源/漏区160A和160B彼此电连接，并且可以连接到第三栅极线IG12。例如，第一叠置接触件190A可以延伸穿过第二层间绝缘膜320，以将第一公共接触件183和第三栅极线IG12的栅电极130彼此连接。因此，第二反相器(图1的INV2)的输入节点可以连接到第一反相器(图1的INV1)的输出节点。
第一叠置接触件190A的至少一部分可以与第一栅极线PG11的至少一部分叠置。例如，如图1和图3中所示，第一叠置接触件190A的一部分可以在第一上布线图案110B周围与第一栅极线PG11的栅电极130的一部分叠置。
第一叠置接触件190A的底表面的竖直水平可以高于凹陷覆盖图案155的底表面的竖直水平。因此，尽管第一叠置接触件190A与第一栅极线PG11部分地叠置，但是第一叠置接触件190A可以与第一栅极线PG11的栅电极130电隔离。具体地，如图5中所示，第一叠置接触件190A可以经由凹陷覆盖图案155与第一栅极线PG11的栅电极130间隔开。
在一些实施例中，第一叠置接触件190A的一部分可以与第三栅极线IG12的至少一部分叠置。例如，如图1中所示，第一叠置接触件190A的部分可以与第三栅极线IG12的一端叠置。
在一些实施例中，第一叠置接触件190A的底表面的竖直水平可以低于或等于栅极覆盖图案150的底表面的竖直水平，并且高于凹陷覆盖图案155的底表面的竖直水平。因此，如图5中所示，第一叠置接触件190A可以连接到第三栅极线IG12的栅电极130，而不连接到第一栅极线PG11的栅电极130。
在一些实施例中，第一叠置接触件190A可以包括在第一方向(例如，Y方向)上延伸的第一延伸部分192和在第二方向(例如，X方向)上延伸的第二延伸部分194。第一延伸部分192可以在第一方向上延伸并且与第一下布线图案110A的一部分和第一上布线图案110B的一部分叠置。第一延伸部分192可以连接到第一公共接触件183。第二延伸部分194可以在第二方向上从第一延伸部分192延伸，并且与第一栅极线PG11的一部分和第三栅极线IG12的一部分叠置。第二延伸部分194可以连接到第三栅极线IG12的栅电极130。因此，第一叠置接触件190A可以将第一公共接触件183与第三栅极线IG12彼此电连接。
第二叠置接触件190B可以将第三栅极线IG12与第四栅极线PG12之间的源/漏区(例如，下源/漏区160A和上源/漏区160B)彼此电连接，并且可以电连接到第二栅极线IG11。例如，第二叠置接触件190B可以将第二公共接触件187与第二栅极线IG11的栅电极130彼此连接。因此，第一反相器(图1的INV1)的输入节点可以连接到第二反相器(图1的INV2)的输出节点。
在一些实施例中，第二叠置接触件190B可以处于与第一叠置接触件190A的竖直水平相同的竖直水平。例如，第二叠置接触件190B的顶表面可以与第一叠置接触件190A的顶表面共面。
在一些实施例中，第二叠置接触件190B的至少一部分可以与第四栅极线PG12的至少一部分叠置。因为第二叠置接触件190B的形状可以类似于第一叠置接触件190A的形状，所以在此将省略其详细描述。
在一些实施例中，第二叠置接触件190B可以包括在第一方向(例如，Y方向)上延伸的第三延伸部分197和在第二方向(例如，X方向)上延伸的第四延伸部分199。第三延伸部分197可以在第一方向上延伸并且与第二下布线图案210A的一部分和第二上布线图案210B的一部分叠置。第三延伸部分197可以连接到第二公共接触件187。第四延伸部分199可以在第二方向上从第三延伸部分197延伸，并且与第二栅极线IG11的一部分和第四栅极线PG12的一部分叠置。第四延伸部分199可以连接到第二栅极线IG11的栅电极130。因此，第二叠置接触件190B可以将第二公共接触件187与第二栅极线IG11彼此电连接。
在一些实施例中，第一叠置接触件190A和第二叠置接触件190B可以在平面图中相对于第一单元元件I的中心彼此对称地形成。
随着半导体存储器装置的集成密度的增大，各个电路图案变得更加小型化，以便在同一区域中实现更多数量的半导体存储器装置。为此，正在研究使用多栅极晶体管的半导体存储器装置。然而，由于其电路图案的复杂性，可能难以提高这种半导体存储器装置的集成密度。
根据一些实施例的半导体存储器装置可以包括与第一栅极线PG11叠置的第一叠置接触件190A，这可以提高半导体存储器装置的集成密度。具体地，如上所述，第一栅极线PG11可以包括具有比栅极覆盖图案150的深度大的深度的凹陷覆盖图案155。由于该凹陷覆盖图案155，即使通过第一叠置接触件190A与第一栅极线PG11叠置，也可以防止第一叠置接触件190A与第一栅极线PG11电连接。因此，可以实现具有提高的集成密度的半导体存储器装置。
图6至图8是用于示出根据一些实施例的半导体存储器装置的各种剖视图。为了便于描述，仅简要地提供或完全省略了与关于图1至图5所讨论的组件和构造相同的组件和构造的描述。
参照图6，在根据一些实施例的半导体存储器装置中，凹陷覆盖图案155的底表面的竖直水平可以高于第一上布线图案110B的顶表面(和第二上布线图案210B的顶表面)的竖直水平。
在这种情况下，第一栅极线PG11的栅电极130的一部分可以置于第一上布线图案110B与凹陷覆盖图案155之间。例如，第一栅极线PG11的栅电极130的部分可以沿着第六纳米片117的顶表面延伸。
参照图7，在根据一些实施例的半导体存储器装置中，栅极间隔件140未置于凹陷覆盖图案155与第一层间绝缘膜310之间。
例如，凹陷覆盖图案155的侧表面可以接触第一层间绝缘膜310。在一些实施例中，凹陷覆盖图案155的下侧表面可以接触上源/漏区160B的上侧表面。
参照图8，根据一些实施例的半导体存储器装置可以省略第二内间隔件(图3和图4中的145B)。
上源/漏区160B可以经由栅极介电膜120与栅电极130电分离。在一些实施例中，下源/漏区160A可以包括n型杂质，并且上源/漏区160B可以包括p型杂质。
图9是用于说明根据一些实施例的半导体存储器装置的示例性布局图。为了便于描述，仅简要地提供或完全省略与参照图1至图5描述的组件和构造类似的一些组件和构造的描述。
参照图9，在根据一些实施例的半导体存储器装置中，第二叠置接触件190B可以不与第四栅极线PG12叠置。
例如，第二叠置接触件190B可以包括第三延伸部分197、第四延伸部分199和连接部分198。第三延伸部分197可以在第二方向(例如，X方向)上延伸并且连接到第二公共接触件187。第三延伸部分197可以不与第四栅极线PG12叠置。第四延伸部分199可以在第二方向上延伸，并且可以连接到第二栅极线IG11。第四延伸部分199可以不与第四栅极线PG12叠置。连接部分198可以在第一方向上延伸并且将第三延伸部分197与第四延伸部分199彼此连接。连接部分198可以不与第二栅极线IG11和第四栅极线PG12叠置。
在一些实施例中，第二叠置接触件190B可以不与第四栅极线PG12叠置。因此，第四栅极线PG12可以不包括凹陷覆盖图案155。
仅描述了其中第一叠置接触件190A与第一栅极线PG11叠置并且第二叠置接触件190B不与第四栅极线PG12叠置的构造。然而，在一些实施例中，第一叠置接触件190A可以不与第一栅极线PG11叠置，并且第二叠置接触件190B可以与第四栅极线PG12叠置。
图10是用于示出根据一些实施例的半导体存储器装置的示例性布局图。图11是沿着图10的线D-D截取的剖视图。图12是沿着图10的线E-E截取的剖视图。
参照图10至图12，根据一些实施例的半导体存储器装置可以包括第一布线图案390A。
第一布线图案390A可以将第一叠置接触件190A与第一公共接触件183彼此电连接。例如，第一布线图案390A可以在第一方向(例如，Y方向)上延伸，并且与第一叠置接触件190A的一部分和第一公共接触件183的一部分叠置。
在一些实施例中，第一布线图案390A可以处于比第一叠置接触件190A和第一公共接触件183中的每个的竖直水平高的竖直水平。例如，可以形成覆盖第一叠置接触件190A、第一公共接触件183和第二层间绝缘膜320的第三层间绝缘膜330。第一布线图案390A可以形成在第三层间绝缘膜330中，以将第一叠置接触件190A与第一公共接触件183彼此连接。
在一些实施例中，可以在第三层间绝缘膜330中形成第一过孔图案395a和第二过孔图案395b。第一过孔图案395a可以延伸穿过第三层间绝缘膜330并且将第一叠置接触件190A与第一布线图案390A连接。第二过孔图案395b可以延伸穿过第三层间绝缘膜330并且将第一公共接触件183与第一布线图案390A连接。因此，第一叠置接触件190A和第一公共接触件183可以彼此电连接。
在一些实施例中，可以形成将第二叠置接触件190B与第二公共接触件187电连接的第二布线图案390B。因为第二布线图案390B可以类似于第一布线图案390A，所以在此将省略其详细描述。
图13至图25是示出用于说明根据一些实施例的用于制造半导体存储器装置的方法的中间步骤的图。为了便于描述，简要地提供或完全省略对参照图1至图5描述的一些组件和构造的描述。
参照图13，可以在基底100上形成下有源图案110AL、上有源图案110BL和初步牺牲图案410L。
下有源图案110AL和上有源图案110BL可以顺序地堆叠在基底100上。初步牺牲图案410L可以在基底100上，并且可以与下有源图案110AL和上有源图案110BL交替且竖直地布置。
下有源图案110AL、上有源图案110BL和初步牺牲图案410L中的每个可以在基底100上并且在第一方向(例如，Y方向)上延伸。例如，可以形成交替地堆叠在基底100上的牺牲膜和有源膜。可以执行对牺牲膜和有源膜进行图案化的图案化工艺。
下有源图案110AL和上有源图案110BL中的每个可以包括作为元素半导体材料的硅(Si)或锗(Ge)。可选择地，下有源图案110AL和上有源图案110BL中的每个可以包括化合物半导体，例如，IV-IV族化合物半导体或III-V族化合物半导体。
初步牺牲图案410L可以包括相对于下有源图案110AL和上有源图案110BL具有蚀刻选择性的材料。在一些实施例中，下有源图案110AL和上有源图案110BL中的每个可以包括硅(Si)，并且初步牺牲图案410L可以包括硅锗(SiGe)。
参照图13和图14，可以在基底100上形成虚设栅电极430、虚设栅极覆盖图案450和栅极间隔件140。
例如，虚设栅电极430和虚设栅极覆盖图案450可以顺序地堆叠在下有源图案110AL、上有源图案110BL和初步牺牲图案410L上。多个虚设栅电极430可以彼此间隔开。多个虚设栅电极430中的每个可以在第二方向X上延伸。栅极间隔件140可以沿着虚设栅电极430的侧表面和虚设栅极覆盖图案450的侧表面延伸。
随后，可以使用虚设栅电极430和栅极间隔件140作为蚀刻掩模来对下有源图案110AL、上有源图案110BL和初步牺牲图案410L进行图案化。因此，可以形成在第一方向Y上延伸的第一下布线图案110A、第一上布线图案110B和牺牲图案410中的每个。牺牲图案410可以与第一下布线图案110A和第一上布线图案110B交替且竖直地布置在基底100上。尽管没有具体示出，但是也可以使用上述步骤形成第二下布线图案210A和第二上布线图案210B。
参照图15，可以形成第一内间隔件145A和第二内间隔件145B。
例如，可以对牺牲图案410的侧表面执行凹陷工艺。可以将第一内间隔件145A和第二内间隔件145B中的每个形成在牺牲图案410的凹陷区域内和/或形成为填充牺牲图案410的凹陷区域。因此，可以在牺牲图案410的在第一纳米片112、第二纳米片113和第三纳米片114中的相邻的纳米片之间的部分的侧表面上形成第一内间隔件145A。可以在牺牲图案410的在第四纳米片115、第五纳米片116和第六纳米片117中的相邻的纳米片之间的部分的侧表面上形成第二内间隔件145B。
参照图16，可以形成下源/漏区160A。
可以在基底100上形成下源/漏区160A。此外，可以在虚设栅电极430中的每个的侧表面上形成下源/漏区160A。下源/漏区160A可以连接到第一下布线图案110A。可以使用基底100和第一下布线图案110A作为种子经由外延生长方法形成第一下源/漏区160A，应当理解的是，本公开不限于此。
下源/漏区160A可以具有第一导电类型。在一个示例中，第一导电类型可以是n型。
参照图17，可以形成分离绝缘膜170。
可以在基底100上形成分离绝缘膜170。此外，分离绝缘膜170可以覆盖下源/漏区160A。分离绝缘膜170可以包括例如氧化硅、氮氧化硅和低介电常数材料中的至少一种。
参照图18，可以对分离绝缘膜170的一部分执行凹陷工艺。
因此，可以形成包括第一分离部分172和第二分离部分174的分离绝缘膜170，第二分离部分174的竖直尺寸大于第一分离部分172的竖直尺寸。例如，基于下源/漏区160A的最顶面的第二分离部分174的竖直尺寸H1可以大于基于下源/漏区160A的最顶面的第一分离部分172的竖直尺寸H2。可以在稍后将描述的第一栅极线PG11与第五栅极线PG21之间的区域中形成第二分离部分174。
参照图19，可以形成上源/漏区160B。
可以在分离绝缘膜170上形成上源/漏区160B。此外，可以在虚设栅电极430中的每个的侧表面上形成上源/漏区160B。上源/漏区160B可以连接到第一上布线图案110B。可以使用第一上布线图案110B作为种子经由外延生长方法来形成上源/漏区160B，应当理解的是，本公开不限于此。由于第二分离部分174，可以不在将在后面描述的第一栅极线PG11与第五栅极线PG21之间的区域中形成上源/漏区160B。
上源/漏区160B可以具有与第一导电类型不同的第二导电类型。在一个示例中，第二导电类型可以是p型。
参照图20，可以去除虚设栅电极430、虚设栅极覆盖图案450和牺牲图案410。
例如，可以在栅极间隔件140的外侧表面上形成覆盖上源/漏区160B和分离绝缘膜170的第一层间绝缘膜310。在一些实施例中，在已经形成第一层间绝缘膜310之后，可以执行平坦化工艺。平坦化工艺可以包括例如化学机械抛光(CMP)工艺，但本公开不限于此。
随后，可以执行用于去除虚设栅电极430、虚设栅极覆盖图案450和牺牲图案410的蚀刻工艺。作为非限制性示例，蚀刻工艺可以包括湿蚀刻工艺。因为牺牲图案410可以具有相对于第一下布线图案110A和第一上布线图案110B的蚀刻选择性，所以可以选择性地去除牺牲图案410。
参照图20和图21，可以顺序地形成栅极介电膜120和栅电极130。
栅极介电膜120可以符合从其去除牺牲图案410的区域的轮廓并且沿着该轮廓延伸。可以在栅极介电膜120上形成栅电极130。可以将栅电极130形成为至少部分地填充从其去除牺牲图案410的区域。
参照图22，可以在栅电极130中形成第一凹陷R1。
例如，可以对栅电极130的顶表面执行凹陷工艺。在一些实施例中，凹陷工艺可以选择性地蚀刻栅极介电膜120和栅电极130。因此，栅极介电膜120的顶表面和栅电极130的顶表面中的每个的竖直水平可以低于栅极间隔件140的顶表面的竖直水平。
参照图23，可以在栅电极130的一部分中形成第二凹陷R2。
例如，可以对栅电极130的部分的顶表面执行凹陷工艺。因此，可以将第二凹陷R2形成为使得第二凹陷R2比第一凹陷R1深。例如，第二凹陷R2的底表面距第一层间绝缘膜310的顶表面的深度D2可以大于第一凹陷R1的底表面距第一层间绝缘膜310的顶表面的深度D1。可以在将在后面描述的第一栅极线PG11的部分区域和第五栅极线PG21的部分区域中形成第二凹陷R2。
参照图23和图24，可以形成栅极覆盖图案150和凹陷覆盖图案155。
可以将栅极覆盖图案150形成为填充第一凹陷R1，并且可以将凹陷覆盖图案155形成为填充第二凹陷R2。因此，可以形成彼此间隔开并且在第二方向X上延伸的第一栅极线PG11、第二栅极线IG11、第五栅极线PG21和第六栅极线IG21。尽管未具体示出，但是可以理解的是，也可以使用上述操作中的一种或更多种来形成第三栅极线IG12、第四栅极线PG12、第七栅极线IG22和第八栅极线PG22。
栅极覆盖图案150和凹陷覆盖图案155中的每个可以包括例如氮化硅、氮氧化硅、碳氧化硅、氮化硅硼、碳氮化硅硼、碳氮氧化硅及其组合中的至少一种，应当理解的是，本公开不限于此。
已经描述了同时形成栅极覆盖图案150和凹陷覆盖图案155。然而，这仅是示例。在一些实施例中，可以在已经形成栅极覆盖图案150之后形成凹陷覆盖图案155。例如，在已经形成第一凹陷R1并且已经形成至少部分地填充第一凹陷R1的栅极覆盖图案150之后，可以形成第二凹陷R2，然后可以形成至少部分地填充第二凹陷R2的凹陷覆盖图案155。
然后，参照图2至图5，可以形成第一公共接触件183、第二公共接触件187、第一源极/漏极接触件181、第二源极/漏极接触件184a、第三源极/漏极接触件185a、第四源极/漏极接触件186、第五源极/漏极接触件184b、第六源极/漏极接触件185b、第一叠置接触件190A和第二叠置接触件190B。因此，可以制造如上参照图2至图5所述的半导体存储器装置。
如上所述，可以将第一叠置接触件190A形成为与第一栅极线PG11叠置。在这方面，可以将第一叠置接触件190A形成为与具有比栅极覆盖图案150的深度大的深度的凹陷覆盖图案155叠置。以这种方式，可以实现使用简化工艺制造具有提高的集成密度和降低的工艺难度的半导体存储器装置的方法。
此外，在用于制造根据一些实施例的半导体存储器装置的方法中，第一单元元件I和第二单元元件II可以经由简化的工艺彼此分离。具体地，如上所述，第一单元元件I和第二单元元件II可以经由使用凹陷工艺形成到分离绝缘膜170的部分中的第二分离部分174彼此分离。因此，可以实现进一步降低工艺难度的半导体存储器装置。
图25是示出用于说明根据一些实施例的用于制造半导体存储器装置的方法的中间步骤的图。为了便于描述，仅简要描述先前参照图1至图24描述的一些组件和构造，或者完全省略其讨论。作为参照，图25是用于说明图22之后的步骤的中间步骤的图。
参照图25，可以将第二凹陷R2形成为不暴露第一上布线图案110B的顶表面。随后，可以执行如上参照图24和图2至图5所述的步骤。因此，可以制造如上参照图6所述的半导体存储器装置。
图26是用于说明根据一些实施例的用于制造半导体存储器装置的方法的中间步骤的图。为了便于描述，仅简要描述先前参照图1至图24描述的一些组件和构造，或者完全省略其讨论。作为参照，图26是用于说明图22之后的步骤的中间步骤的图。
参照图26，可以形成第二凹陷R2以去除栅极间隔件140。随后，可以执行如上参照图24和图2至图5所述的步骤。因此，可以制造如上参照图7所述的半导体存储器装置。
图27是用于说明根据一些实施例的用于制造半导体存储器装置的方法的中间步骤的图。为了便于描述，仅简要描述先前参照图1至图24描述的一些组件和构造，或者完全省略其讨论。作为参照，图27是用于说明图14之后的步骤的中间步骤的图。
参照图27，可以形成第一内间隔件145A。
例如，可以在牺牲图案410的在第一纳米片112、第二纳米片113和第三纳米片114中的相邻的纳米片之间的部分的侧表面上选择性地执行凹陷工艺。在一个示例中，牺牲图案410的在第一纳米片112、第二纳米片113和第三纳米片114中的相邻的纳米片之间的部分可以相对于牺牲图案410的在第四纳米片115、第五纳米片116和第六纳米片117中的相邻的纳米片之间的部分具有蚀刻选择性。可以将第一内间隔件145A形成为填充牺牲图案410的凹陷区域。在这种情况下，可以不形成如上使用图15所述的第二内间隔件145B。
随后，可以执行如上参照图16至图24和图2至图5所述的步骤。因此，可以制造如上参照图8所述的半导体存储器装置。
虽然已经参照本发明构思的实施例的一些示例具体示出和描述了本发明构思，但是本领域普通技术人员将理解的是，在不脱离由所附权利要求限定的本发明构思的范围的情况下，可以在其中进行形式和细节上的各种改变。因此，期望实施例的当前示例在所有方面都被认为是说明性的而非限制性的，参照所附权利要求而不是前面的描述来指示本申请的范围。

Claims (20)

1.一种半导体存储器装置，所述半导体存储器装置包括：
基底；
第一下布线图案和第一上布线图案，顺序地堆叠在基底上并且彼此间隔开，均在第一方向上延伸；
第二下布线图案和第二上布线图案，顺序地堆叠在基底上并且彼此间隔开，均在第一方向上延伸，第二下布线图案和第二上布线图案在与第一方向相交的第二方向上与第一下布线图案和第一上布线图案间隔开；
第一栅极线，在第二方向上延伸，并且围绕第一下布线图案和第一上布线图案；
第二栅极线，在第二方向上延伸，并且围绕第二下布线图案和第二上布线图案，第二栅极线在第二方向上与第一栅极线间隔开；
第一下源/漏区，具有第一导电类型，位于第一栅极线的一个侧表面上，并且连接到第一下布线图案；
第一上源/漏区，具有与第一导电类型不同的第二导电类型，位于第一栅极线的一个侧表面上，并且连接到第一上布线图案；以及
第一叠置接触件，将第一下源/漏区、第一上源/漏区和第二栅极线彼此电连接，其中，第一叠置接触件与第一栅极线至少部分地竖直叠置，
其中，第一栅极线包括第一栅电极和凹陷覆盖图案，其中，凹陷覆盖图案覆盖第一栅电极的与第一叠置接触件叠置的顶表面，
其中，第二栅极线包括第二栅电极和栅极覆盖图案，其中，栅极覆盖图案覆盖第二栅电极的顶表面，并且
其中，凹陷覆盖图案的底表面的竖直水平低于栅极覆盖图案的底表面的竖直水平。
2.如权利要求1所述的半导体存储器装置，其中，第一叠置接触件的底表面的竖直水平低于或等于栅极覆盖图案的底表面的竖直水平，并且其中，第一叠置接触件的底表面的竖直水平高于凹陷覆盖图案的底表面的竖直水平。
3.如权利要求1所述的半导体存储器装置，其中，凹陷覆盖图案的顶表面和栅极覆盖图案的顶表面彼此共面。
4.如权利要求1所述的半导体存储器装置，其中，凹陷覆盖图案的底表面的竖直水平高于或等于第一上布线图案的顶表面的竖直水平。
5.如权利要求1所述的半导体存储器装置，其中，第一叠置接触件包括：
第一延伸部分，在第一方向上延伸并且与第一下布线图案和第一上布线图案叠置；以及
第二延伸部分，在第二方向上从第一延伸部分延伸并且与第一栅极线和第二栅极线叠置。
6.如权利要求1所述的半导体存储器装置，其中，第一导电类型是n型，并且第二导电类型是p型。
7.如权利要求1所述的半导体存储器装置，所述半导体存储器装置还包括分离绝缘膜，分离绝缘膜包括：
第一分离部分，位于第一栅极线的一侧上，第一分离部分将第一下源/漏区与第一上源/漏区彼此分离；以及
第二分离部分，位于第一栅极线的与所述一侧相对的另一侧上，
其中，第二分离部分的顶表面的竖直水平高于第一分离部分的顶表面的竖直水平。
8.如权利要求7所述的半导体存储器装置，其中，第二分离部分的顶表面的竖直水平高于或等于第一上布线图案的顶表面的竖直水平。
9.如权利要求1所述的半导体存储器装置，所述半导体存储器装置还包括：
第三栅极线，在第二方向上延伸，并且围绕第一下布线图案和第一上布线图案，并且在第一方向上与第一栅极线间隔开；
第四栅极线，在第二方向上延伸，并且围绕第二下布线图案和第二上布线图案，并且在第二方向上与第三栅极线间隔开；
第二下源/漏区，具有第一导电类型，位于第二栅极线与第四栅极线之间，并且连接到第二下布线图案；
第二上源/漏区，具有第二导电类型，位于第二栅极线与第四栅极线之间，并且连接到第二上布线图案；以及
第二叠置接触件，将第二下源/漏区、第二上源/漏区和第三栅极线彼此电连接。
10.一种半导体存储器装置，所述半导体存储器装置包括：
基底；
第一下布线图案和第一上布线图案，顺序地堆叠在基底上并且彼此间隔开，均在第一方向上延伸；
第二下布线图案和第二上布线图案，顺序地堆叠在基底上并且彼此间隔开，均在第一方向上延伸，第二下布线图案和第二上布线图案在与第一方向相交的第二方向上与第一下布线图案和第一上布线图案间隔开；
第一栅极线，在第二方向上延伸，并且围绕第一下布线图案和第一上布线图案；
第二栅极线，在第二方向上延伸，并且围绕第二下布线图案和第二上布线图案，其中，第二栅极线在第二方向上与第一栅极线间隔开；
第一下源/漏区，具有第一导电类型，位于第一栅极线的一侧上，并且连接到第一下布线图案；
第一上源/漏区，具有与第一导电类型不同的第二导电类型，位于第一栅极线的一侧上，并且连接到第一上布线图案；以及
公共接触件，在与基底的顶表面相交的第三方向上延伸，其中，公共接触件连接到第一下源/漏区和第一上源/漏区；以及
叠置接触件，将公共接触件与第二栅极线彼此电连接，其中，叠置接触件与第一栅极线至少部分地叠置。
11.如权利要求10所述的半导体存储器装置，其中，叠置接触件包括：
第一延伸部分，在第一方向上延伸并且连接到公共接触件；以及
第二延伸部分，在第二方向上从第一延伸部分延伸并且与第一栅极线和第二栅极线叠置。
12.如权利要求10所述的半导体存储器装置，所述半导体存储器装置还包括布线图案，布线图案在第一方向上延伸并且将公共接触件与叠置接触件彼此连接，
其中，叠置接触件在第二方向上延伸并且与第一栅极线和第二栅极线叠置。
13.如权利要求12所述的半导体存储器装置，其中，布线图案在公共接触件的顶表面和叠置接触件的顶表面上。
14.如权利要求10所述的半导体存储器装置，所述半导体存储器装置还包括：
第二下源/漏区，具有第一导电类型，位于第二栅极线的一侧上，并且连接到第二下布线图案；
第二上源/漏区，具有第二导电类型，位于第二栅极线的一侧上，并且连接到第二上布线图案；
第一下源极/漏极接触件，连接到第二下源/漏区并且与第二上源/漏区隔离；以及
第一上源极/漏极接触件，连接到第二上源/漏区并且与第二下源/漏区隔离。
15.一种半导体存储器装置，所述半导体存储器装置包括：
基底；
第一下布线图案和第一上布线图案，顺序地堆叠在基底上并且彼此间隔开，均在第一方向上延伸；
第二下布线图案和第二上布线图案，顺序地堆叠在基底上并且彼此间隔开，均在第一方向上延伸，第二下布线图案和第二上布线图案在与第一方向相交的第二方向上与第一下布线图案和第一上布线图案间隔开；
第一栅极线，在第二方向上延伸，并且围绕第一下布线图案和第一上布线图案；
第二栅极线，在第二方向上延伸，并且围绕第二下布线图案和第二上布线图案，其中，第二栅极线在第二方向上与第一栅极线间隔开；
第三栅极线，在第二方向上延伸，并且围绕第一下布线图案和第一上布线图案，并且在第一方向上与第一栅极线间隔开；
第四栅极线，在第二方向上延伸，并且围绕第二下布线图案和第二上布线图案，并且在第二方向上与第三栅极线间隔开；
第一下源/漏区，具有第一导电类型，位于第一栅极线与第三栅极线之间，并且连接到第一下布线图案；
第一上源/漏区，具有与第一导电类型不同的第二导电类型，位于第一栅极线与第三栅极线之间，并且连接到第一上布线图案；以及
第一叠置接触件，将第一下源/漏区、第一上源/漏区和第二栅极线彼此电连接，其中，第一叠置接触件与第一栅极线至少部分地叠置，
其中，第一栅极线至第四栅极线中的每条包括栅电极和覆盖栅电极的顶表面的栅极覆盖图案，
其中，第一栅极线还包括第一凹陷覆盖图案，第一凹陷覆盖图案覆盖第一栅极线的栅电极的与第一叠置接触件叠置的顶表面，并且
其中，第一凹陷覆盖图案的底表面的竖直水平低于栅极覆盖图案的底表面的竖直水平。
16.如权利要求15所述的半导体存储器装置，所述半导体存储器装置还包括：
第二下源/漏区，具有第一导电类型，位于第二栅极线与第四栅极线之间，并且连接到第二下布线图案；
第二上源/漏区，具有第二导电类型，位于第二栅极线与第四栅极线之间，并且连接到第二上布线图案；以及
第二叠置接触件，将第二下源/漏区、第二上源/漏区和第三栅极线彼此电连接，
其中，第一叠置接触件和第二叠置接触件处于相同的竖直水平。
17.如权利要求16所述的半导体存储器装置，其中，第二叠置接触件与第四栅极线至少部分地叠置，
其中，第四栅极线还包括第二凹陷覆盖图案，第二凹陷覆盖图案覆盖第四栅极线的栅电极的与第二叠置接触件叠置的顶表面，
其中，第二凹陷覆盖图案的底表面的竖直水平低于栅极覆盖图案的底表面的竖直水平。
18.如权利要求15所述的半导体存储器装置，所述半导体存储器装置还包括：
第五栅极线，在第二方向上延伸，并且围绕第一下布线图案和第一上布线图案，其中，第五栅极线与第三栅极线间隔开，并且第一栅极线位于第五栅极线与第三栅极线之间；以及
分离绝缘膜，包括：第一分离部分，在第一栅极线与第三栅极线之间，第一分离部分将第一下源/漏区与第一上源/漏区彼此分离；以及第二分离部分，位于第一栅极线与第五栅极线之间，
其中，第二分离部分的顶表面的竖直水平高于第一分离部分的顶表面的竖直水平。
19.如权利要求18所述的半导体存储器装置，其中，第二分离部分的顶表面的竖直水平高于或等于第一上布线图案的顶表面的竖直水平。
20.如权利要求15所述的半导体存储器装置，其中，第一导电类型是n型，并且第二导电类型是p型。
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