CN107437565B - 半导体器件 - Google Patents

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Abstract

一种半导体器件包括：在基板上的包括第一区域和第二区域的场绝缘膜；在场绝缘膜的第一区域中的凹槽；在场绝缘膜的第二区域上的栅电极；以及沿栅电极的侧壁和凹槽的侧壁的栅间隔物。

Description

半导体器件
技术领域
一个或更多实施方式涉及半导体器件以及用于制造半导体器件的方法。
背景技术
不断地进行尝试以减小半导体器件的大小从而实现更高的集成水平，同时提高运行速度。这些尝试包括减小半导体器件中的晶体管的尺寸。这已经导致了晶体管栅极的尺寸的减小以及晶体管栅极下面的沟道区的尺寸的减小。
发明内容
根据一个或更多个实施方式，一种半导体器件包括：在基板上的包括第一区域和第二区域的场绝缘膜；在场绝缘膜的第一区域中的凹槽；在场绝缘膜的第二区域上的栅电极；以及沿栅电极的侧壁和凹槽的侧壁的栅间隔物。
根据一个或更多个实施方式，一种半导体器件包括：在基板上的彼此相邻的第一鳍型图案和第二鳍型图案；场绝缘膜，覆盖第一鳍型图案的一部分和第二鳍型图案的一部分并且在第一鳍型图案和第二鳍型图案之间的基板上；第一栅电极和第二栅电极，在场绝缘膜上且交叉第一鳍型图案和第二鳍型图案，第一栅电极邻近第二栅电极；在第一栅电极和第二栅电极之间的场绝缘膜中的凹槽；在凹槽的侧壁上且包括第一部分和第二部分的衬垫，衬垫的第一部分在第一栅电极的侧壁和第二栅电极的侧壁上并且衬垫的第二部分在第一鳍型图案的侧壁和第二鳍型图案的侧壁上；第一外延图案，在第一栅电极和第二栅电极之间的第一鳍型图案上；以及第二外延图案，在第一栅电极和第二栅电极之间的第二鳍型图案上。
根据一个或更多个其它实施方式，一种半导体器件包括：在基板上的邻近第二鳍型图案的第一鳍型图案；第三鳍型图案，在第一鳍型图案和第二鳍型图案之间的基板上，第三鳍型图案和第一鳍型图案之间的距离大于第三鳍型图案和第二鳍型图案之间的距离；场绝缘膜，覆盖第一鳍型图案的一部分、第二鳍型图案的一部分以及第三鳍型图案的一部分，在第一鳍型图案和第二鳍型图案之间以及第二鳍型图案和第三鳍型图案之间的基板上；栅电极，在场绝缘膜上并且交叉第一至第三鳍型图案；第一凹槽，在第一鳍型图案和第三鳍型图案之间的场绝缘膜中；第二凹槽，在第二鳍型图案和第三鳍型图案之间的场绝缘膜中；栅间隔物，沿栅电极的侧壁、第一凹槽的侧壁和第二凹槽的侧壁延伸；在第一鳍型图案上的第一外延图案；在第二鳍型图案上的第二外延图案；以及在第三鳍型图案上的第三外延图案。
根据一个或更多个其它实施方式，一种用于制造半导体器件的方法包括：在基板上形成鳍型图案；在基板上形成覆盖鳍型图案的一部分的场绝缘膜；在场绝缘膜上形成交叉鳍型图案的栅电极；用栅电极作为掩模，通过去除场绝缘膜的一部分而在场绝缘膜内形成凹槽；沿栅电极的侧壁和凹槽的侧壁形成栅间隔物；在场绝缘膜上形成层间绝缘膜以围绕栅间隔物的侧壁并且使栅电极的上表面暴露；通过去除栅电极，在层间绝缘膜内形成沟槽；以及形成填充沟槽的替换金属栅。
附图说明
对于本领域的技术人员来说，通过参考附图详细描述示例性实施方式，特征将变得明显，其中：
图1示出半导体器件的一实施方式；
图2A和2B示出半导体器件的剖面图；
图3A和3B示出半导体器件的其它剖面图；
图4示出半导体器件的其它剖面图；
图5示出半导体器件的其它剖面图；
图6示出包括在栅绝缘膜和场绝缘膜之间的分界线的实施方式；
图7示出半导体器件的另一实施方式；
图8示出半导体器件的另一实施方式；
图9示出半导体器件的另一实施方式；
图10示出半导体器件的另一实施方式；
图11示出半导体器件的另一实施方式；
图12示出半导体器件的另一实施方式；
图13和14示出半导体器件的另一实施方式；
图15和16示出半导体器件的另一实施方式；
图17示出半导体器件的另一实施方式；
图18示出半导体器件的另一实施方式；
图19示出图18中的半导体器件的剖面图；
图20示出图18中的半导体器件的另一剖面图；
图21和22示出半导体器件的另一实施方式；
图23和24示出半导体器件的另一实施方式；
图25示出半导体器件的另一实施方式；
图26示出图25中的半导体器件的布局实施方式；以及
图27至34示出用于制造半导体器件的方法的一实施方式的各种阶段。
具体实施方式
附图中的一些示出具有包括鳍型图案形状的沟道区的一个或更多个鳍型晶体管(FinFET)的半导体器件。其它实施方式可以包括不同类型的晶体管，包括但是不限于隧穿晶体管(隧穿FETs)、包括纳米线的晶体管、包括纳米片的晶体管和/或三维(3D)晶体管。其它实施方式对应于包括双极结型晶体管、横向扩散的金属氧化物半导体晶体管(LDMOS)等等的半导体器件。此外，半导体器件的一些实施方式包括使用鳍型图案的多沟道晶体管。其它实施方式对应于具有平面晶体管的半导体器件。
图1示出半导体器件的一实施方式。图2A和2B是沿图1的线A-A截取的剖面图。图3A和3B是沿图1的线B-B截取的剖面图。图4是沿图1 的线C-C截取的截面图。图5是沿图1的线D-D截取的剖面图。图6示出在图1中的被画圈的区域(encircled area)P的栅绝缘膜与场绝缘膜之间的分界线的实施方式。
参考图1至6，半导体器件可以包括基板100、场绝缘膜105、第一鳍型图案110、第二鳍型图案210、第一栅电极120、第二栅电极220、第一栅间隔物140、第二栅间隔物240、第一外延图案150和第二外延图案250。基板 100可以是体硅或绝缘体上硅(SOI)。在一个实施方式中，基板100可以是硅基板或可以包括其它材料，诸如但是不限于硅锗、绝缘体上硅锗(SGOI)、锑化铟、碲化铅、砷化铟、磷化铟、砷化镓和/或锑化镓。
第一鳍型图案110可以在基板100上且在第一方向X上纵长地延伸。第一鳍型图案110可以从基板100突出。第二鳍型图案210可以在基板100上且在第一方向上X纵长地延伸。第二鳍型图案210可以从基板100突出。
第一鳍型图案110和第二鳍型图案210可以彼此相邻。第一鳍型图案110 和第二鳍型图案210可以彼此平行。第一鳍型图案110和第二鳍型图案210 可以在第二方向Y上布置。更具体而言，第一鳍型图案110和第二鳍型图案 210的每个可以包括在第一方向上X延伸的长侧和在第二方向Y上延伸的短侧。第一鳍型图案110的长侧和第二鳍型图案210的长侧可以彼此面对。
在一个实施方式中，第一鳍型图案110和第二鳍型图案210可以是基板 100的部分，并且例如可以包括自基板100生长的外延层。第一鳍型图案110 和第二鳍型图案210可以包括诸如硅或锗的元素半导体材料。此外，第一鳍型图案110和第二鳍型图案210可以包括化合物半导体诸如IV-IV族化合物半导体或III-V族化合物半导体。
在包括IV-IV族化合物半导体的一个实施方式中，第一鳍型图案110和第二鳍型图案210可以是包括碳(C)、硅(Si)、锗(Ge)、锡(Sn)中的至少两种或更多种的二元化合物、三元化合物，或者是以上化合物之一用IV 族元素掺杂的化合物。
在包括III-V族化合物半导体的一个实施方式中，第一鳍型图案110和第二鳍型图案210可以是由III族元素(其可以是铝(Al)、镓(Ga)和铟(In) 的至少之一)和V族元素(其可以是磷(P)、砷(As)和锑(Sb)的其中之一)的结合形成的二元化合物、三元化合物和四元化合物之一。根据一些示例性实施方式，第一鳍型图案110和第二鳍型图案210可以是包括硅的硅鳍型图案。
第一鳍型图案110和第二鳍型图案210可以包括相同类型的晶体管的沟道区。
场绝缘膜105可以在基板100上。场绝缘膜105可以在第一鳍型图案110 和第二鳍型图案210之间。场绝缘膜105可以部分地覆盖第一鳍型图案110 和第二鳍型图案210。场绝缘膜105可以部分地覆盖第一鳍型图案110的侧壁和第二鳍型图案210的侧壁。
因此，第一鳍型图案110的上表面和第二鳍型图案210的上表面可以突出得高于在第一鳍型图案110的长侧与第二鳍型图案210的长侧之间的场绝缘膜105的上表面。第一鳍型图案110和第二鳍型图案210可以由基板100 上的场绝缘膜105限定。
场绝缘膜105可以包括第一区域106和第二区域107。场绝缘膜的第一区域106和第二区域107可以被交替地限定。场绝缘膜的第一区域106可以是在该处形成栅电极的部分，场绝缘膜的第二区域107可以是相邻的栅电极之间的部分。
第一凹槽102可以在场绝缘膜的第二区域107中。第一凹槽102可以在场绝缘膜105内。第一凹槽102可以通过去除场绝缘膜105的一部分形成。场绝缘膜的第一区域106可以在第一凹槽102之间。
例如，第一凹槽102的深度(t)可以大于或等于15nm。此外，例如，第一凹槽102的深度(t)可以小于或等于60nm。第一凹槽102的深度(t) 可以小于场绝缘膜105的厚度。因此，场绝缘膜的第二区域107可以在第一凹槽102的底表面与基板100之间。第一凹槽102的深度(t)可以是从场绝缘膜的第一区域106的上表面到第一凹槽102的底表面的距离。
例如，第一凹槽102的侧壁与场绝缘膜的第一区域106的上表面之间在第一凹槽102的最高部分处的角度(α)可以大于0度且小于或等于120度。第一凹槽102的所述侧壁与场绝缘膜的第一区域106的上表面之间的角度 (α)可以大于90度且小于或等于120度。
图4和5示出第一凹槽102包括侧壁和连接所述侧壁的底表面。在一个实施方式中，第一凹槽102可以包括相对于场绝缘膜的第一区域106的上表面成一角度的所述侧壁，并且可以不包括与场绝缘膜的第一区域106的上表面平行的底表面。
场绝缘膜105可以包括硅氧化物、硅氮化物、硅氮氧化物、低k电介质材料和以上材料的组合的至少之一。例如，低k电介质材料可以包括可流动的氧化物(FOX)、东燃硅氮烷(tonen silazene，TOSZ)、未掺杂的硅酸盐玻璃(USG)、硼硅酸盐玻璃(BSG)、磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃 (BPSG)、等离子体增强的正硅酸乙酯(PETEOS)、氟硅酸盐玻璃(FSG)、碳掺杂的硅氧化物(CDO)、干凝胶、气凝胶、非晶氟碳、有机硅酸盐玻璃 (OSG)、聚对二甲苯、二苯并环丁烯(BCB)、SiLK、聚酰亚胺、多孔的聚合物材料或其组合。
此外，场绝缘膜105可以另外包括在第一鳍型图案110与场绝缘膜105 之间以及在第二鳍型图案210与场绝缘膜105之间的至少一个场衬垫膜。当场绝缘膜105包括场衬垫膜时，场衬垫膜可以包括多晶硅、非晶硅、硅氮氧化物、硅氮化物和硅氧化物的至少之一。
第一栅电极120和第二栅电极220可以分别在第二方向Y上延伸。第一栅电极120和第二栅电极220可以分别与第一鳍型图案110和第二鳍型图案 210交叉。第一栅电极120和第二栅电极220可以彼此相邻。
第一栅电极120和第二栅电极220可以分别形成在第一鳍型图案110、场绝缘膜105和第二鳍型图案210上。第一栅电极120和第二栅电极220可以分别围绕突出得高于场绝缘膜105的上表面的第一鳍型图案110和第二鳍型图案210。
在场绝缘膜105上的第一栅电极120和第二栅电极220可以分别形成在场绝缘膜的第一区域106上。形成在场绝缘膜的第二区域107内的第一凹槽 102可以在第一栅电极120和第二栅电极220之间。
第一栅电极120和第二栅电极220可以分别包括例如以下至少之一：钛氮化物(TiN)、钽碳化物(TAC)、钽氮化物(TaN)、钛硅氮化物(TiSiN)、钽硅氮化物(TaSiN)、钽钛氮化物(TaTiN)、钛铝氮化物(TiAlN)、钽铝氮化物(TaAlN)、钨氮化物(WN)、钌(Ru)、钛铝(TiAl)、钛铝碳氮化物 (TiAlC-N)、钛铝碳化物(TiAlC)、钛碳化物(TiC)、钽碳氮化物(TaCN)、钨(W)、铝(Al)、铜(Cu)、钴(Co)、钛(Ti)、钽(Ta)、镍(Ni)、铂 (Pt)、镍铂(Ni-Pt)、铌(Nb)、铌氮化物(NbN)、铌碳化物(NbC)、钼 (Mo)、钼氮化物(MoN)、钼碳化物(MoC)、钨碳化物(WC)、铑(Rh)、钯(Pd)、铱(Ir)、锇(OS)、银(Ag)、金(Au)、锌(Zn)、钒(V)或其组合。
第一栅电极120和第二栅电极220可以分别包括导电的金属氧化物、导电的金属氮氧化物、和以上描述的材料的氧化形式。例如，第一栅电极120 和第二栅电极220可以通过替换工艺(或后栅工艺)形成。
第一栅间隔物140可以形成在第一栅电极120的侧壁上。第一栅间隔物 140的一部分可以形成在第一凹槽102的侧壁上。第一栅间隔物140可以沿第一栅电极120的侧壁和第一凹槽102的侧壁延伸。第一栅间隔物140可以形成在场绝缘膜105上。例如，第一栅间隔物140可以形成在场绝缘膜的第二区域107上。第一栅间隔物140的底表面可以沿第一凹槽102的侧壁延伸。
第一栅间隔物140可以限定第一沟槽140t。第一沟槽140t可以形成在场绝缘膜的第一区域106上。第一沟槽140t的底表面可以例如由场绝缘膜的第一区域106的上表面限定。
第二栅间隔物240可以形成在第二栅电极220的侧壁上。第二栅间隔物 240的一部分可以形成在第一凹槽102的侧壁上。第二栅间隔物240可以沿第二栅电极220的侧壁和第一凹槽102的侧壁延伸。
第一栅间隔物140的一部分和第二栅间隔物240的一部分可以形成在第一凹槽102的彼此面对的侧壁上。
第二栅间隔物240可以形成在场绝缘膜105上。例如，第二栅间隔物240 可以形成在场绝缘膜的第二区域107上。第二栅间隔物240的底表面可以沿第一凹槽102的侧壁延伸。第二栅间隔物240可以限定第二沟槽240t。第二沟槽240t可以形成在场绝缘膜的第一区域106上。第二沟槽240t的底表面可以由场绝缘膜的第一区域106的上表面限定，但是不限于此。
第一栅间隔物140可以不形成在第一凹槽102的底表面的至少一部分上。第二栅间隔物240可以不形成在第一凹槽102的底表面的至少一部分上。第一栅间隔物140和第二栅间隔物240可以彼此分离。例如，第一栅间隔物 140和第二栅间隔物240可以彼此分离且第一凹槽102插置在其间。例如，第一栅间隔物140和第二栅间隔物240可以分别包括硅氮化物(SiN)、硅氮氧化物(SiON)、硅氧化物(SiO2)、硅氧碳氮化物(SiOCN)和其组合的至少之一。
如图4中所示，从第一栅电极120的上表面到场绝缘膜的第一区域106 的上表面的距离可以是第一距离(D1)。从第一栅电极120的上表面到第一栅间隔物140的最低部分的距离可以是第二距离(D2)。
在根据一些示例性实施方式的半导体器件中，从第一栅电极120的上表面到第一栅间隔物140的最低部分的距离(D2)可以大于从第一栅电极120 的上表面到场绝缘膜的第一区域106的上表面的距离(D1)。例如，从基板 100到场绝缘膜的第一区域106的上表面的距离可以大于从基板100到第一栅间隔物140的最低部分的距离。
第一栅绝缘膜125可以在第一鳍型图案110与第一栅电极120之间以及第二鳍型图案210与第一栅电极120之间。第一栅绝缘膜125可以沿第一鳍型图案110的突出得高于场绝缘膜105的轮廊以及第二鳍型图案的突出得高于场绝缘膜105的轮廊形成。
第一栅绝缘膜125可以在第一栅电极120与场绝缘膜105之间。此外，第一栅绝缘膜125可以在第一栅电极120与场绝缘膜的第一区域106之间。第一栅绝缘膜125可以沿第一沟槽140t的侧壁和底表面形成。第一栅绝缘膜 125可以在第一栅间隔物140与第一栅电极120之间。
第二栅绝缘膜225可以在第一鳍型图案110与第二栅电极220之间以及第二鳍型图案210与第二栅电极220之间。第二栅绝缘膜225可以沿第一鳍型图案110的向上突出得高于场绝缘膜105的轮廊以及第二鳍型图案210的向上突出得高于场绝缘膜105的轮廊形成。
第二栅绝缘膜225可以在第二栅电极220与场绝缘膜105之间。第二栅绝缘膜225可以在第二栅电极220与场绝缘膜的第一区域106之间。第二栅绝缘膜225可以沿第二沟槽240t的侧壁和底表面形成。第二栅绝缘膜225 可以在第二栅间隔物240与第二栅电极220之间。
如图2B和3B中所示，第一界面层126a、126b可以在第一栅绝缘膜125 与第一鳍型图案110之间并且还在第一栅绝缘膜125与第二鳍型图案210之间。此外，第二界面层226可以在第二栅绝缘膜225与第一鳍型图案110之间以及第二栅绝缘膜225与第二鳍型图案210之间。
当第一鳍型图案110和第二鳍型图案210是硅鳍型图案时，第一界面层 126a、126b和第二界面层226可以分别包括硅氧化物。
在图2B和3B中，第一界面层126a、126b和第二界面层226沿第一鳍型图案110的例如突出得高于场绝缘膜105的上表面的轮廊和第二鳍型图案 210的例如突出得高于场绝缘膜105的上表面的轮廊形成。
第一界面层126a、126b和第二界面层226可以根据用于形成第一界面层126a、126b和第二界面层226的方法而沿场绝缘膜中的第一区域106的上表面延伸。
第一栅绝缘膜125和第二栅绝缘膜225可以包括具有比硅氧化物膜高的介电常数的高k电介质材料。例如，第一栅绝缘膜125和第二栅绝缘膜225 可以包括铪氧化物、铪硅氧化物、铪铝氧化物、镧氧化物、镧铝氧化物、锆氧化物、锆硅氧化物、钽氧化物、钛氧化物、钡锶钛氧化物、钡钛氧化物、锶钛氧化物、钇氧化物、铝氧化物、铅钪钽氧化物和铌酸铅锌中的至少一种。
虽然上述关于第一栅绝缘膜125和第二栅绝缘膜225主要描述了氧化物，但是在一个实施方式中，第一栅绝缘膜125和第二栅绝缘膜225可以包括以上描述的金属材料的氮化物(例如铪氮化物)和氮氧化物(例如铪氮氧化物)的至少之一。
如图4中所示，第一栅绝缘膜125、第二栅绝缘膜225、第一栅电极120 和第二栅电极220可以形成在场绝缘膜的第一区域106上。第一栅间隔物140 的底表面和第二栅间隔物240的底表面可以形成在场绝缘膜的第二区域107 上。
第一鳍间隔物145可以形成在第一栅电极120和第二栅电极220之间的第一鳍型图案110的侧壁上。第一鳍间隔物145可以形成在第一凹槽102的侧壁上。第一鳍间隔物145可以形成在场绝缘膜105上。因为第一鳍间隔物 145形成在第一栅电极120和第二栅电极220之间，所以第一鳍间隔物145 可以形成在场绝缘膜的第二区域107上。
第二鳍间隔物245可以形成在第一栅电极120和第二栅电极220之间的第二鳍型图案210的侧壁上。第二鳍间隔物245可以形成在第一凹槽102的侧壁上。
第一鳍间隔物145和第二鳍间隔物245可以形成在第一凹槽102的彼此面对的侧壁上。第二鳍间隔物245可以形成在场绝缘膜105上。因为第二鳍间隔物245在第一栅电极120和第二栅电极220之间，所以第二鳍间隔物245 可以形成在场绝缘膜的第二区域107上。
第一鳍间隔物145可以不形成在第一凹槽102的底表面的至少一部分上。第二鳍间隔物245可以不形成在第一凹槽102的底表面的至少一部分上。第一鳍间隔物145和第二鳍间隔物245可以彼此分离。
第一鳍间隔物145和第二鳍间隔物245可以分别包括例如硅氮化物 (SiN)、硅氮氧化物(SiON)、硅氧化物(SiO2)、硅氧碳氮化物(SiOCN) 和其组合的至少之一。第一鳍间隔物145和第二鳍间隔物245可以包括与第一栅间隔物140和第二栅间隔物240相同的材料。
如图5中所示，从基板100的上表面到第一鳍间隔物145的上表面的距离可以等于例如从基板100的上表面到第一鳍型图案110的上表面的距离。从基板100的上表面到第二鳍间隔物245的上表面的距离可以等于例如从基板100的上表面到第二鳍型图案210的上表面的距离。
在图6中，第一鳍间隔物145可以与第一栅间隔物140和第二栅间隔物 240接触，第二鳍间隔物245可以与第一栅间隔物140和第二栅间隔物240 接触。第一栅间隔物140和第二栅间隔物240可以以第一鳍间隔物145和第二鳍间隔物245为中介彼此连接。例如，第一鳍间隔物145和第二鳍间隔物 245可以以第一栅间隔物140和第二栅间隔物240为中介彼此连接。
第一凹槽102可以在第一栅电极120和第二栅电极220之间并且在第一鳍型图案110和第二鳍型图案210之间的场绝缘膜105内。
第一栅间隔物140的一部分、第二栅间隔物240的一部分、第一鳍间隔物145和第二鳍间隔物245可以沿第一凹槽102的侧壁的周边形成。例如，阻挡衬垫140、145、240、245可以形成在第一凹槽102的侧壁上。阻挡衬垫可以包括第一部分和第二部分。阻挡衬垫的第一部分140、240可以沿第一栅电极120和第二栅电极220的侧壁延伸。阻挡衬垫的第二部分145、245 可以形成在第一鳍型图案110和第二鳍型图案210的侧壁上。
阻挡衬垫的第一部分可以包括沿第一栅电极120的侧壁和第一凹槽102 的侧壁延伸的第一栅间隔物140以及沿第二栅电极220的侧壁和第一凹槽 102的侧壁延伸的第二栅间隔物240。阻挡衬垫的第二部分可以包括在第一鳍型图案110的侧壁上的第一鳍间隔物145以及在第二鳍型图案210的侧壁上的第二鳍间隔物245。
阻挡衬垫140、145、240、245可以沿第一凹槽102的外周形成，但是可以不形成在第一凹槽102的中央。因而，第一栅间隔物140和第二栅间隔物240可以从彼此偏移，第一鳍间隔物145和第二鳍间隔物245可以从彼此偏移。第一气隙170可以位于在其中形成了阻挡衬垫140、145、240、245 的第一凹槽102内。
在图4和5中，第一栅间隔物140的高度(D1)可以大于第一鳍间隔物 145的高度(D3)。当第一栅间隔物140的最低部分和第一鳍间隔物145的最低部分在相同的高度处时，基于第一凹槽102的底表面，第一栅间隔物140 的上表面可以高于第一鳍间隔物145的上表面。
图5示出场绝缘膜的第二区域107在第一鳍型图案110和第一鳍间隔物 145之间并且在第二鳍型图案210和第二鳍间隔物245之间。然而，在另一实施方式中，此第二区域107可以在不同位置处。
此外，如图5中所示，从基板100的上表面到场绝缘膜的第二区域107 的最高部分的距离可以等于例如从基板100的上表面到第一鳍型图案110的上表面的距离。从基板100的上表面到场绝缘膜的第二区域107的最高部分的距离可以等于例如从基板100的上表面到第二鳍型图案210的上表面的距离。
第一外延图案150可以在第一栅电极120和第二栅电极220之间。第一外延图案150可以形成在第一鳍型图案110上。第一外延图案150可以被包括在使用第一鳍型图案110作为沟道区的晶体管的源极/漏极内。第二外延图案250可以在第一栅电极120与第二栅电极220之间。第二外延图案250可以形成在第二鳍型图案210上。第二外延图案250可以被包括在使用第二鳍型图案210作为沟道区的晶体管的源极/漏极内。第一外延图案150和第二外延图案250可以分别是半导体图案。
当第一鳍型图案110和第二鳍型图案210包括PMOS晶体管的沟道区时，第一外延图案150和第二外延图案250可以包括压应力材料。例如，压应力材料可以是具有比Si的晶格常数大的晶格常数的材料，诸如SiGe。压应力材料可以通过在第一鳍型图案110和第二鳍型图案210上施加压应力而提高沟道区中载流子的迁移率。
与以上不同，当第一鳍型图案110和第二鳍型图案210分别包括NMOS 晶体管的沟道区时，第一外延图案150和第二外延图案250可以包括张应力材料。例如，当第一鳍型图案110和第二鳍型图案210是Si时，第一外延图案150和第二外延图案250可以是具有比Si的晶格常数小的晶格常数的材料，诸如SiC。例如，张应力材料可以通过在第一鳍型图案110和第二鳍型图案210上施加张应力而提高沟道区中载流子的迁移率。此外，当第一鳍型图案110和第二鳍型图案210是Si时，第一外延图案150和第二外延图案 250可以分别是硅外延图案。
在根据一些示例性实施方式的半导体器件中，第一外延图案150和第二外延图案250可以彼此接触。第一外延图案150和第二外延图案250(其彼此接触)可以沿第一栅电极120的一个侧壁设置成一条线。
第一外延图案150和第二外延图案250可以对应于包括第一栅电极120 或第二栅电极220的晶体管的合并的源极/漏极。
第一气隙170可以在第一外延图案150和第二外延图案250与场绝缘膜 105之间。第一气隙170可以在场绝缘膜的第二区域107上。第一气隙170 可以被第一外延图案150、第二外延图案250、第一栅间隔物140、第二栅间隔物240、第一鳍间隔物145、第二鳍间隔物245和场绝缘膜105围绕。换言之，在第一凹槽102的侧壁上的阻挡衬垫140、145、240、245、场绝缘膜 105、第一外延图案150和第二外延图案250可以围绕第一气隙170。
因为第一气隙170能够被限定在第一凹槽102内，所以半导体图案可以不形成在第一凹槽102内。第一气隙170的一部分可以被限定在比场绝缘膜的第一区域106的上表面低的部分处。
因为第一外延图案150和第二外延图案250彼此接触，所以包括第一外延图案150和/或第二外延图案250的半导体图案可以在位于第一鳍型图案 110和第二鳍型图案210之间的场绝缘膜的第二区域107上。
此外，因为第一外延图案150和第二外延图案250彼此接触，所以第一气隙170可以在半导体图案和场绝缘膜105之间。第一气隙170可以在场绝缘膜105上。包括第一外延图案150和/或第二外延图案250的半导体图案可以在第一气隙170上。
如图4和5中所示，因为第一外延图案150和第二外延图案250在比第一凹槽102的最高部分高的部分处接触，所以从第一栅电极120的上表面到包括第一外延图案150和/或第二外延图案250的半导体图案的底表面的距离可以小于从第一栅电极120的上表面到场绝缘膜的第一区域106的上表面的距离。
包括第一外延图案150和/或第二外延图案250的半导体图案的底表面可以比场绝缘膜的第一区域106的上表面更远离基板100。
蚀刻停止膜160可以形成在第一外延图案150和第二外延图案250上。蚀刻停止膜160可以沿第一外延图案150的轮廊的一部分和第二外延图案 250的轮廊的一部分、第一栅间隔物140的外侧壁和第二栅间隔物240的外侧壁延伸。
通过在第一外延图案150和第二外延图案250之间形成第一气隙170，场绝缘膜105、蚀刻停止膜160可以不形成于在其中限定第一气隙170的第一凹槽102的侧壁和底表面上。蚀刻停止膜160可以是绝缘图案。例如，蚀刻停止膜160可以包括例如硅氮化物、硅氮氧化物、硅氧碳氮化物(SiOCN)、硅氧化物、硅碳氮化物(SiCN)和其组合的至少之一。此外，蚀刻停止膜 160可以是单一膜或多个膜。
在图4中，在包括第一外延图案150和/或第二外延图案250的半导体图案上的蚀刻停止膜160可以从第一栅间隔物140和第二栅间隔物240突出。蚀刻停止膜160可以包括基本上与场绝缘膜的第一区域106的上表面平行的部分。此外，在包括第一外延图案150和/或第二外延图案250的半导体图案上的蚀刻停止膜160可以包括沿第一栅间隔物140的外侧壁的一部分和第二栅间隔物240的外侧壁的一部分形成的部分。
层间绝缘膜190可以在蚀刻停止膜160上。层间绝缘膜190可以围绕第一外延图案150、第二外延图案250、第一栅电极120的侧壁、以及第二栅电极220的侧壁。层间绝缘膜190可以围绕第一栅间隔物140的外侧壁和第二栅间隔物240的外侧壁。
在根据一些示例性实施方式的半导体器件中，第一栅电极120和第二栅电极220的上表面可以在与层间绝缘膜190的上表面相同的平面上。例如，层间绝缘膜190可以包括例如硅氧化物、硅氮化物、硅氮氧化物、可流动的氧化物(FOX)、东燃硅氮烷(tonen silazene，TOSZ)、未掺杂的硅酸盐玻璃 (USG)、硼硅酸盐玻璃(BSG)、磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃 (BPSG)、等离子体增强正硅酸乙酯(PETEOS)、氟硅酸盐玻璃(FSG)、碳掺杂的硅氧化物(CDO)、干凝胶、气凝胶、非晶氟碳、有机硅酸盐玻璃 (OSG)、聚对二甲苯、二苯并环丁烯(BCB)、SiLK、聚酰亚胺、多孔的聚合物材料或其组合，但是不限于此。
图1至6示出多个鳍型图案以及交叉多个鳍型图案的多个栅电极。另一实施方式可以包括单个鳍型图案以及交叉单个鳍型图案的单个栅电极。一些实施方式可以包括单个鳍型图案以及交叉单个鳍型图案的多个栅电极，或多个鳍型图案以及交叉多个鳍型图案的单个栅电极。
图7和8示出半导体器件的其它实施方式。作为参考，图7和8是沿图 1的线C-C截取的剖面图。
参考图7，在第一凹槽102的最高部分处在第一凹槽102的侧壁与场绝缘膜的第一区域106的上表面之间的角度可以是90度。沿第一沟槽140t的侧壁和第一凹槽102的侧壁延伸的第一栅绝缘膜125可以设置成一条线或者设置成另一布置。
参考图8，在第一凹槽102的最高部分处在第一凹槽102的侧壁与场绝缘膜中的第一区域106的上表面之间的角度可以小于90度且大于0度。在第一栅电极120和第二栅电极220之间的第一凹槽102的宽度可以随着自场绝缘膜的第一区域106的上表面起的距离增加而增加和减小。
虽然图8示出第一栅间隔物140的外侧壁的一部分和第二栅间隔物240 的外侧壁的一部分沿第一凹槽102的侧壁的轮廊形成。在另一实施方式中，这些特征可以沿不同的轮廊形成。此外，这些特征可以根据第一栅间隔物140 和第二栅间隔物240的深度以及用于形成第一栅间隔物140和第二栅间隔物 240的蚀刻工艺而改变。
图9示出半导体器件的另一实施方式。作为参考，图9是沿图1的线 C-C截取的剖面图。参考图9，第一栅间隔物140可以包括第一内部栅间隔物140a和第一外部栅间隔物140b，第二栅间隔物240可以包括第二内部栅间隔物240a和第二外部栅间隔物240b。第一内部栅间隔物140a可以形成在第一栅电极120的侧壁上。第一外部栅间隔物140b可以形成在第一内部栅间隔物140a上。第一内部栅间隔物140a和第一外部栅间隔物140b可以顺序地形成在第一栅电极120的侧壁上。
第二内部栅间隔物240a可以形成在第二栅电极220的侧壁上。第二外部栅间隔物240b可以在第二内部栅间隔物240a上。第二内部栅间隔物240a 和第二外部栅间隔物240b可以顺序地形成在第二栅电极220的侧壁上。
第一内部栅间隔物140a和第二内部栅间隔物240a可以分别包括沿第一栅电极120的侧壁和第二栅电极220的侧壁延伸的竖直部分以及沿第一凹槽 102的侧壁延伸的横向(lateral)部分。例如，第一内部栅间隔物140a和第二内部栅间隔物240a可以具有L形形式。
如图9中所示，第一内部栅间隔物140a和第二内部栅间隔物240a的横向部分可以相对于第一内部栅间隔物140a和第二内部栅间隔物240a的竖直部分具有钝角。在一个实施方式中，第一内部栅间隔物140a和第二内部栅间隔物240a可以具有L形形式。此外，第一外部栅间隔物140b和第二外部栅间隔物240b可以具有L形形式。
在图9中，第一外部栅间隔物140b和第二外部栅间隔物240b可以分别包括在第一凹槽102的侧壁上具有减小的宽度的部分。在一个实施方式中，第一外部栅间隔物140b和第二外部栅间隔物240b可以具有I形形式。
从第一栅电极120的上表面到场绝缘膜的第一区域106的上表面的距离可以是第一距离(D1)，从第一栅电极120的上表面到第一内部栅间隔物140a 的最低部分的距离可以是第二距离(D2)，从第一栅电极120的上表面到第一外部栅间隔物140b的最低部分的距离可以是第三距离(D21)。从第一栅电极120的上表面到第一内部栅间隔物140a的最低部分的距离(D2)可以等于例如从第一栅电极120的上表面到第一栅间隔物140的最低部分的距离。
在根据一些示例性实施方式的半导体器件中，从第一栅电极120的上表面到第一外部栅间隔物140b的最低部分的距离(D21)可以大于从第一栅电极120的上表面到场绝缘膜的第一区域106的上表面的距离(D1)。从第一栅电极120的上表面到第一内部栅间隔物140a的最低部分的距离(D2)可以大于从第一栅电极120的上表面到场绝缘膜的第一区域106的上表面的距离(D1)。
如图9中所示，第一内部栅间隔物140a和第二内部栅间隔物240a分别是单层。在一个实施方式中，第一内部栅间隔物140a和第二内部栅间隔物 240a的至少之一可以是多层。第一内部栅间隔物140a、第一外部栅间隔物140b、第二内部栅间隔物240a和第二外部栅间隔物240b可以分别包括例如硅氮化物(SiN)、硅氮氧化物(SiON)、硅氧化物(SiO2)、硅氧碳氮化物 (SiOCN)和其组合的至少之一。
第一内部栅间隔物140a和第一外部栅间隔物140b可以包括彼此不同的材料或可以包括相同的材料。第二内部栅间隔物240a和第二外部栅间隔物 240b可以包括彼此不同的材料或可以包括相同的材料。
当第一内部栅间隔物140a、第一外部栅间隔物140b、第二内部栅间隔物240a和第二外部栅间隔物240b分别包括相同的材料(例如SiOCN)时，第一内部栅间隔物140a和第二内部栅间隔物240a中的第一氧浓度(或分数) 可以不同于第一外部栅间隔物140b和第二外部栅间隔物240b中的氧浓度 (或分数)。例如，第一内部栅间隔物140a和第二内部栅间隔物240a中的氧浓度(或分数)可以大于第一外部栅间隔物140b和第二外部栅间隔物240b 中的氧浓度(或分数)。
当SiOCN中的氧浓度增加时，SiOCN对用于蚀刻所述氧化物的蚀刻剂的蚀刻阻力可以减小。例如，在第一栅电极120和第二栅电极220通过替换金属栅工艺形成之前，第一栅间隔物140和第二栅间隔物240会经常暴露于用于蚀刻氧化物的蚀刻剂。当第一栅间隔物140和第二栅间隔物240经常暴露于用于蚀刻氧化物的蚀刻剂时，第一栅间隔物140和第二栅间隔物240可以基于半导体器件的制造商的意图而被蚀刻。
因而，通过使第一外部栅间隔物140b中的氧浓度(或分数)小于第一内部栅间隔物140a中的氧浓度(或分数)，可以防止第一栅间隔物140和第二栅间隔物240被过蚀刻。
当第一内部栅间隔物140a和第二内部栅间隔物240a在形成第一栅电极 120和第二栅电极220之前暴露于用于蚀刻氧化物的蚀刻剂时，第一内部栅间隔物140a和第二内部栅间隔物240a可以被用于蚀刻所述氧化物的蚀刻剂蚀刻。
当第一内部栅间隔物140a和第二内部栅间隔物240a被部分地蚀刻且当用于蚀刻所述氧化物的蚀刻剂在替换金属栅工艺中使用时，可以形成穿透第一栅间隔物140和第二栅间隔物240的小孔(pin hole)。
第一外延图案150和/或第二外延图案250的至少部分可以利用通过穿透第一栅间隔物140和第二栅间隔物240的小孔被引入第一气隙170中的硅蚀刻剂而被去除。
然而，从在其中形成了第一栅电极120的第一沟槽140t的底表面到第一内部栅间隔物140a的通过第一气隙170暴露的最低部分的距离可以通过使第一栅间隔物140的一部分沿形成在场绝缘膜的第二区域107内的第一凹槽 102的侧壁延伸而增加。
因为在第一气隙170到第一沟槽140t的底表面之间的第一内部栅间隔物 140a的长度可以增加，所以即使在替换金属栅工艺之前和之后第一内部栅间隔物140a暴露于用于蚀刻所述氧化物的蚀刻剂，也不形成穿透第一栅间隔物140的小孔。
因而，可以防止在替换金属栅形成工艺期间硅蚀刻剂进入第一气隙170 中。因为第一外延图案150和/或第二外延图案250没有被硅蚀刻剂损坏，所以半导体器件的性能和可靠性可以增强。
图10-12示出半导体器件的其它实施方式。
参考图10，第一内部栅间隔物140a可以沿第一凹槽102的相对于场绝缘膜中的第一区域的上表面成90度的侧壁延伸。在第一凹槽102的最高部分上，第一凹槽102的侧壁与场绝缘膜的第一区域106的上表面之间的角度可以是90度。沿第一沟槽140t的侧壁和第一凹槽102的侧壁延伸的第一栅绝缘膜125可以设置成一条线或者设置成另一布置。
参考图11，在第一凹槽102的最高部分上，在第一凹槽102的侧壁与场绝缘膜中的第一区域106的上表面之间的角度可以小于90度且大于0度。第一内部栅间隔物140a可以沿第一栅电极120的侧壁和第一凹槽102的侧壁延伸。第二内部栅间隔物240a可以沿第二栅电极220的侧壁和第一凹槽 102的侧壁延伸。
在图11中，第一外部栅间隔物140b的外侧壁的一部分和第二外部栅间隔物240b的外侧壁的一部分沿第一凹槽102的侧壁的轮廊形成。在另一实施方式中，第一外部栅间隔物140b的外侧壁的一部分和第二外部栅间隔物 240b的外侧壁的一部分可以沿另一轮廊形成。第一外部栅间隔物140b的外侧壁和第二外部栅间隔物240b的外侧壁可以分别不包括沿第一凹槽102的侧壁的轮廊延伸的部分。
参考图12，第一内部栅间隔物140a的一部分和第二内部栅间隔物240a 的一部分可以被蚀刻。通过去除第一内部栅间隔物140a的在第一凹槽102 的侧壁与第一外部栅间隔物140b之间的一部分，第一气隙170的一部分可以在第一凹槽102的侧壁与第一外部栅间隔物140b之间延伸。
图13和14示出半导体器件的其它实施方式。作为参考，图13是沿图1 的线C-C截取的剖面图以及图14是沿图1的线D-D截取的剖面图。
参考图13和14，第一外延图案150和第二外延图案250，其沿第一栅电极120的一个侧壁布置成一条线，可以彼此不接触。然而，第一气隙170 可以在第一外延图案150和第二外延图案250与场绝缘膜105之间。即使第一外延图案150和第二外延图案250没有彼此接触，第一气隙170也可以由于蚀刻停止膜160而形成在场绝缘膜的第二区域107上。此外，即使第一外延图案150和第二外延图案250没有彼此接触，所述两个图案150、250也可以紧密地布置。因而，蚀刻停止膜160可以填充第一外延图案150与第二外延图案250之间的最短的偏移区域。第一气隙170可以例如用以上工艺形成。
第一气隙170可以被第一外延图案150、第二外延图案250、蚀刻停止膜160、第一栅间隔物140、第二栅间隔物240、第一鳍间隔物145、第二鳍间隔物245和场绝缘膜105围绕。因而，在第一凹槽102的侧壁上的阻挡衬垫140、145、240、245，场绝缘膜105，蚀刻停止膜160，第一外延图案150 和第二外延图案250可以围绕第一气隙170。
图13示出包括第一外延图案150和/或第二外延图案250的半导体图案没有在蚀刻停止膜160与第一气隙170之间。取决于第一鳍型图案与第二鳍型图案之间的哪部分被分割，可以存在被分割的区域，包括第一外延图案150 和第二外延图案250的半导体图案在该被分割的区域中布置在蚀刻停止膜 160与第一气隙170之间。
此外，图14示出蚀刻停止膜160没有形成在限定第一外延图案150的第一气隙170的侧壁上，也没有形成在第二外延图案250的限定第一气隙170 的侧壁上。在另一实施方式中，蚀刻停止膜160可以以不同的方式形成。
在一个实施方式中，在完全填充第一外延图案150和第二外延图案250 之间的最短偏移区域之前，蚀刻停止膜160的一部分可以沉积在第一外延图案150的限定第一气隙170的侧壁和第二外延图案250的限定第一气隙170 的侧壁上。
在参考图13至14说明的半导体器件中，第一鳍型图案110和第二鳍型图案210可以包括相同类型的晶体管的沟道区或不同类型的晶体管的沟道区。
图15和16示出半导体器件的其它实施方式。图15是沿图1的线C-C 截取的剖面图，图16是沿图1的线D-D截取的剖面图。
参考图15和16，第一外延图案150和第二外延图案250，其沿第一栅电极120的一个侧壁设置成一条线，可以彼此不接触。此外，气隙可以不在第一外延图案150和第二外延图案250与场绝缘膜105之间。因而，可以不形成用第一外延图案150和第二外延图案250覆盖的气隙。
如图16中所示，沿第一外延图案150的外周延伸的蚀刻停止膜160可以不直接连接到沿第二外延图案250的外周延伸的蚀刻停止膜160。沿第一外延图案150的外周延伸的蚀刻停止膜160可以连接到沿第二外延图案250 的外周延伸的蚀刻停止膜160，其中蚀刻停止膜160形成在第一凹槽102的侧壁和底表面上。
在参考图15至16说明的半导体器件中，第一鳍型图案110和第二鳍型图案210可以包括相同类型的晶体管的沟道区或不同类型的晶体管的沟道区。
图17示出半导体器件的另一实施方式并且对应于沿图1的线C-C截取的剖面图。参考图17，根据一些示例性实施方式的半导体器件还可以包括第一盖图案180和第二盖图案280。第一栅电极120可以部分地填充第一沟槽 140t。第一盖图案180可以形成在第一栅电极120上。第一盖图案180可以填充在形成第一栅电极120之后剩余的其余的第一沟槽140t。第二栅电极220 可以部分地填充第二沟槽240t。第二盖图案280可以形成在第二栅电极220上。第二盖图案280可以填充在形成第二栅电极220之后剩余的其余的第二沟槽240t。
虽然图17示出第一栅绝缘膜125没有在第一栅间隔物140和第一盖图案180之间，并且第二栅绝缘膜225没有在第二栅间隔物240和第二盖图案 280之间，但是这仅被提供用于说明的方便，示例性实施方式不限于此。
第一盖图案180的上表面和第二盖图案280的上表面可以分别被置于与层间绝缘膜190的上表面相同的平面上。第一盖图案180和第二盖图案280 可以包括例如具有对下层间绝缘膜190的蚀刻选择性的材料。第一盖图案 180和第二盖图案280可以包括硅氮化物(SiN)、硅氮氧化物(SiON)、硅氧化物(SiO2)、硅碳氮化物(SiCN)、硅氧碳氮化物(SiOCN)和其组合的至少之一。
图18示出半导体器件的布局实施方式。图19示出沿图18中的线C-C 和E-E截取的剖面图。图20示出沿图18的线F-F截取的剖面图。沿图18 的线A-A截取的剖面图可以与图2A或图2B基本上相同。沿图18的线B-B 截取的剖面图可以与图3A或图3B基本上相同。
参考图18至20，半导体器件还可以包括第三鳍型图案310和第三外延图案350。第三鳍型图案310可以在基板100上且在第一方向上X纵长地延伸。第三鳍型图案310可以从基板100突出。
第一至第三鳍型图案110、210、310可以彼此相邻。第一至第三鳍型图案110、210、310可以平行。第一至第三鳍型图案110、210、310可以布置在第二方向Y上。第二鳍型图案210可以在第一鳍型图案110和第三鳍型图案310之间。第一鳍型图案110的长侧和第二鳍型图案210的长侧可以彼此面对。第一鳍型图案110的长侧和第三鳍型图案310的长侧可以彼此面对。在这种情形下，第一鳍型图案110和第二鳍型图案210可以偏移第一节距 (P1)，第二鳍型图案210和第三鳍型图案310可以偏移第二节距(P2)。
在根据一些示例性实施方式的半导体器件中，第一鳍型图案110和第二鳍型图案210从彼此偏移的距离P1可以小于第二鳍型图案210和第三鳍型图案310从彼此偏移的距离P2。
在参考图18至20说明的半导体器件中，第一鳍型图案110和第二鳍型图案210可以包括相同类型的晶体管的沟道区。第二鳍型图案210和第三鳍型图案310可以包括相同类型的晶体管的沟道区或不同类型的晶体管的沟道区。
场绝缘膜105可以形成在基板100上。场绝缘膜105可以在第一鳍型图案110和第二鳍型图案210之间并且在第二鳍型图案210和第三鳍型图案 310之间。
类似于图3A和3B，场绝缘膜105可以部分地覆盖第三鳍型图案310。场绝缘膜105可以部分地覆盖第三鳍型图案310的侧壁。
第一栅电极120和第二栅电极220可以分别在第二方向Y上延伸。第一栅电极120和第二栅电极220可以交叉第一至第三鳍型图案110、210、310。
第一栅电极120和第二栅电极220可以分别形成在第一鳍型图案110、第二鳍型图案210、第三鳍型图案310和场绝缘膜105上。第一栅电极120 和第二栅电极220可以围绕突出得高于第一场绝缘膜105的上表面的第一至第三鳍型图案110、210、310。
第一凹槽102可以形成在场绝缘膜105内在第一鳍型图案110和第二鳍型图案210之间以及在第一栅电极120和第二栅电极220之间。第二凹槽103 可以形成在场绝缘膜105内在第二鳍型图案210和第三鳍型图案310之间以及在第一栅电极120和第二栅电极220之间。因而，第一凹槽102可以形成在场绝缘膜105内在第一鳍型图案110和第二鳍型图案210之间并且在第一栅电极120的一侧。此外，第二凹槽103可以形成在场绝缘膜105内在第二鳍型图案210和第三鳍型图案310之间并且在第一栅电极120的一侧。
基于第二鳍型图案210，第一凹槽102可以邻近第一鳍型图案110并且第二凹槽103可以邻近第二鳍型图案210。第一凹槽102的深度和第二凹槽 103的深度可以是例如大于或等于15nm并且小于或等于60nm。在第一凹槽 102的最高部分上，第一凹槽102的侧壁与场绝缘膜105的交叠第一栅电极 120的上表面之间的角度可以大于0度且小于或等于120度。在第二凹槽103 的最高部分上，第二凹槽103的侧壁与场绝缘膜105的交叠第一栅电极120 的上表面之间的角度可以大于0度且小于或等于120度。
第一栅间隔物140可以在第一栅电极120的侧壁上。第一栅间隔物140 可以包括沿第一凹槽102的侧壁延伸的部分以及沿第二凹槽103的侧壁延伸的部分。
第二栅间隔物240可以形成在第二栅电极220的侧壁上。第二栅间隔物 240可以包括沿第一凹槽102的侧壁延伸的部分以及沿第二凹槽103的侧壁延伸的部分。
第三鳍间隔物345可以在第一栅电极120和第二栅电极220之间并且在第三鳍型图案310的侧壁上。第三鳍间隔物345可以在第二凹槽103的侧壁上。
第二鳍间隔物245之一可以形成在第一凹槽102的侧壁上并且其它的第二鳍间隔物245可以形成在第二凹槽103的侧壁上。第二鳍间隔物245和第三鳍间隔物345可以形成在第二凹槽103的彼此面对的侧壁上。第一栅间隔物140的一部分、第二栅间隔物240的一部分、第一鳍间隔物145和第二鳍间隔物245可以沿第一凹槽102的侧壁的周边形成。第一栅间隔物140的一部分、第二栅间隔物240的一部分、第二鳍间隔物245和第三鳍间隔物345 可以沿第二凹槽103的侧壁的周边形成。
第三外延图案350可以在第一栅电极120与第二栅电极220之间。第三外延图案350可以在第三鳍型图案310上。第三外延图案350可以在使用第三鳍型图案310作为沟道区的晶体管的源极/漏极中。第三外延图案350可以是半导体图案。
当第三鳍型图案310包括PMOS晶体管的沟道区时，第三外延图案350 可以包括压应力材料。例如，压应力材料可以是具有比Si的晶格常数大的晶格常数的材料，诸如SiGe。例如，压应力材料可以通过在第三鳍型图案 310上施加压应力而提高沟道区中的载流子迁移率。
当第三鳍型图案310包括NMOS晶体管的沟道区时，第三外延图案350 可以包括张应力材料。例如，当第三鳍型图案310是Si时，第三外延图案 350可以是具有比Si的晶格常数小的晶格常数的材料，诸如SiC。例如，张应力材料可以通过在第三鳍型图案310上施加张应力而提高沟道区中的载流子迁移率。在一个实施方式中，当第三鳍型图案310是Si时，第三外延图案350可以是硅外延图案。
在根据一些示例性实施方式的半导体器件中，第一外延图案150和第二外延图案250可以彼此接触，但是第二外延图案250和第三外延图案350可以彼此不接触。彼此接触的第一外延图案150和第二外延图案250可以沿第一栅电极120的一个侧壁设置成一条线。没有彼此接触的第二外延图案250 和第三外延图案350也可以沿第一栅电极120的一个侧壁设置成一条线。
第一气隙170可以形成在第一鳍型图案110和第二鳍型图案210之间的场绝缘膜105上。第一气隙170可以用彼此接触的第一外延图案150和第二外延图案250覆盖。
然而，气隙可以不形成在彼此相邻的第二鳍型图案210和第三鳍型图案 310之间的场绝缘膜105上。例如，用第二外延图案250和第三外延图案350 覆盖的气隙可以不形成在彼此相邻的第二鳍型图案210和第三鳍型图案310 之间的场绝缘膜105上。
蚀刻停止膜160可以不形成在第一鳍型图案110和第二鳍型图案210之间以及第一栅电极120和第二栅电极220之间的第一凹槽102的侧壁和底表面上。然而，蚀刻停止膜160可以形成在第二鳍型图案210和第三鳍型图案 310之间以及第一栅电极120和第二栅电极220之间的第二凹槽103的侧壁和底表面上。第一气隙170可以在第一凹槽102内，但是没有气隙在第二凹槽103内。
虽然图18至20描述了第一至第三鳍型图案110、210、310彼此相邻，但是示例性实施方式不限于此。
因而，基板100可以包括从彼此偏移的第一区域和第二区域。即使偏移了第一节距P1的鳍型图案形成在第一区域上并且偏移了大于第一节距P1的第二节距P2的鳍型图案形成在第二区域上，参考图18至20说明的示例性实施方式也能够被明显地应用。
图21至24示出半导体器件的其它实施方式。图21和23是沿图18的线C-C和E-E截取的剖面图。图22和24是沿图18的线F-F截取的剖面图。
参考图21和22，第一外延图案150和第二外延图案250，其沿第一栅电极120的一个侧壁布置成一条线，可以彼此不接触。然而，第一气隙170 可以在第一外延图案150和第二外延图案250与场绝缘膜105之间。即使第一外延图案150和第二外延图案250没有彼此接触，第一气隙170也可以由于蚀刻停止膜160而形成在第一鳍型图案110和第二鳍型图案210之间的场绝缘膜105上。第一气隙170可以用蚀刻停止膜160以及没有彼此接触的第一外延图案150和第二外延图案250覆盖。
参考图23和24，半导体器件还可以包括在彼此相邻的第二鳍型图案210 和第三鳍型图案310之间的场绝缘膜105上的第二气隙175。第二外延图案 250和第三外延图案350，其沿第一栅电极120的一个侧壁设置成一条线，可以彼此不接触。然而，第二气隙175可以在第二外延图案250和第三外延图案350与场绝缘膜105之间。
即使第二外延图案250和第三外延图案350没有彼此接触，第二气隙175 也可以由于蚀刻停止膜160而形成在第二鳍型图案210和第三鳍型图案310 之间的场绝缘膜105上。第二气隙175可以用蚀刻停止膜160以及没有彼此接触的第二外延图案250和第三外延图案350覆盖。第一气隙170可以被限定在第一凹槽102内并且第二气隙175可以在第二凹槽103内。
图25示出半导体器件的电路的实施方式。图26示出图25中的半导体器件的布局实施方式。
参考图25，半导体器件可以包括在电源节点VCC和接地节点VSS之间彼此并联连接的一对反相器INV1和INV2以及分别连接到反相器INV1和 INV2的输出节点的第一传输晶体管PS1和第二传输晶体管PS2。第一传输晶体管PS1和第二传输晶体管PS2可以分别连接到位线BL和互补位线/BL。第一传输晶体管PS1和第二传输晶体管PS2的栅极可以连接到字线WL。
第一反相器INV1包括串联连接的第一上拉晶体管PU1和第一下拉晶体管PD1。第二反相器INV2包括串联连接的第二上拉晶体管PU2和第二下拉晶体管PD2。第一上拉晶体管PU1和第二上拉晶体管PU2可以是PFET晶体管。第一下拉晶体管PD1和第二下拉晶体管PD2可以是NFET晶体管。此外，为了使第一反相器INV1和第二反相器INV2构造一个闩锁电路，第一反相器INV1的输入节点连接到第二反相器INV2的输出节点。第二反相器INV2的输入节点连接到第一反相器INV1的输出节点。
参考图25和26，从彼此偏移的第一有源区510、第二有源区520、第三有源区530、第四有源区540、第五有源区550和第六有源区560可以分别形成为在一个方向(例如图26的水平方向)纵长地延伸。第二有源区520 和第五有源区550可以延伸得比第一有源区510、第三有源区530、第四有源区540和第六有源区560短。
此外，第一栅线571、第二栅线572、第三栅线573和第四栅线574可以在其它方向(例如图26的竖直方向)上纵长地延伸并且可以交叉第一有源区510至第六有源区560。例如，第一栅线571可以完全交叉第一至第三有源区510、520、530，并且可以部分地交叠第五有源区550的端部。第三栅线573可以完全交叉第四至第六有源区540、550、560并且可以部分地交叠第二有源区520的端部。第二栅线572可以交叉第一有源区510和第三有源区530。第四栅线574可以交叉第四有源区540和第六有源区560。
如所示出的，第一上拉晶体管PU1可以靠近第一栅线571与第二有源区 520的交叉区域。第一下拉晶体管PD1可以靠近第一栅线571与第一有源区 510和第三有源区530的交叉区域。第一传输晶体管PS1可以靠近第二栅线 572与第一有源区510和第三有源区530的交叉区域。
第二上拉晶体管PU2可以靠近第三栅线573与第五有源区550的交叉区域。第二下拉晶体管PD2可以靠近第三栅线573与第四有源区540和第六有源区560的交叉区域。第二传输晶体管PS2可以靠近第四栅线574与第四有源区540和第六有源区560的交叉区域。
源极/漏极可以在第一至第四栅线571-574与第一至第六有源区510、 520、530、540、550、560的交叉区域的不同侧，并且可以形成多个接触570。此外，第一共用接触581可以同时连接第二有源区520、第三栅线573和布线591。第二共用接触582可以同时连接第五有源区550、第一栅线571和布线592。
即使图26示出作为n型晶体管的下拉晶体管PD1、PD2和传输晶体管 PS1、PS2被限定在多个有源区附近，示例性实施方式可以不限于此。
参考图18和26，第三有源区530可以对应于第一鳍型图案110，第一有源区510可以对应于第二鳍型图案210，第二有源区520可以对应于第三鳍型图案310。第一栅线571可以对应于第一栅电极120。当不包括图26中的接触时，沿图26的线G-G截取的剖面图可以类似于沿图18的线C-C截取的剖面图，沿图26的线H-H截取的剖面图可以类似于沿图18的线E-E截取的剖面图。此外，沿图26的线I-I截取的剖面图可以类似于沿图18的线F-F截取的剖面图。
因而，第三鳍型图案310可以在静态随机存取存储器(SRAM)的PMOS 区域上，第一鳍型图案110和第二鳍型图案210可以在SRAM的NMOS区域上。
图27至34示出用于制造半导体器件的方法的各种阶段。图28示出沿图27的线J-J截取的剖面图，图30是沿图29的线K-K截取的剖面图。
参考图27和28，在第一方向X上延伸的第一鳍型图案110和第二鳍型图案210可以形成在基板100上。第一鳍型图案110和第二鳍型图案210可以平行地形成并且在第二方向Y上布置。
场绝缘膜105可以形成为部分地覆盖基板100上的第一鳍型图案110和第二鳍型图案210。场绝缘膜105可以形成在第一鳍型图案110和第二鳍型图案210之间。场绝缘膜105可以部分地覆盖第一鳍型图案110的侧壁和第二鳍型图案210的侧壁。第一鳍型图案110的上表面和第二鳍型图案210的上表面可以向上突出得高于场绝缘膜105的上表面。
参考图29和30，交叉第一鳍型图案110和第二鳍型图案210的第一虚设栅电极121和第二虚设栅电极221可以形成在场绝缘膜105上。第一虚设栅电极121和第二虚设栅电极221可以通过用掩模图案2001执行蚀刻工艺而形成在场绝缘膜105上。第一虚设栅电极121和第二虚设栅电极221可以分别在第二方向Y上延伸并形成。
第一虚设栅绝缘膜125p可以形成在第一虚设栅电极121和场绝缘膜105 之间。第二虚设栅绝缘膜225p可以形成在第二虚设栅电极221和场绝缘膜 105之间。第一虚设栅绝缘膜125p和第二虚设栅绝缘膜225p也可以分别形成在第一鳍型图案110和第二鳍型图案210上。第一虚设栅电极121和第二虚设栅电极221可以分别包括例如多晶硅或非晶硅。
参考图31，场绝缘膜105的一部分可以使用第一虚设栅电极121和第二虚设栅电极221作为掩模被去除。第一凹槽102可以通过去除场绝缘膜105 的一部分而形成在场绝缘膜105内。例如，第一凹槽102可以使用蚀刻工艺形成。此外，在第一凹槽102的最高部分上的第一凹槽102的侧壁的倾斜度可以通过调整用于形成第一凹槽102的工艺参数诸如蚀刻工艺的时间、蚀刻剂的浓度等等而被调整。
参考图32，第一栅间隔物140可以沿第一虚设栅电极121的侧壁和第一凹槽102的侧壁形成。第二栅间隔物240可以沿第二虚设栅电极221的侧壁和第一凹槽102的侧壁形成。在第一栅间隔物140和第二栅间隔物240形成的同时，也可以例如在第一鳍型图案110和第二鳍型图案210的侧壁上形成第一鳍间隔物(例如图5的145)和第二鳍间隔物245。
如在图2A和2B中一样，用于形成第一外延图案150的沟槽可以通过去除第一栅间隔物140和第二栅间隔物240之间的第一鳍型图案110形成。用于形成第二外延图案250的沟槽可以通过去除第一栅间隔物140和第二栅间隔物240之间的第二鳍型图案210形成。
参考图33，第一外延图案150和第二外延图案250可以形成在第一鳍型图案110和第二鳍型图案210上。蚀刻停止膜160可以形成在第一外延图案 150和第二外延图案250上。蚀刻停止膜160也可以形成在第一虚设栅电极 121和第二虚设栅电极221上。
然后层间绝缘膜190可以形成于在其中形成了蚀刻停止膜160的场绝缘膜105上。层间绝缘膜190可以覆盖第一虚设栅电极121和第二虚设栅电极 221。通过平坦化层间绝缘膜190，第一虚设栅电极121的上表面和第二虚设栅电极221的上表面可以暴露。在层间绝缘膜190的平坦化期间，掩模图案 2001可以被去除。
通过以上工艺，围绕第一栅间隔物140的外侧壁和第二栅间隔物240的外侧壁并且暴露第一虚设栅电极121的上表面和第二虚设栅电极221的上表面的层间绝缘膜190可以被形成。
参考图34，第一沟槽140t可以通过去除第一虚设栅电极121和第一虚设栅绝缘膜125p而形成在层间绝缘膜190内。第二沟槽240t可以通过去除第二虚设栅电极221和第二虚设栅绝缘膜225p而形成在层间绝缘膜190内。
接着，参考图4，沿第一沟槽140t的侧壁和底表面的第一栅绝缘膜125 以及沿第二沟槽240t的侧壁和底表面的第二栅绝缘膜225可以被形成。填充第一沟槽140t的第一栅电极120可以形成在第一栅绝缘膜125上。填充第二沟槽240t的第二栅电极220可以形成在第二栅绝缘膜225上。
在此已经公开了示例实施方式，虽然采用了专用术语，但是它们仅以一般性和描述性意义被使用和解释而不用于限制。在一些情况下，如到提交本申请为止对于本领域的普通技术人员来说可能显然的是，结合具体实施方式描述的特征、特性和/或元件可以被单独地使用，或者可以与结合其它实施方式描述的特征、特性和/或元件一起使用，除非另外明确表明。因此，本领域的普通技术人员将理解，可以在形式和细节上进行各种改变，而不脱离如由权利要求书所阐述的本发明的精神和范围。
2016年5月31日提交的发明名称为“Semiconductor Device and Method forFabricating the Same(半导体器件以及用于制造半导体器件的方法)”的韩国专利申请第10-2016-0067531号通过整体引用被合并于此。

Claims (20)

1.一种半导体器件，包括：
在基板上的包括第一区域和第二区域的场绝缘膜；
在所述场绝缘膜的所述第二区域上的栅电极；
在所述场绝缘膜的所述第一区域中的凹槽，所述凹槽的底表面比所述第二区域的上表面更靠近所述基板；以及
沿所述栅电极的侧壁和所述凹槽的侧壁的栅间隔物。
2.根据权利要求1所述的半导体器件，其中所述栅间隔物包括：
顺序堆叠在所述栅电极的所述侧壁上的内部间隔物和外部间隔物。
3.根据权利要求2所述的半导体器件，其中从所述栅电极的上表面到所述场绝缘膜的所述第二区域的上表面的距离小于从所述栅电极的所述上表面到所述外部间隔物的最低部分的距离。
4.如权利要求2所述的半导体器件，其中：
所述内部间隔物具有L形状，以及
所述外部间隔物具有I形。
5.根据权利要求1所述的半导体器件，还包括：
在所述场绝缘膜的所述第一区域上的半导体图案，
其中从所述栅电极的上表面到所述半导体图案的底表面的距离小于从所述栅电极的所述上表面到所述场绝缘膜的所述第二区域的上表面的距离。
6.根据权利要求5所述的半导体器件，还包括：
在所述半导体图案和所述场绝缘膜之间的气隙。
7.根据权利要求1所述的半导体器件，还包括：
在所述场绝缘膜的所述第二区域上的由所述栅间隔物限定的沟槽；以及
沿所述沟槽的侧壁和底表面延伸的高介电常数栅绝缘膜。
8.根据权利要求1所述的半导体器件，还包括：
在所述场绝缘膜的所述第一区域上的从所述栅间隔物突出的绝缘图案，其中所述绝缘图案基本上平行于所述场绝缘膜的所述第二区域的上表面。
9.根据权利要求1所述的半导体器件，其中从所述栅电极的上表面到所述场绝缘膜的所述第二区域的上表面的第一距离小于从所述栅电极的所述上表面到所述栅间隔物的最低部分的第二距离。
10.一种半导体器件，包括：
在基板上的彼此相邻的第一鳍型图案和第二鳍型图案；
场绝缘膜，覆盖所述第一鳍型图案的一部分和所述第二鳍型图案的一部分并且在所述第一鳍型图案和所述第二鳍型图案之间的所述基板上；
第一栅电极和第二栅电极，在所述场绝缘膜上且交叉所述第一鳍型图案和所述第二鳍型图案，所述第一栅电极邻近所述第二栅电极；
在所述第一栅电极和所述第二栅电极之间的所述场绝缘膜中的凹槽，所述凹槽的底表面比所述场绝缘膜的其上设置所述第一栅电极和第二栅电极的区域的上表面更靠近所述基板；
在所述凹槽的侧壁上且包括第一部分和第二部分的衬垫，所述衬垫的所述第一部分在所述第一栅电极的侧壁和所述第二栅电极的侧壁上并且所述衬垫的所述第二部分在所述第一鳍型图案的侧壁和所述第二鳍型图案的侧壁上；
第一外延图案，在所述第一栅电极和所述第二栅电极之间的所述第一鳍型图案上；以及
第二外延图案，在所述第一栅电极和所述第二栅电极之间的所述第二鳍型图案上。
11.根据权利要求10所述的半导体器件，其中所述衬垫不在所述凹槽的底表面的至少一部分上。
12.如权利要求10所述的半导体器件，其中所述衬垫的所述第一部分的高度大于所述衬垫的所述第二部分的高度。
13.根据权利要求10所述的半导体器件，还包括：
被所述衬垫、所述第一外延图案和所述第二外延图案围绕的气隙。
14.根据权利要求10所述的半导体器件，还包括：
在所述第一外延图案和所述第二外延图案上的蚀刻停止膜；以及
被所述衬垫、所述蚀刻停止膜、所述第一外延图案和所述第二外延图案围绕的气隙。
15.如权利要求14所述的半导体器件，其中所述第一外延图案不接触所述第二外延图案。
16.一种半导体器件，包括：
在基板上的邻近第二鳍型图案的第一鳍型图案；
第三鳍型图案，在所述第一鳍型图案和所述第二鳍型图案之间的所述基板上，所述第三鳍型图案和所述第一鳍型图案之间的距离大于所述第三鳍型图案和所述第二鳍型图案之间的距离；
场绝缘膜，覆盖所述第一鳍型图案的一部分、所述第二鳍型图案的一部分以及所述第三鳍型图案的一部分，在所述第一鳍型图案和所述第二鳍型图案之间以及所述第二鳍型图案和所述第三鳍型图案之间的所述基板上；
栅电极，在所述场绝缘膜上并且交叉所述第一至第三鳍型图案；
第一凹槽，在所述第一鳍型图案和所述第三鳍型图案之间的所述场绝缘膜中，所述第一凹槽的底表面比所述第一鳍型图案和所述第三鳍型图案之间的所述场绝缘膜的其上设置所述栅电极的区域的上表面更靠近所述基板；
第二凹槽，在所述第二鳍型图案和所述第三鳍型图案之间的所述场绝缘膜中，所述第二凹槽的底表面比所述第二鳍型图案和所述第三鳍型图案之间的所述场绝缘膜的其上设置所述栅电极的区域的上表面更靠近所述基板；
栅间隔物，沿所述栅电极的侧壁、所述第一凹槽的侧壁和所述第二凹槽的侧壁延伸；
在所述第一鳍型图案上的第一外延图案；
在所述第二鳍型图案上的第二外延图案；以及
在所述第三鳍型图案上的第三外延图案。
17.根据权利要求16所述的半导体器件，还包括：
气隙，在所述第二鳍型图案和所述第三鳍型图案之间的所述场绝缘膜上被所述第二外延图案和所述第三外延图案覆盖，其中用所述第一外延图案和所述第三外延图案覆盖的气隙不在所述第一鳍型图案和所述第三鳍型图案之间的所述场绝缘膜上。
18.根据权利要求16所述的半导体器件，还包括：
第一气隙，在所述第一鳍型图案和所述第三鳍型图案之间的所述场绝缘膜上被所述第一外延图案和所述第三外延图案覆盖；以及
第二气隙，在所述第二鳍型图案和所述第三鳍型图案之间的所述场绝缘膜上被所述第二外延图案和所述第三外延图案覆盖。
19.根据权利要求16所述的半导体器件，其中：
所述第二外延图案与所述第三外延图案接触，以及
所述第一外延图案不与所述第三外延图案接触。
20.根据权利要求16所述的半导体器件，其中：
所述第一鳍型图案在静态随机存取存储器的PMOS区域中，以及
所述第二鳍型图案和所述第三鳍型图案在所述静态随机存取存储器的NMOS区域中。
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