CN110571195B - 一种sram及其制造方法和电子装置 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 31
- 230000003068 static effect Effects 0.000 title description 4
- 229910052751 metal Inorganic materials 0.000 claims abstract description 153
- 239000002184 metal Substances 0.000 claims abstract description 153
- 239000004065 semiconductor Substances 0.000 claims abstract description 91
- 239000000758 substrate Substances 0.000 claims abstract description 87
- 238000000034 method Methods 0.000 claims abstract description 57
- 230000005540 biological transmission Effects 0.000 claims abstract description 5
- 238000002955 isolation Methods 0.000 claims description 18
- 150000002500 ions Chemical class 0.000 claims description 13
- 238000002513 implantation Methods 0.000 claims description 12
- 238000005468 ion implantation Methods 0.000 claims description 8
- 238000012546 transfer Methods 0.000 claims description 7
- 239000002019 doping agent Substances 0.000 claims description 5
- 238000002347 injection Methods 0.000 claims description 4
- 239000007924 injection Substances 0.000 claims description 4
- 239000010410 layer Substances 0.000 description 186
- 230000035882 stress Effects 0.000 description 45
- 239000000463 material Substances 0.000 description 42
- 230000006870 function Effects 0.000 description 21
- 230000008569 process Effects 0.000 description 14
- 125000006850 spacer group Chemical group 0.000 description 12
- 238000005229 chemical vapour deposition Methods 0.000 description 11
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 10
- 229910052581 Si3N4 Inorganic materials 0.000 description 9
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 9
- 238000005530 etching Methods 0.000 description 8
- 239000011229 interlayer Substances 0.000 description 8
- 229910052814 silicon oxide Inorganic materials 0.000 description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 7
- 210000000746 body region Anatomy 0.000 description 7
- 229910052710 silicon Inorganic materials 0.000 description 7
- 239000010703 silicon Substances 0.000 description 7
- 230000000873 masking effect Effects 0.000 description 6
- 229920002120 photoresistant polymer Polymers 0.000 description 6
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 5
- 238000000231 atomic layer deposition Methods 0.000 description 5
- 238000000151 deposition Methods 0.000 description 5
- 230000004888 barrier function Effects 0.000 description 4
- 230000036961 partial effect Effects 0.000 description 4
- 238000005240 physical vapour deposition Methods 0.000 description 4
- 230000002829 reductive effect Effects 0.000 description 4
- 239000010409 thin film Substances 0.000 description 4
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 3
- 238000011161 development Methods 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 239000007789 gas Substances 0.000 description 3
- 239000012212 insulator Substances 0.000 description 3
- 230000001590 oxidative effect Effects 0.000 description 3
- 239000012495 reaction gas Substances 0.000 description 3
- 239000000126 substance Substances 0.000 description 3
- 238000001039 wet etching Methods 0.000 description 3
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 2
- 239000012159 carrier gas Substances 0.000 description 2
- 229910052681 coesite Inorganic materials 0.000 description 2
- 229910052906 cristobalite Inorganic materials 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- PZPGRFITIJYNEJ-UHFFFAOYSA-N disilane Chemical compound [SiH3][SiH3] PZPGRFITIJYNEJ-UHFFFAOYSA-N 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 238000000171 gas-source molecular beam epitaxy Methods 0.000 description 2
- 229910000449 hafnium oxide Inorganic materials 0.000 description 2
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 2
- MRELNEQAGSRDBK-UHFFFAOYSA-N lanthanum(3+);oxygen(2-) Chemical compound [O-2].[O-2].[O-2].[La+3].[La+3] MRELNEQAGSRDBK-UHFFFAOYSA-N 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 238000002360 preparation method Methods 0.000 description 2
- 238000004886 process control Methods 0.000 description 2
- 238000001289 rapid thermal chemical vapour deposition Methods 0.000 description 2
- 229910000077 silane Inorganic materials 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- 229910052682 stishovite Inorganic materials 0.000 description 2
- 229910003468 tantalcarbide Inorganic materials 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- 229910052905 tridymite Inorganic materials 0.000 description 2
- 238000000038 ultrahigh vacuum chemical vapour deposition Methods 0.000 description 2
- 239000005922 Phosphane Substances 0.000 description 1
- XYFCBTPGUUZFHI-UHFFFAOYSA-N Phosphine Chemical compound P XYFCBTPGUUZFHI-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910003818 SiH2Cl2 Inorganic materials 0.000 description 1
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 description 1
- CEPICIBPGDWCRU-UHFFFAOYSA-N [Si].[Hf] Chemical compound [Si].[Hf] CEPICIBPGDWCRU-UHFFFAOYSA-N 0.000 description 1
- 238000004380 ashing Methods 0.000 description 1
- VKJLWXGJGDEGSO-UHFFFAOYSA-N barium(2+);oxygen(2-);titanium(4+) Chemical compound [O-2].[O-2].[O-2].[Ti+4].[Ba+2] VKJLWXGJGDEGSO-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 230000006355 external stress Effects 0.000 description 1
- 239000010408 film Substances 0.000 description 1
- 230000009969 flowable effect Effects 0.000 description 1
- 229910000078 germane Inorganic materials 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000013067 intermediate product Substances 0.000 description 1
- 230000000670 limiting effect Effects 0.000 description 1
- 230000015654 memory Effects 0.000 description 1
- 238000004377 microelectronic Methods 0.000 description 1
- 238000001451 molecular beam epitaxy Methods 0.000 description 1
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 1
- RVTZCBVAJQQJTK-UHFFFAOYSA-N oxygen(2-);zirconium(4+) Chemical compound [O-2].[O-2].[Zr+4] RVTZCBVAJQQJTK-UHFFFAOYSA-N 0.000 description 1
- 229910000064 phosphane Inorganic materials 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 239000000047 product Substances 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- VEALVRVVWBQVSL-UHFFFAOYSA-N strontium titanate Chemical compound [Sr+2].[O-][Ti]([O-])=O VEALVRVVWBQVSL-UHFFFAOYSA-N 0.000 description 1
- CZXRMHUWVGPWRM-UHFFFAOYSA-N strontium;barium(2+);oxygen(2-);titanium(4+) Chemical compound [O-2].[O-2].[O-2].[O-2].[Ti+4].[Sr+2].[Ba+2] CZXRMHUWVGPWRM-UHFFFAOYSA-N 0.000 description 1
- 239000003826 tablet Substances 0.000 description 1
- 229910001936 tantalum oxide Inorganic materials 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
- OGIDPMRJRNCKJF-UHFFFAOYSA-N titanium oxide Inorganic materials [Ti]=O OGIDPMRJRNCKJF-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 229910001928 zirconium oxide Inorganic materials 0.000 description 1
- GFQYVLUOOAAOGM-UHFFFAOYSA-N zirconium(iv) silicate Chemical compound [Zr+4].[O-][Si]([O-])([O-])[O-] GFQYVLUOOAAOGM-UHFFFAOYSA-N 0.000 description 1
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
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- H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
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Abstract
本发明提供一种SRAM及其制造方法和电子装置，所述方法包括：提供半导体衬底，在半导体衬底上形成有第一鳍片结构和第二鳍片结构；在半导体衬底上形成彼此间隔设置的第一伪栅极结构和第二伪栅极结构，其中，第一伪栅极结构横跨第一鳍片结构以及第二鳍片结构，第二伪栅极结构横跨所述第二鳍片结构与第一传输门晶体管区相邻的区域；在第一伪栅极结构两侧的所述第二鳍片结构中、以及所述第二伪栅极结构两侧的第二鳍片结构中形成应力外延层；去除第一伪栅极结构和第二伪栅极结构，以分别形成第一栅极凹槽和第二栅极凹槽；去除第二栅极凹槽中露出的部分第二鳍片结构，以形成第一沟槽；形成第一金属栅极结构和第二金属栅极结构。
Description
技术领域
本发明涉及半导体技术领域，具体而言涉及一种SRAM及其制造方法和电子装置。
背景技术
在半导体存储技术领域中，随着微电子技术的不断发展，存储器呈现出高集成度、快速、低功耗的发展趋势。相比于动态随机存取存取器(DRAM)，静态随机存取存储器(SRAM)不需要刷新电路即能保存内部存储的数据，而且，不像DRAM那样需要每隔一段时间固定刷新充电来保持内部数据，因此，SRAM近年来存储领域中得到了广泛的应用。
随着鳍型场效应晶体管(FinFET，简称“鳍型晶体管”)被应用到逻辑器件中，有一些设计将鳍型场效应晶体管作为SRAM单元的晶体管器件，以提高SRAM的密度和性能。在FinFET SRAM常规制备工艺中其下拉晶体管(PD)和传输门晶体管(PG)共享相同的掩模(mask)和工艺条件，并且它们的布局也相同，它们的鳍片和栅极的关键尺寸(CD)也相同。通过大量的晶圆允收测试(WAT)数据追踪，发现下拉晶体管和传输门晶体管电气数据(Ion/Vth)不同。传输门晶体管倾向于具有较大的Vth变化，这主要是由于SRAM局部布局不对称，这主要是由于SRAM局部布局不对称，使传输门晶体管和下拉晶体管分别遭受浅沟槽隔离结构(STI)和外延(Epi)不同的应力，从而导致传输门晶体管的局部变化更严重。因此，如何缩减传输门晶体管相对下拉晶体管的局部变化是一个问题。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
针对目前存在的问题，本发明一方面提供一种SRAM的制造方法，包括：
提供半导体衬底，在所述半导体衬底上形成有第一鳍片结构和第二鳍片结构，其中，所述第一鳍片结构和所述第二鳍片结构在所述半导体衬底表面上的投影关于两者之间的中心线对称；
在所述半导体衬底上形成彼此间隔设置的第一伪栅极结构和第二伪栅极结构，其中，所述第一伪栅极结构横跨第一下拉晶体管区内的所述第一鳍片结构以及第一上拉晶体管区内的所述第二鳍片结构，所述第二伪栅极结构横跨所述第二鳍片结构与第一传输门晶体管区相邻的区域；
在所述第一伪栅极结构两侧的所述第二鳍片结构中、以及所述第二伪栅极结构两侧的第二鳍片结构中预定形成源极和漏极的区域形成应力外延层；
去除所述第一伪栅极结构和所述第二伪栅极结构，以分别形成第一栅极凹槽和第二栅极凹槽；
去除所述第二栅极凹槽中露出的部分所述第二鳍片结构，以形成第一沟槽；
形成位于所述第一栅极凹槽内的第一金属栅极结构以及位于所述第二栅极凹槽和所述第一沟槽中的第二金属栅极结构。
示例性地，形成所述第一沟槽之后，形成所述第二金属栅极结构之前，还包括以下步骤：对所述第一沟槽内露出的部分所述第二鳍片结构进行N型掺杂离子注入，以形成注入区隔离所述第一沟槽两侧的位于所述第二鳍片结构中的源极和漏极。
示例性地，在形成所述第一沟槽之后，形成所述第二金属栅极结构之前，还包括以下步骤：在所述第一沟槽的表面形成第一绝缘层。
示例性地，在所述半导体衬底上还形成有第三鳍片结构和第四鳍片结构，所述第三鳍片结构和所述第四鳍片结构在所述半导体衬底表面上的投影关于两者之间的中心线对称，其中，所述第二伪栅极结构还横跨第二上拉晶体管区内的所述第三鳍片结构。
示例性地，所述第三鳍片结构位于所述第二鳍片结构和所述第四鳍片结构之间，其中，所述第二伪栅极结构还横跨第二下拉晶体管区内的所述第四鳍片结构。
示例性地，所述第一伪栅极结构还横跨位于所述第二上拉晶体管区外侧的所述第三鳍片结构，其中，在形成所述应力外延层的步骤中还包括在所述第一伪栅极结构两侧的第三鳍片结构中形成应力外延层的步骤。
示例性地，所述第一伪栅极结构还横跨位于所述第二上拉晶体管区外侧的所述第三鳍片结构，其中，在去除所述第二栅极凹槽中露出的部分所述第二鳍片结构以形成第一沟槽的步骤中还包括去除所述第一栅极凹槽中露出的部分所述第三鳍片结构，以形成第二沟槽的步骤。
示例性地，在形成所述第二沟槽之后、形成所述第一金属栅极结构之前，还包括以下步骤：
对所述第二沟槽内露出的部分所述第三鳍片结构进行N型掺杂离子注入，以形成注入区隔离所述第二沟槽两侧的源极和漏极；和/或，
在所述第二沟槽的表面形成第二绝缘层。
示例性地，还包括在所述半导体衬底上的所述第一鳍片结构上形成第一传输门晶体管的步骤，其中，形成所述第一传输门晶体管的方法包括以下步骤：
在所述半导体衬底上形成横跨位于所述第一传输门晶体管区内的第一鳍片结构的第三伪栅极结构，其中所述第三伪栅极结构、所述第二伪栅极结构和所述第一伪栅极结构彼此间隔；
去除所述第三伪栅极结构，以形成第三栅极凹槽；
在所述第三栅极凹槽中形成第三金属栅极结构。
示例性地，还包括在所述半导体衬底上的所述第四鳍片结构上形成第二传输门晶体管的步骤，其中，形成所述第二传输门晶体管的方法包括以下步骤：
在所述半导体衬底上形成横跨位于第二传输门晶体管区内的所述第四鳍片结构的第四伪栅极结构，其中所述第四伪栅极结构、所述第二伪栅极结构和所述第一伪栅极结构彼此间隔；
去除所述第四伪栅极结构，以形成第四栅极凹槽；
在所述第四栅极凹槽中形成第四金属栅极结构。
示例性地，形成所述第一金属栅极结构和第二金属栅极结构的步骤包括：
在所述第一栅极凹槽、第二栅极凹槽和所述第一沟槽的底部和侧壁上依次形成高k介电层、功函数层；
形成导电层填充所述第一栅极凹槽、第二栅极凹槽和所述第一沟槽，以形成所述第一金属栅极结构和所述第二金属栅极结构。
示例性地，在形成所述第一伪栅极结构和所述第二伪栅极结构之前，还包括以下步骤：
在所述第一鳍片结构和所述第二鳍片结构外侧的所述半导体衬底上形成隔离结构，所述隔离结构的顶面低于所述第一鳍片结构和所述第二鳍片结构的顶面。
本发明另一方面还提供一种SRAM，包括：
半导体衬底；
在所述半导体衬底上形成有第一鳍片结构和第二鳍片结构，其中，所述第一鳍片结构和第二鳍片结构在所述半导体衬底表面上的投影关于两者之间的中心线对称；
在所述半导体衬底上形成有彼此间隔设置的第一金属栅极结构和第二金属栅极结构，所述第一金属栅极结构横跨第一下拉晶体管区内的所述第一鳍片结构以及第一上拉晶体管区内的所述第二鳍片结构，所述第二金属栅极结构横跨所述第二鳍片结构与第一传输门晶体管区相邻的区域，其中，部分所述第二金属栅极结构填充到位于所述第二鳍片结构中的第一沟槽内；
在所述第一金属栅极结构两侧的所述第二鳍片结构中、以及所述第二金属栅极结构两侧的第二鳍片结构中的源极和漏极的区域形成有应力外延层。
示例性地，还包括：形成在所述第一沟槽周围的部分所述第二鳍片结构中的注入区以隔离所述第一沟槽两侧的位于所述第二鳍片结构中的源极和漏极，其中，所述注入区中掺杂有N型掺杂离子。
示例性地，在所述第二金属栅极结构的下方、所述第一沟槽的表面形成有第一绝缘层。
示例性地，在所述半导体衬底上还形成有第三鳍片结构和第四鳍片结构，所述第三鳍片结构和所述第四鳍片结构在所述半导体衬底表面上的投影关于两者之间的中心线对称，其中，所述第二金属栅极结构还横跨第二上拉晶体管区内的所述第三鳍片结构。
示例性地，所述第三鳍片结构位于所述第二鳍片结构和所述第四鳍片结构之间，其中，所述第二金属栅极结构还横跨第二下拉晶体管区内的所述第四鳍片结构。
示例性地，所述第一金属栅极结构还横跨所述第三鳍片结构，其中，在所述第一金属栅极结构两侧的所述第三鳍片结构中形成有应力外延层。
示例性地，部分所述第一金属栅极结构填充到位于所述第三鳍片结构中的第二沟槽内。
示例性地，在所述第二沟槽周围的部分所述第三鳍片结构中形成有注入区，以隔离所述第二沟槽两侧的位于所述第三鳍片结构内的源极和漏极，其中，所述注入区中掺杂有N型掺杂离子；和/或
在所述第一金属栅极结构下方的、所述第二沟槽的表面形成有第二绝缘层。
示例性地，还包括形成在所述第一鳍片结构上的第一传输门晶体管，其中，所述第一传输门晶体管包括：
形成在所述半导体衬底上横跨位于所述第一传输门晶体管区内的第一鳍片结构的第三金属栅极结构，其中所述第三金属栅极结构、所述第二金属栅极结构和所述第一金属栅极结构彼此间隔。
示例性地，还包括形成在所述第四鳍片结构上的第二传输门晶体管，其中，形成所述第二传输门晶体管包括：
形成在所述半导体衬底上横跨位于所述第二传输门晶体管区内的所述第四鳍片结构的第四金属栅极结构，其中所述第四金属栅极结构、所述第二金属栅极结构和所述第一金属栅极结构彼此间隔。
示例性地，所述第一金属栅极结构形成在第一栅极凹槽中，所述第二金属栅极结构形成在第二栅极凹槽中，其中，所述第一金属栅极结构包括自下而上形成在所述第一栅极凹槽底部和侧壁上高k介电层和功函数层，以及填充所述第一栅极凹槽的导电层，所述第二金属栅极结构包括自下而上形成在所述第二栅极凹槽和所述第一沟槽的底部和侧壁上的高k介电层和功函数层，以及填充所述第二栅极凹槽和所述第一沟槽的导电层。
示例性地，在所述第一鳍片结构和所述第二鳍片结构外侧的所述半导体衬底上形成有隔离结构，所述隔离结构的顶面低于所述第一鳍片结构和所述第二鳍片结构的顶面。
本发明另一方面提供一种电子装置，所述电子装置包括前述的SRAM。
综上所述，通过本发明的制造方法形成的SRAM具有对称的鳍片结构，因此改善了整个SRAM单元的一致性(uniformity)，使得工艺控制更加友好(例如鳍片结构的关键尺寸的控制)，使SRAM单元中的下拉晶体管和上拉晶体管受到相同的应力(例如相同的外延应力和STI应力)，使下拉晶体管相对传输门晶体管的局部波动得到改善，例如使电气数据(Ion/Vth)的局部波动减小，进而提高了SRAM的性能和良率。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1A至图1C示出了目前一种常规的FinFET SRAM单元的制造方法依次实施所获得的俯视示意图；
图2示出了本发明一具体实施方式的SRAM单元的等效电路图；
图3A至图3D示出了本发明一具体实施方式的制造方法依次实施所获得的SRAM单元的俯视示意图；
图4A至图4C示出了本发明一具体实施方式的制造方法依次实施所获得的SRAM单元的剖面示意图，其中，图4A的左图和右图分别为沿图3B中剖面线BB’和剖面线AA’所获得的剖面示意图，图4B的左图和右图分别为沿图3C中剖面线BB’和剖面线AA’所获得的剖面示意图，图4C的左图和右图分别为沿图3D中剖面线BB’和剖面线AA’所获得的剖面示意图；
图5示出了本发明一个具体实施方式的半导体器件的制造方法的流程图；
图6示出了本发明一实施例中的电子装置的示意图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本发明的范围。
为了彻底理解本发明，将在下列的描述中提出详细步骤以及结构，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
目前常规的FinFET SRAM器件的制备工艺主要包括以下步骤：首先，如图1A所示，在半导体衬底100上形成若干鳍片结构101，其种，该些鳍片结构101具有相同的关键尺寸，并等距离间隔平行排列；接着，如图1B和图1C所示，由于SRAM单元通常包括两个交叉耦合的反相器，以及分别电连接反相器的两个传输门晶体管，其中，每个反相器均包括至少一个上拉晶体管和至少一个下拉晶体管，下拉晶体管(PD)和传输门晶体管(PG)共享相同的掩模(mask)和工艺条件，并且它们的布局也相同，它们的鳍片和栅极的关键尺寸(CD)也相同，而通常，同一反相器所包括的上拉晶体管和下拉晶体管共用同一栅极结构102，并且该栅极结构102还进一步向外延伸到另一反相器内，为了避免向外延伸的栅极结构在另一反相器内的上拉晶体管所在的鳍片结构上再形成晶体管构成连接关系，需要对另一反相器内的上拉晶体管所在的鳍片结构101进行切割，以去除不需要的部分鳍片结构，例如，如图1B所示，对预定形成SRAM单元的上拉晶体管的鳍片结构的部分端部进行切割，以去除部分端部，而两个相邻的用于形成上拉晶体管的鳍片结构101所去除的为不同的端部，使得去除端部后的鳍片结构101与同一反相器内的形成下拉晶体管的鳍片结构不再对称，因此，最终形成的SRAM单元的局部布局不对称，并且本申请的发明人通过大量的实验和WAT数据追踪，发现下拉晶体管和传输门晶体管电气数据(开态电流Ion/阈值电压Vth)不同。传输门晶体管倾向于具有较大的Vth变化，这主要是由于SRAM局部布局不对称，使传输门晶体管和下拉晶体管分别遭受浅沟槽隔离结构(STI)和外延(Epi)不同的应力，例如，下拉晶体管还会遭受形成在其外侧的上拉晶体管中的应力外延层所施加的应力，而传输门晶体管由于其外侧的上拉晶体管所在的鳍片结构的端部被去除，也就不会在其外侧形成应力外延层，因此，其遭受的是浅沟槽隔离结构所施加的应力，由于外延应力层和浅沟槽结构所施加的应力不同，从而导致传输门晶体管的局部变化更严重。因此，如何缩减传输门晶体管相对下拉晶体管的局部变化是一个问题。
鉴于上述技术问题的存在，本发明提供一种半导体器件的制造方法，如图5所示，主要包括以下步骤：
步骤S1，提供半导体衬底，在所述半导体衬底上形成有第一鳍片结构和第二鳍片结构，其中，所述第一鳍片结构和所述第二鳍片结构在所述半导体衬底表面上的投影关于两者之间的中心线对称；
步骤S2，在所述半导体衬底上形成彼此间隔设置的第一伪栅极结构和第二伪栅极结构，其中，所述第一伪栅极结构横跨第一下拉晶体管区内的所述第一鳍片结构以及第一上拉晶体管区内的所述第二鳍片结构，所述第二伪栅极结构横跨所述第二鳍片结构与第一传输门晶体管区相邻的区域；
步骤S3，在所述第一伪栅极结构两侧的所述第二鳍片结构中、以及所述第二伪栅极结构两侧的第二鳍片结构中预定形成源极和漏极的区域形成应力外延层；
步骤S4，去除所述第一伪栅极结构和所述第二伪栅极结构，以分别形成第一栅极凹槽和第二栅极凹槽；
步骤S5，去除所述第二栅极凹槽中露出的部分所述第二鳍片结构，以形成第一沟槽；
步骤S6，形成位于所述第一栅极凹槽内的第一金属栅极结构以及位于所述第二栅极凹槽和所述第一沟槽中的第二金属栅极结构。
综上所述，通过本发明的制造方法形成的SRAM单元具有对称的鳍片结构，因此改善了整个SRAM单元的一致性(uniformity)，使得工艺控制更加友好(例如鳍片结构的关键尺寸的控制)，使SRAM单元中的下拉晶体管和上拉晶体管受到相同的应力(例如相同的外延应力和STI应力)，使下拉晶体管相对传输门晶体管的局部波动得到改善，例如使电气数据(Ion/Vth)的局部波动减小，进而提高了SRAM的性能和良率。
实施例一
下面，参考图2、图3A至图3D以及图4A至图4C对本发明的SRAM的制造方法做详细描述。
作为示例，本发明的SRAM的制造方法包括：
首先，执行步骤一，如图3A所示，提供半导体衬底200，在所述半导体衬底200上形成有第一鳍片结构2011、第二鳍片结构2012、第三鳍片结构2013和第四鳍片结构2014，其中相邻所述鳍片结构在所述半导体衬底200表面上的投影关于两者之间的中心线对称，例如，如图3A所示，第一鳍片结构2011和第二鳍片结构2012在半导体衬底200表面上的投影关于两者之间的中心线11对称，第三鳍片结构2013和第四鳍片结构2014在半导体衬底200表面上的投影关于两者之间的中心线12对称。
具体地，所述半导体衬底200可以是以下所提到的材料中的至少一种：硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。在该实施例中半导体衬底200使用硅衬底。
示例性地，如图2所示，每个SRAM单元包括两个交叉耦合的反相器，以及与每个反相器分别连接的两个传输门晶体管，其中，每个反相器均包括至少一个上拉晶体管和一个下拉晶体管。
其中所述半导体衬底200可以包括用于形成SRAM的各种构成元件的有源区，例如，用于形成SRAM的上拉晶体管(PU)的上拉晶体管区，用于形成SRAM的下拉晶体管(PD)的下拉晶体管区，以及用于形成传输门晶体管(PG)的传输门晶体管区，其中，上拉晶体管为PMOS，下拉晶体管和传输门晶体管为NMOS。
进一步，在该步骤中还可以进一步包含执行离子注入的步骤，以在所述半导体衬底中形成各种阱区，例如，在上拉晶体管区形成N型阱区(NW)，在下拉晶体管区内和所述传输门晶体管区内形成P型阱区(PW)，其中注入的离子种类以及注入方法可以为本领域中常用的方法，在此不一一赘述。
形成在所述半导体衬底上的鳍片结构(例如第一鳍片结构、第二鳍片结构、第三鳍片结构和第四鳍片结构)均在半导体衬底上沿相同的方向延伸预定长度，其在半导体衬底200上的投影的形状为长条状。
示例性地，形成在半导体衬底上的鳍片结构具有相同的关键尺寸。
本实施例中的鳍片结构的形成方法并不局限于某一种，下面给出一种示例性的形成方法：在半导体衬底上形成硬掩膜层(图中未示出)，形成所述硬掩膜层可以采用本领域技术人员所熟习的各种适宜的工艺，例如化学气相沉积工艺，所述硬掩膜层可以为自下而上层叠的氧化物层和氮化硅层；图案化所述硬掩膜层，形成用于蚀刻半导体衬底以在其上形成鳍片的多个彼此隔离的掩膜，在一个实施例中，采用自对准双图案(SADP)工艺实施所述图案化过程；蚀刻半导体衬底以在其上形成鳍片结构。
在一个示例中，位于同一反相器中的传输门晶体管区和下拉晶体管区共用同一鳍片结构。示例性地，如图3B所示，第一鳍片结构2011用于形成SRAM单元中的一个反相器的第一下拉晶体管以及与该反相器连接的第一传输门晶体管，第二鳍片结构2012用于该反相器中的第一上拉晶体管，第三鳍片结构2013用于形成同一SRAM单元中的另一个反相器的第二上拉晶体管，第四鳍片结构2014用于形成该反相器中的第二下拉晶体管和与该反相器连接的第二传输门晶体管。
值得一提的是，为了简便，本发明实施例中仅以一个SRAM单元的情况为例对本发明的方法和结构进行解释和说明，但是对于完整的SRAM器件，其可能包括有与该SRAM单元相同的多个单元。
在一个示例中，在形成所述鳍片结构之后，还包括：如图4A所示，在鳍片结构(例如第一鳍片结构2011、第二鳍片结构2012、第三鳍片结构2013和第四鳍片结构2014)外侧的半导体衬底200上形成隔离结构210，所述隔离结构210的顶面低于鳍片结构(第一鳍片结构2011、第二鳍片结构2012、第三鳍片结构2013和第四鳍片结构2014)的顶面。
具体地，沉积隔离材料层，以完全填充鳍片结构之间的间隙。在一个实施例中，采用具有可流动性的化学气相沉积工艺实施所述沉积。隔离材料层的材料可以选择氧化物，例如高深宽比工艺(HARP)氧化物，具体可以为氧化硅。
然后回蚀刻所述隔离材料层，至鳍片结构的目标高度，以形成隔离结构210。具体地，回蚀刻所述隔离材料层，以露出部分所述第一鳍片结构2011、第二鳍片结构2012、第三鳍片结构2013和第四鳍片结构2014，进而形成具有特定高度的鳍片。
接着，执行步骤二，如图3B和图4A所示，在所述半导体衬底200上形成彼此间隔设置的第一伪栅极结构2021和第二伪栅极结构2022，其中，所述第一伪栅极结构2021横跨第一下拉晶体管区内的所述第一鳍片结构2011以及所述第一上拉晶体管区内的所述第二鳍片结构2012，所述第二伪栅极结构2022横跨所述第二鳍片结构2012与第一传输门晶体管区相邻的区域，其中该区域也指所述第二鳍片结构位于第一上拉晶体管区之外的第二鳍片结构的部分。
在一个示例中，如图3B所示，所述第二伪栅极结构2022还横跨第二上拉晶体管区内的所述第三鳍片结构2013。
进一步地，如图3B所示，所述第三鳍片结构2013位于所述第二鳍片结构2012和所述第四鳍片结构2014之间，其中，所述第二伪栅极结构2022还横跨第二下拉晶体管区内的所述第四鳍片结构2014。
其中，第二上拉晶体管区用于形成第二上拉晶体管，第二下拉晶体管区用于形成第二下拉晶体管，第二上拉晶体管和第二下拉晶体管构成SRAM单元中的一个反相器，第二上拉晶体管和第二下拉晶体管共用第二伪栅极结构2022，以在后续步骤中形成共用的金属栅极结构，而该第二伪栅极结构2022还进一步延伸到了第二鳍片结构2012上，该部分区域为非功能区域，在此区域无需形成其他的晶体管结构，该非功能区域与预定形成在第一鳍片结构2011上的第一传输门晶体管相邻，而预定形成在第一鳍片结构2011上的第一下拉晶体管则与预定形成在第二鳍片结构2012上的第一上拉晶体管相邻。
在一个示例中，所述第一伪栅极结构2021还横跨位于所述第二上拉晶体管区外侧的所述第三鳍片结构2013，也即横跨位于所述第二上拉晶体管区之外的所述第三鳍片结构2013，其中，该部分第三鳍片结构2013为非功能区域，在此区域无需形成其他的晶体管结构，该非功能区域与预定形成在第四鳍片结构2014上的第二传输门晶体管相邻，而预定形成在第四鳍片结构2014上的第二下拉晶体管则与预定形成在第三鳍片结构2013上的第二上拉晶体管相邻。
在一个示例中，如图3B所示，在所述半导体衬底200上形成横跨位于所述第一传输门晶体管区内的第一鳍片结构2011的第三伪栅极结构2023，其中所述第三伪栅极结构2023、所述第二伪栅极结构2022和所述第一伪栅极结构2021彼此间隔。
在一个示例中，如图3B所示，在所述半导体衬底200上形成横跨位于所述第二传输门晶体管区内的所述第四鳍片结构2014的第四伪栅极结构2024，其中所述第四伪栅极结构2024、所述第二伪栅极结构2022和所述第一伪栅极结构2021彼此间隔。
需要指出的是，本发明中所使用的术语“横跨”，例如横跨鳍片结构(例如第一鳍片结构、第二鳍片结构等)的伪栅极结构(或者金属栅极结构)，是指在鳍片结构的部分的上表面和侧面均形成有伪栅极结构，并且该伪栅极结构还形成在半导体衬底的部分表面上。
在一个示例中，形成前述的伪栅极结构的方法包括步骤A1和步骤A2：步骤A1，在半导体衬底上依次沉积形成伪栅极介电层和伪栅极材料层。
其中，所述伪栅极介电层可以选用常用的氧化物，例如SiO2，所述伪栅极材料层可以选用本领域常用的半导体材料，例如可以选用多晶硅等，并不局限于某一种，在此不再一一列举、
所述伪栅极材料层的沉积方法可以选用化学气相沉积或者原子层沉积等方法。
步骤A1，图案化所述伪栅极介电层和伪栅极材料层，以形成所述第一伪栅极结构2021、第二伪栅极结构2022、第三伪栅极结构2023以及第四伪栅极结构2024。具体地，在所述伪栅极材料层上形成光刻胶层，然后曝光显影，以形成开口，然后以所述光刻胶层为掩膜蚀刻所述伪栅极材料层，最后去除光刻胶层。
之后，还可选择性地，在所述第一伪栅极结构2021、第二伪栅极结构2022、第三伪栅极结构2023以及第四伪栅极结构2024的侧壁上形成偏移侧墙。具体地，所述偏移侧墙可以为氧化硅、氮化硅、氮氧化硅中一种或者它们组合构成。
在一个示例中，还可以选择性地在所有伪栅极结构的偏移侧墙上形成间隙壁。具体地，在所形成的偏移侧墙上形成间隙壁(Spacer)，所述间隙壁可以为氧化硅、氮化硅、氮氧化硅中一种或者它们组合构成。
随后，执行步骤三，如图4A所示，在所述第一伪栅极结构2021两侧的所述第二鳍片结构中、以及所述第二伪栅极结构2022两侧的第二鳍片结构2012中预定形成源极和漏极的区域形成应力外延层203。
在一个示例中，形成应力外延层203的方法包括：刻蚀第一伪栅极结构2021两侧的部分所述第二鳍片结构2012、以及所述第二伪栅极结构2022两侧的部分第二鳍片结构2012中形成凹槽(未示出)，其中，在第一伪栅极结构2021和第二伪栅极结构之间的第二鳍片结构2012中形成一个凹槽即可，所述凹槽位于所述第二鳍片结构2012中预定形成源极和漏极的区域，并且，在该步骤中，还可以在所述第一伪栅极结构2021两侧的第一鳍片结构2011中预定形成第一下拉晶体管的源极和漏极的区域形成凹槽，以及在所述第三伪栅极结构2023两侧的第一鳍片结构2011中预定形成第一传输门晶体管的源极和漏极的区域形成凹槽，其中，第一上拉晶体管和第一传输门晶体管可以均为NMOS晶体管，并共用同一漏极，因此，在第一伪栅极结构2021和第三伪栅极结构2023之间的第一鳍片结构中只形成一个凹槽。
在一个示例中，还可以在第二伪栅极结构2022两侧的第三鳍片结构2013中预定形成第二上拉晶体管的源极和漏极的区域形成凹槽，并在第一伪栅极结构2021两侧的第三鳍片结构2013中预定形成源极和漏极的区域形成凹槽，其中，第二伪栅极结构2022和第一伪栅极结构2021之间的第三鳍片结构中形成一个凹槽即可。
在一个示例中，在所述第二伪栅极结构2022两侧的第四鳍片结构2014中预定形成第二下拉晶体管的源极和漏极的区域形成凹槽，以及在所述第四伪栅极结构2024两侧的第四鳍片结构2014中预定形成第二传输门晶体管的源极和漏极的区域形成凹槽，其中，第二上拉晶体管和第二传输门晶体管可以均为NMOS晶体管，并共用同一漏极，因此，在第二伪栅极结构2022和第四伪栅极结构2024之间的第四鳍片结构中只形成一个凹槽。
之后，在所述凹槽中选择性外延生长应力外延层203。更优选，该凹槽还可以为“∑”形凹槽。
选择性外延生长可以采用低压化学气相沉积(LPCVD)、等离子体增强化学气相沉积(PECVD)、超高真空化学气相沉积(UHVCVD)、快速热化学气相沉积(RTCVD)和分子束外延(MBE)中的一种。
在PMOS内形成具有压应力的应力外延层，CMOS器件的性能可以通过将压应力作用于PMOS来提高，因此对于第一上拉晶体管和第二上拉晶体管为PMOS时，应力外延层203的材料可以包括SiGe或其他可提供压应力的适合的材料。具体地，可采用化学气相沉积方法或者气体源分子束外延方法生长SiGe，用硅烷或者乙硅烷作为硅源，同时加入一定量的锗烷。例如，选用GeH4和SiH2Cl2作为反应气体，并选择H2作为载气，其中反应气体和载气的流量比为0.01-0.1，沉积的温度为300-1000℃，优选为650-750℃，气体压力为1-50Torr，优选为20-40Torr。
对于第一下拉晶体管、第一传输门晶体管、第二下拉晶体管和第二传输门晶体管为NMOS时，应力外延层通常具有拉应力。应力外延层(未示出)的材料可以为SiP、SiC或其他可提供拉应力的适合的材料。具体地，可采用化学气相沉积方法或者气体源分子束外延方法生长SiP，用硅烷或者乙硅烷作为硅源，磷烷作为磷源。
其中，可以先形成NMOS区域内的应力外延层，再形成PMOS区域内的应力外延层，或者，也可以先形成PMOS区域内的应力外延层，再形成NMOS区域内的应力外延层。
由于常规的SRAM单元中，对一个反相器中的上拉晶体管所在的鳍片结构以及另一反相器中的上拉晶体管所在的鳍片结构的端部进行了切割去除，故在与本实施例中对应第一伪栅极结构外侧的第三鳍片结构中，以及与本实施例中对应第二伪栅极结构外侧的第二鳍片结构中不会形成应力外延层，导致其外侧的传输门晶体管不会受到应力外延层所施加的应力，其可以认为会受到隔离结构施加的应力，而与该传输门晶体管共用一个鳍片结构的下拉晶体管外侧由于形成有上拉晶体管，而上拉晶体管的源极和漏极均形成有应力外延层，因此，下拉晶体管则会受到应力外延层所施加的应力，故传输门晶体管和下拉晶体管受到的应力不同，导致传输门晶体管相对下拉晶体管的电学参数(例如Vth/Ion)等的局部波动很大，进而影响器件的整体性能。而在本申请的技术方案中，由于不涉及去除上拉晶体管所在鳍片结构上不需要的鳍片结构的步骤，因此，会在上拉晶体管的鳍片结构上邻近传输门晶体管的区域也形成有应力外延层，使传输门晶体管和下拉晶体管一样也受到应力外延层施加的应力，从而减小两者之间的差异，提高器件的性能。
在一个示例中，在形成应力外延层之后，还包括形成接触孔蚀刻停止层以覆盖所述半导体衬底。采用共形沉积工艺形成接触孔蚀刻停止层，以使形成的接触孔蚀刻停止层具有良好的阶梯覆盖特性，接触孔蚀刻停止层的材料优选氮化硅。
在一个示例中，如图4A所示，沉积层间介电层204并平坦化，平坦化所述对层间介电层204至第一伪栅极结构2021和第二伪栅极结构2022的顶部。
其中，所述层间介电层204可以选用本领域中常用的介电材料，例如各种氧化物等，在该实施例中层间介电层可以选用SiO2，其厚度并不局限于某一数值。
所述平坦化处理的非限制性实例包括机械平坦化方法和化学机械抛光平坦化方法。
示例性地，为了使层间介电层204具有好的抵抗后续刻蚀的能力，在层间介电层204的顶面上还可以形成有蚀刻阻挡层，该蚀刻阻挡层的顶面与其外侧的伪栅极结构齐平，蚀刻阻挡层的材料可以包括氮化硅、氮氧化硅等材料。
接着，执行步骤四，如图3C和图4B所示，去除所述第一伪栅极结构和所述第二伪栅极结构，以分别形成第一栅极凹槽2051和第二栅极凹槽2052。
在一个示例中，还可以同时将所述第三伪栅极结构去除，以形成第三栅极凹槽2053，以及将第四伪栅极结构去除，以形成第四栅极凹槽2054。
可以使用任何适合的方法去除上述伪栅极结构，在此不做具体限定。
其中，第一栅极凹槽2051露出了位于第一下拉晶体管区内的部分第一鳍片结构2011、第一上拉晶体管区内的部分第二鳍片结构2012以及部分第三鳍片结构2013。
第二栅极凹槽2052露出位于部分第二鳍片结构2012、第二上拉晶体管区内的部分第三鳍片结构2013以及第二下拉晶体管区内的部分第四鳍片结构2014。
接着，执行步骤五，如图3C和图4B所示，去除所述第二栅极凹槽2052中露出的部分所述第二鳍片结构2012，以形成第一沟槽2061。
在一个示例中，还包括去除所述第一栅极凹槽2051中露出的部分所述第三鳍片结构2013，以形成第二沟槽(未示出)。
具体地，可以使用任何适合的方法去除部分所述第二鳍片结构2012和所述第三鳍片结构2013，例如使用干法刻蚀或者湿法刻蚀的方法去除部分所述第二鳍片结构2012和所述第三鳍片结构2013。
在一个示例中，如图4B所示，去除所述部分第二鳍片结构2012和部分所述第三鳍片结构2013的方法包括：可以首先在半导体衬底上形成掩膜层20，该掩膜层中的一个开口(例如图3C中的虚线方框所示的不想要的第一上拉晶体管区)露出所述第一栅极凹槽中露出的所述第三鳍片结构2013，以及该掩膜层20的另一个开口(例如图3C中的虚线方框所示的不想要的第二上拉晶体管区)露出所述第二栅极凹槽中露出的所述第二鳍片结构2012。其中，所述掩膜层的材料可以是任意适合的材料，较佳地所述掩膜层的材料包括光刻胶。通过对光刻胶层进行曝光和显影，定义出开口；之后，再以掩膜层20为掩膜，刻蚀去除所述第二栅极凹槽2052中露出的部分所述第二鳍片结构2012，以形成第一沟槽2061，刻蚀去除所述第一栅极凹槽2051中露出的部分所述第三鳍片结构2013，以形成第二沟槽，可以同步执行对第二鳍片结构和第三鳍片结构的刻蚀，同时形成第一沟槽和第二沟槽。
其中，第一沟槽2061的底部位于与隔离结构210的顶面齐平或者低于隔离结构210的顶面，第二沟槽也同样如此设置。
在本实施例中，通过去除部分鳍片结构形成第一沟槽和第二沟槽的目的是防止在第一上拉晶体管区以外的第二鳍片结构上以及第二上拉晶体管区以外的第二鳍片结构上再形成其他的晶体管。
该第一沟槽还可以用于隔离其两侧形成在第二鳍片结构内的源极和漏极，例如形成在源极和漏极区的应力外延层，控制它们之间导通而产生漏电电流(Ioff leakage)的问题出现。第二沟槽还可以用于隔离其两侧形成在第三鳍片结构内的源极和漏极，例如形成在该源极和漏极区的应力外延层，防止它们之间导通而漏电的问题出现。
在一个示例中，在形成所述第一沟槽和第二沟槽之后，还包括以下步骤：对所述第一沟槽2061内露出的部分所述第二鳍片结构2012进行N型掺杂离子注入，以形成注入区隔离所述第一沟槽2061两侧的位于所述第二鳍片结构2012中的源极和漏极，以及同时对所述第二沟槽内露出的部分所述第三鳍片结构2013进行N型掺杂离子注入，以形成注入区隔离所述第二沟槽两侧的位于第三鳍片结构2013内的源极和漏极。
所述N型掺杂离子包括但不限于As和/或P。
其中，由于上拉晶体管通常为PMOS，其源极和漏极为P型导电类型，该N型掺杂离子注入的作用是为了控制源极和漏极之间导通而产生漏电电流(Ioff leakage)的问题。
进一步地，为了防止沟槽两侧的源极和漏极导通而漏电的问题，还可以选择性地在所述第一沟槽2061的表面形成第一绝缘层2071，在所述第二沟槽的表面形成第二绝缘层2072。
其中，所述第一绝缘层2071和第二绝缘层2072的材料包括但限于氧化物或氮化物或它们的组合，其中氧化物特别是氧化硅，氮化物特别是氮化硅，其中，第一绝缘层2071和第二绝缘层2072还可以选择不同的材料。
在一个示例中，所述第一绝缘层2071和所述第二绝缘层2072的材料包括氧化硅，可以通过对第一沟槽2061露出的第二鳍片结构2012进行氧化，以及对第二沟槽露出的第三鳍片结构2013进行氧化的方法形成，其中，氧化的方法包括但不限于热氧化、化学氧化等方法。
示例性地，随后将掩膜层20去除，例如在所述掩膜层20的材料包括光刻胶时，可以通过灰化的方法或者湿法刻蚀的方法去除所述掩膜层。
最后，执行步骤六，如图3D和图4C所示，形成位于所述第一栅极凹槽内的第一金属栅极结构208a以及位于所述第二栅极凹槽和所述第一沟槽中的第二金属栅极结构208b。
在一个示例中，还包括在所述第三栅极凹槽中形成第三金属栅极结构208c，该第三金属栅极结构208c为第一传输门晶体管的栅极结构。
在一个示例中，还包括在所述第四栅极凹槽中形成第四金属栅极结构208d，该第四金属栅极结构208d为第二传输门晶体管的栅极结构。
其中，在所述第一栅极凹槽横跨所述第一下拉晶体管区内的第一鳍片结构2011、第一上拉晶体管区内的第二鳍片结构2012以及第二上拉晶体管区以外的第三鳍片结构2013，并且在所述第一栅极凹槽露出的第三鳍片结构2013中形成有第二沟槽，则形成在第一栅极凹槽内的第一金属栅极结构208a作为第一下拉晶体管和第一上拉晶体管共同的栅极结构，部分所述第一金属栅极结构208a填充到位于所述第三鳍片结构2013中的第二沟槽内。
可以使用本领域技术人员熟知的任何适合的方法形成上述的金属栅极结构，在一个示例中，形成上述的金属栅极结构的方法包括：
在所述第一栅极凹槽、第二栅极凹槽和所述第一沟槽的底部和侧壁上依次形成高k介电层2081、功函数层2082；其中，还同时在第一栅极凹槽内位于所述第三鳍片结构中的第二沟槽的底部和侧壁上，以及所述第三栅极凹槽的底部和侧壁上，以及第四栅极凹槽的底部和侧壁上依次形成了高k介电层2081、功函数层2082。
其中，在形成所述高k介电层2081之前，还包括在所述第一栅极凹槽、和所述第二栅极凹槽、第三栅极凹槽、第四栅极凹槽的底部形成界面层(未示出)的步骤。界面(IL)层的构成材料包括硅氧化物(SiOx)，形成界面层的作用是改善高k介电层与半导体衬底之间的界面特性。
高k介电层2081的k值(介电常数)通常为3.9以上，其构成材料包括氧化铪、氧化铪硅、氮氧化铪硅、氧化镧、氧化锆、氧化锆硅、氧化钛、氧化钽、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化铝等，较佳地是氧化铪、氧化锆或氧化铝。可以采用化学气相沉积法(CVD)、原子层沉积法(ALD)或者物理气相沉积法(PVD)等适合的工艺形成高k介电层2081。高k介电层2081的厚度范围为10埃至30埃。
功函数层2082的材料可以是P型功函数层(PWF)1041，P型功函数层可以选择为但不限于TixN1-x、TaC、MoN、TaN或者它们的组合或者其他适合的薄膜层。其中较佳地，功函数层2082的材料可以使用TiN。可以采用CVD、ALD或者PVD等适合的工艺形成功函数层2082。功函数层2082的厚度范围为10埃至580埃。
其中，对于第一下拉晶体管、第一传输门晶体管、第二下拉晶体管和第二传输门晶体管为NMOS，则还可以在功函数层2082再形成N型功函数层(未示出)，N型功函数层的材料可以选择为但不限于TaAlC、TaC、Ti、Al、TixAl1-x或者其他适合的薄膜层。
示例性地，还可以在功函数层上形成扩散阻挡层(未示出)，阻挡层的材料可以包括TiN或其他适合的材料。
随后，形成导电层2083填充所述第一栅极凹槽、第二栅极凹槽和所述第一沟槽，以形成所述第一金属栅极结构208a和所述第二金属栅极结构208b。
同时该导电层2083还填充第一栅极凹槽和第二沟槽，以形成第一金属栅极结构208a。
进一步地，导电层2083还填充第三栅极凹槽和第四栅极凹槽，以分别形成第三金属栅极结构208c和第四金属栅极结构208d。
导电层2083的材料可以选择为但不限于Al、W或者其他适合的薄膜层。可以采用CVD、ALD或者PVD等适合的工艺形成导电层2083。
在一个示例中，使用化学气相沉积工艺形成金属W作为导电层2083。其中，CVD工艺使用WF6作为反应气体，分解WF6沉积形成金属W。
示例性地，沉积导电层2083填充所有的栅极凹槽，并溢出到层间介电层204的表面上方，再执行平坦化工艺，例如化学机械研磨或湿法蚀刻等，直到暴露出层间介电层204的表面，在此过程中还可一并将前述步骤中沉积到层间介电层表面上的多个膜层一并去除。
至此完成了对本发明的SRAM器件的制造方法的关键步骤的描述，对于完整的SRAM的制备可能还需要其他的步骤，在此不做一一赘述。
综上所述，由于本发明的制造方向形成的SRAM单元为布局对称的结构，其相邻的鳍片结构对称并且具有对称的应力外延层，使得下拉晶体管和上拉晶体管受到的相同的外部应力，减少了应力的差异从而使得两者的电气参数之间的差异也变得很小，从而提升了SRAM器件的性能和良率。
实施例二
本发明还提供一种采用前述实施例一的方法制备获得的SRAM。下面，参考图3D和图4C对本发明的SRAM的结构做详细描述，其中由于本实施例中的SRAM器件由前述的方法制备获得，因此，对于一些相同的结构不再进行重复描述。
作为一个示例，如图3D和图4C所示，本发明的SRAM包括半导体衬底200。
示例性地，在所述半导体衬底200上形成有第一鳍片结构2011、第二鳍片结构2012、第三鳍片结构2013和第四鳍片结构2014，其中相邻所述鳍片结构在所述半导体衬底200表面上的投影关于两者之间的中心线对称，例如，如图3A所示，第一鳍片结构2011和第二鳍片结构2012在半导体衬底200表面上的投影关于两者之间的中心线11对称，第三鳍片结构2013和第四鳍片结构2014在半导体衬底200表面上的投影关于两者之间的中心线12对称。
示例性地，如图2所示，每个SRAM单元包括两个交叉耦合的反相器，以及与每个反相器分别连接的两个传输门晶体管，其中，每个反相器均包括至少一个上拉晶体管和一个下拉晶体管。
在一个示例中，位于同一反相器中的传输门晶体管区和下拉晶体管区共用同一鳍片结构。示例性地，如图3D所示，第一鳍片结构2011用于形成SRAM单元中的一个反相器的第一下拉晶体管以及与该反相器连接的第一传输门晶体管，第二鳍片结构2012用于该反相器中的第一上拉晶体管，第三鳍片结构2013用于形成同一SRAM单元中的另一个反相器的第二上拉晶体管，第四鳍片结构2014用于形成该反相器中的第二下拉晶体管和与该反相器连接的第二传输门晶体管。
在一个示例中，在鳍片结构(例如第一鳍片结构2011、第二鳍片结构2012、第三鳍片结构2013和第四鳍片结构2014)外侧的半导体衬底200上形成有隔离结构210，所述隔离结构210的顶面低于鳍片结构(第一鳍片结构2011、第二鳍片结构2012、第三鳍片结构2013和第四鳍片结构2014)的顶面。
示例性地，在所述半导体衬底200上形成有彼此间隔设置的第一金属栅极结构208a和第二金属栅极结构208b，所述第一金属栅极结构208a横跨第一下拉晶体管区内的所述第一鳍片结构2011以及第一上拉晶体管区内的所述第二鳍片结构2012，所述第二金属栅极结构208b横跨所述第二鳍片结构2012与第一传输门晶体管区相邻的区域，也即所述第二鳍片结构2012上所述第一上拉晶体管以外的部分，其中，在所述第二金属栅极结构208b的底部填充到位于所述第二鳍片结构2012中的第一沟槽内。
进一步地，所述第一金属栅极结构208a还横跨所述第三鳍片结构2013，部分所述第一金属栅极结构208a填充到位于所述第三鳍片结构2013中的第二沟槽内。
示例性地，所述第二金属栅极结构208b还横跨第二上拉晶体管区内的所述第三鳍片结构2013，以及进一步地横跨第二下拉晶体管区内的所述第四鳍片结构2014。
示例性地，还包括形成在所述第一鳍片结构2011上的第一传输门晶体管，其中，所述第一传输门晶体管包括：形成在所述半导体衬底200上横跨位于所述第一传输门晶体管区内的第一鳍片结构2011的第三金属栅极结构208c。
示例性地，还包括形成在所述第四鳍片结构2014上的第二传输门晶体管，其中，形成所述第二传输门晶体管包括：形成在所述半导体衬底200上横跨位于所述第二传输门晶体管区内的所述第四鳍片结构2014的第四金属栅极结构208d。
其中所述第三金属栅极结构208c、所述第二金属栅极结构208b、所述第一金属栅极结构208a和所述第四金属栅极结构208d彼此间隔。
其中，第一金属栅极结构作为第一上拉晶体管和第一下拉晶体管的共同的栅极结构，并且其横跨到第二上拉晶体管所在的第三鳍片结构上，由于第一金属栅极结构下方的部分第三鳍片结构被去除了，因此，位于第三鳍片结构上的第一金属栅极结构不会再和其两侧的源极和漏极形成晶体管。同样，第二金属栅极结构横跨到第二鳍片结构上的部分下方的部分第二鳍片结构也被去除了，也就不会再和其两侧的源极和漏极形成晶体管。
在一个示例中，所述第一金属栅极结构208a形成在第一栅极凹槽中，所述第二金属栅极结构208b形成在第二栅极凹槽中，其中，所述第一金属栅极结构208a包括自下而上形成在所述第一栅极凹槽底部和侧壁上高k介电层2081和功函数层2082，以及填充所述第一栅极凹槽的导电层2083，所述第二金属栅极结构208b包括自下而上形成在所述第二栅极凹槽和所述第一沟槽的底部和侧壁上的高k介电层2081和功函数层2082，以及填充所述第二栅极凹槽和所述第一沟槽的导电层2083。
在一个示例中，所述第三金属栅极结构形成在第三栅极凹槽中，所述第四金属栅极结构形成在第四栅极凹槽中，其中，第三金属栅极结构和第四金属栅极结构也包括自下而上依次形成在各自的栅极凹槽中的2081和功函数层2082，以及填充栅极凹槽的导电层2083。
其中，对于第一下拉晶体管、第一传输门晶体管、第二下拉晶体管和第二传输门晶体管为NMOS，则还可以包括形成在功函数层2082上方、所述导电层下方的N型功函数层(未示出)，N型功函数层的材料可以选择为但不限于TaAlC、TaC、Ti、Al、TixAl1-x或者其他适合的薄膜层。
示例性地，还可以在功函数层和导电层之间设置扩散阻挡层(未示出)，扩散阻挡层的材料可以包括TiN或其他适合的材料。
在一个示例中，在前述所有金属栅极结构的侧壁上依次设置有偏移侧墙和间隙壁。
在一个示例中，在所述第一金属栅极结构208a两侧的所述第二鳍片结构2012中、以及所述第二金属栅极结构208b两侧的第二鳍片结构2012中源极和漏极的区域形成有应力外延层203，在第一金属栅极结构208a和第二金属栅极结构208b之间的第二鳍片结构中可以仅设置一个应力外延层203。
在一个示例中，在所述第一金属栅极结构208a两侧的位于第一下拉晶体管的源极和漏极区内的第一鳍片结构2011中形成有应力外延层，在所述第三金属栅极结构208c两侧的位于第一传输门晶体管的源极和漏极区内的第一鳍片结构2011中形成有应力外延层，其中第一下拉晶体管和第一传输门晶体管共用它们之间的漏极，例如，在它们之间形成有一个应力外延层。
在一个示例中，在所述第二金属栅极结构208b两侧的位于第二下拉晶体管的源极和漏极区内的第四鳍片结构2014中形成有应力外延层，在所述第四金属栅极结构208d两侧的位于第二传输门晶体管的源极和漏极区内的第四鳍片结构2014中形成有应力外延层，其中第二下拉晶体管和第二传输门晶体管共用它们之间的漏极，例如，在它们之间形成有一个应力外延层。
可选地，形成的应力外延层的形状可以为“∑”形。
在PMOS内形成具有压应力的应力外延层，CMOS器件的性能可以通过将压应力作用于PMOS来提高，因此对于第一上拉晶体管和第二上拉晶体管为PMOS时，应力外延层203的材料可以包括SiGe或其他可提供压应力的适合的材料。对于第一下拉晶体管、第一传输门晶体管、第二下拉晶体管和第二传输门晶体管为NMOS时，应力外延层通常具有拉应力。应力外延层(未示出)的材料可以为SiP、SiC或其他可提供拉应力的适合的材料。
在一个示例中，形成在所述第一沟槽周围的部分所述第二鳍片结构2012中的注入区以隔离所述第一沟槽两侧的位于所述第二鳍片结构2012中的源极和漏极，例如隔离第一沟槽两侧的位于第二鳍片结构中的应力外延层，该注入区也即设置在第二金属栅极结构208b下方的第二鳍片结构2012中，所述注入区中掺杂有N型掺杂离子。
在一个示例中，在所述第二金属栅极结构208b的下方、所述第一沟槽的表面形成有第一绝缘层2071，也即在第二金属栅极结构208b和第二鳍片结构之间设置有第一绝缘层2071。
在一个示例中，在所述第二沟槽周围的部分所述第三鳍片结构2013中形成有注入区，以隔离所述第二沟槽两侧的位于所述第三鳍片结构2013内的源极和漏极，第二沟槽两侧的位于所述第三鳍片结构2013内的应力外延层，该注入区也即设置在第一金属栅极结构208a下方的第三鳍片结构2013中，其中，所述注入区中掺杂有N型掺杂离子。
在一个示例中，在所述第一金属栅极结构208a下方的、所述第二沟槽的表面形成有第二绝缘层2072，也即在第二金属栅极结构208b和第二鳍片结构2012之间设置有第二绝缘层2072。
其中，所述第一绝缘层2071和第二绝缘层2072的材料包括但限于氧化物或氮化物或它们的组合，其中氧化物特别是氧化硅，氮化物特别是氮化硅，其中，第一绝缘层2071和第二绝缘层2072还可以选择不同的材料。
在一个示例中，在所述半导体衬底200上还形成有层间介电层204，其中，所述层间介电层204的顶面和第一金属栅极结构208a以及第二金属栅极结构208b的顶面齐平，或者进一步地和前述所有的金属栅极结构的顶面齐平。
至此完成了对本发明的SRAM器件的结构的描述，对于完整的SRAM器件其还可能包括其他的元件，在此不做一一赘述。
由于本发明的SRAM由前述实施例一中的方法制备获得，因此其具有和前述实施例一相同的优点。
实施例三
本发明另一实施例中还提供了一种电子装置，包括前述的SRAM，所述SRAM根据前述的方法制备得到。
本实施例的电子装置，可以是手机、平板电脑、笔记本电脑、上网本、游戏机、电视机、VCD、DVD、导航仪、数码相框、照相机、摄像机、录音笔、MP3、MP4、PSP等任何电子产品或设备，也可为任何包括电路的中间产品。本发明实施例的电子装置，由于使用了上述的SRAM，因而具有更好的性能。
其中，图6示出移动电话手机的示例。移动电话手机300被设置有包括在外壳301中的显示部分302、操作按钮303、外部连接端口304、扬声器305、话筒306等。
其中，所述移动电话手机包括SRAM，所述SRAM包括：
半导体衬底；
在所述半导体衬底上形成有第一鳍片结构和第二鳍片结构，其中，所述第一鳍片结构和第二鳍片结构在所述半导体衬底表面上的投影关于两者之间的中心线对称；
在所述半导体衬底上形成有彼此间隔设置的第一金属栅极结构和第二金属栅极结构，所述第一金属栅极结构横跨第一下拉晶体管区内的所述第一鳍片结构以及第一上拉晶体管区内的所述第二鳍片结构，所述第二金属栅极结构横跨所述第二鳍片结构与第一传输门晶体管区相邻的区域，其中，部分所述第二金属栅极结构填充到位于所述第二鳍片结构中的第一沟槽内；
在所述第一金属栅极结构两侧的所述第二鳍片结构中、以及所述第二金属栅极结构两侧的第二鳍片结构中的源极和漏极的区域形成有应力外延层。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。
Claims (25)
1.一种SRAM的制造方法，其特征在于，包括：
提供半导体衬底，在所述半导体衬底上形成有第一鳍片结构和第二鳍片结构，其中，所述第一鳍片结构和所述第二鳍片结构在所述半导体衬底表面上的投影关于两者之间的中心线对称；
在所述半导体衬底上形成彼此间隔设置的第一伪栅极结构和第二伪栅极结构，其中，所述第一伪栅极结构横跨第一下拉晶体管区内的所述第一鳍片结构以及第一上拉晶体管区内的所述第二鳍片结构，所述第二伪栅极结构横跨所述第二鳍片结构与第一传输门晶体管区相邻的区域；
在所述第一伪栅极结构两侧的所述第二鳍片结构中、以及所述第二伪栅极结构两侧的第二鳍片结构中预定形成源极和漏极的区域形成应力外延层；
去除所述第一伪栅极结构和所述第二伪栅极结构，以分别形成第一栅极凹槽和第二栅极凹槽；
去除所述第二栅极凹槽中露出的部分所述第二鳍片结构，以形成第一沟槽；
形成位于所述第一栅极凹槽内的第一金属栅极结构以及位于所述第二栅极凹槽和所述第一沟槽中的第二金属栅极结构。
2.如权利要求1所述的制造方法，其特征在于，形成所述第一沟槽之后，形成所述第二金属栅极结构之前，还包括以下步骤：对所述第一沟槽内露出的部分所述第二鳍片结构进行N型掺杂离子注入，以形成注入区隔离所述第一沟槽两侧的位于所述第二鳍片结构中的源极和漏极。
3.如权利要求1或2所述的制造方法，其特征在于，在形成所述第一沟槽之后，形成所述第二金属栅极结构之前，还包括以下步骤：在所述第一沟槽的表面形成第一绝缘层。
4.如权利要求1所述的制造方法，其特征在于，在所述半导体衬底上还形成有第三鳍片结构和第四鳍片结构，所述第三鳍片结构和所述第四鳍片结构在所述半导体衬底表面上的投影关于两者之间的中心线对称，其中，所述第二伪栅极结构还横跨第二上拉晶体管区内的所述第三鳍片结构。
5.如权利要求4所述的制造方法，其特征在于，所述第三鳍片结构位于所述第二鳍片结构和所述第四鳍片结构之间，其中，所述第二伪栅极结构还横跨第二下拉晶体管区内的所述第四鳍片结构。
6.如权利要求4所述的制造方法，其特征在于，所述第一伪栅极结构还横跨位于所述第二上拉晶体管区外侧的所述第三鳍片结构，其中，在形成所述应力外延层的步骤中还包括在所述第一伪栅极结构两侧的第三鳍片结构中形成应力外延层的步骤。
7.如权利要求4所述的制造方法，其特征在于，所述第一伪栅极结构还横跨位于所述第二上拉晶体管区外侧的所述第三鳍片结构，其中，在去除所述第二栅极凹槽中露出的部分所述第二鳍片结构以形成第一沟槽的步骤中还包括去除所述第一栅极凹槽中露出的部分所述第三鳍片结构，以形成第二沟槽的步骤。
8.如权利要求7所述的制造方法，其特征在于，在形成所述第二沟槽之后、形成所述第一金属栅极结构之前，还包括以下步骤：
对所述第二沟槽内露出的部分所述第三鳍片结构进行N型掺杂离子注入，以形成注入区隔离所述第二沟槽两侧的源极和漏极；和/或，
在所述第二沟槽的表面形成第二绝缘层。
9.如权利要求1所述的制造方法，其特征在于，还包括在所述半导体衬底上的所述第一鳍片结构上形成第一传输门晶体管的步骤，其中，形成所述第一传输门晶体管的方法包括以下步骤：
在所述半导体衬底上形成横跨位于所述第一传输门晶体管区内的第一鳍片结构的第三伪栅极结构，其中所述第三伪栅极结构、所述第二伪栅极结构和所述第一伪栅极结构彼此间隔；
去除所述第三伪栅极结构，以形成第三栅极凹槽；
在所述第三栅极凹槽中形成第三金属栅极结构。
10.如权利要求4所述的制造方法，其特征在于，还包括在所述半导体衬底上的所述第四鳍片结构上形成第二传输门晶体管的步骤，其中，形成所述第二传输门晶体管的方法包括以下步骤：
在所述半导体衬底上形成横跨位于第二传输门晶体管区内的所述第四鳍片结构的第四伪栅极结构，其中所述第四伪栅极结构、所述第二伪栅极结构和所述第一伪栅极结构彼此间隔；
去除所述第四伪栅极结构，以形成第四栅极凹槽；
在所述第四栅极凹槽中形成第四金属栅极结构。
11.如权利要求1所述的制造方法，其特征在于，形成所述第一金属栅极结构和第二金属栅极结构的步骤包括：
在所述第一栅极凹槽、第二栅极凹槽和所述第一沟槽的底部和侧壁上依次形成高k介电层、功函数层；
形成导电层填充所述第一栅极凹槽、第二栅极凹槽和所述第一沟槽，以形成所述第一金属栅极结构和所述第二金属栅极结构。
12.如权利要求1所述的制造方法，其特征在于，在形成所述第一伪栅极结构和所述第二伪栅极结构之前，还包括以下步骤：
在所述第一鳍片结构和所述第二鳍片结构外侧的所述半导体衬底上形成隔离结构，所述隔离结构的顶面低于所述第一鳍片结构和所述第二鳍片结构的顶面。
13.一种SRAM，其特征在于，包括：
半导体衬底；
在所述半导体衬底上形成有第一鳍片结构和第二鳍片结构，其中，所述第一鳍片结构和第二鳍片结构在所述半导体衬底表面上的投影关于两者之间的中心线对称；
在所述半导体衬底上形成有彼此间隔设置的第一金属栅极结构和第二金属栅极结构，所述第一金属栅极结构横跨第一下拉晶体管区内的所述第一鳍片结构以及第一上拉晶体管区内的所述第二鳍片结构，所述第二金属栅极结构横跨所述第二鳍片结构与第一传输门晶体管区相邻的区域，其中，部分所述第二金属栅极结构填充到位于所述第二鳍片结构中的第一沟槽内；
在所述第一金属栅极结构两侧的所述第二鳍片结构中、以及所述第二金属栅极结构两侧的第二鳍片结构中的源极和漏极的区域形成有应力外延层。
14.如权利要求13所述的SRAM，其特征在于，还包括：形成在所述第一沟槽周围的部分所述第二鳍片结构中的注入区以隔离所述第一沟槽两侧的位于所述第二鳍片结构中的源极和漏极，其中，所述注入区中掺杂有N型掺杂离子。
15.如权利要求13或14所述的SRAM，其特征在于，在所述第二金属栅极结构的下方、所述第一沟槽的表面形成有第一绝缘层。
16.如权利要求13所述的SRAM，其特征在于，在所述半导体衬底上还形成有第三鳍片结构和第四鳍片结构，所述第三鳍片结构和所述第四鳍片结构在所述半导体衬底表面上的投影关于两者之间的中心线对称，其中，所述第二金属栅极结构还横跨第二上拉晶体管区内的所述第三鳍片结构。
17.如权利要求16所述的SRAM，其特征在于，所述第三鳍片结构位于所述第二鳍片结构和所述第四鳍片结构之间，其中，所述第二金属栅极结构还横跨第二下拉晶体管区内的所述第四鳍片结构。
18.如权利要求16所述的SRAM，其特征在于，所述第一金属栅极结构还横跨所述第三鳍片结构，其中，在所述第一金属栅极结构两侧的所述第三鳍片结构中形成有应力外延层。
19.如权利要求18所述的SRAM，其特征在于，部分所述第一金属栅极结构填充到位于所述第三鳍片结构中的第二沟槽内。
20.如权利要求19所述的SRAM，其特征在于，在所述第二沟槽周围的部分所述第三鳍片结构中形成有注入区，以隔离所述第二沟槽两侧的位于所述第三鳍片结构内的源极和漏极，其中，所述注入区中掺杂有N型掺杂离子；和/或
在所述第一金属栅极结构下方的、所述第二沟槽的表面形成有第二绝缘层。
21.如权利要求13所述的SRAM，其特征在于，还包括形成在所述第一鳍片结构上的第一传输门晶体管，其中，所述第一传输门晶体管包括：
形成在所述半导体衬底上横跨位于所述第一传输门晶体管区内的第一鳍片结构的第三金属栅极结构，其中所述第三金属栅极结构、所述第二金属栅极结构和所述第一金属栅极结构彼此间隔。
22.如权利要求16所述的SRAM，其特征在于，还包括形成在所述第四鳍片结构上的第二传输门晶体管，其中，形成所述第二传输门晶体管包括：
形成在所述半导体衬底上横跨位于所述第二传输门晶体管区内的所述第四鳍片结构的第四金属栅极结构，其中所述第四金属栅极结构、所述第二金属栅极结构和所述第一金属栅极结构彼此间隔。
23.如权利要求13所述的SRAM，其特征在于，所述第一金属栅极结构形成在第一栅极凹槽中，所述第二金属栅极结构形成在第二栅极凹槽中，其中，所述第一金属栅极结构包括自下而上形成在所述第一栅极凹槽底部和侧壁上高k介电层和功函数层，以及填充所述第一栅极凹槽的导电层，所述第二金属栅极结构包括自下而上形成在所述第二栅极凹槽和所述第一沟槽的底部和侧壁上的高k介电层和功函数层，以及填充所述第二栅极凹槽和所述第一沟槽的导电层。
24.如权利要求13所述的SRAM，其特征在于，在所述第一鳍片结构和所述第二鳍片结构外侧的所述半导体衬底上形成有隔离结构，所述隔离结构的顶面低于所述第一鳍片结构和所述第二鳍片结构的顶面。
25.一种电子装置，其特征在于，所述电子装置包括如权利要求13至24任一项所述的SRAM。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN110571195A CN110571195A (zh) | 2019-12-13 |
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Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN110571195B (zh) |
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|---|---|
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