CN106684087A - 半导体器件及其静态随机存取存储器单元和制造方法 - Google Patents

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Abstract

半导体器件包括衬底、第一半导体鳍、第二半导体鳍、n‑型外延结构、p‑型外延结构以及多个介电鳍侧壁结构。第一半导体鳍设置在衬底上。第二半导体鳍设置在衬底上并且邻近第一半导体鳍。n‑型外延结构设置第一半导体鳍上。p‑型外延结构设置在第二半导体鳍上并且与n‑型外延结构分隔开。介电鳍侧壁结构设置在n‑型外延结构和p‑型外延结构的至少一个的相对侧上。本发明的实施例还涉及半导体器件的静态随机存取存储器单元和制造方法。

Description

半导体器件及其静态随机存取存储器单元和制造方法
技术领域
本发明的实施例涉及集成电路器件，更具体地，涉及半导体器件及其静态随机存取存储器单元和制造方法。
背景技术
只要存储器通电，则静态随机存取存储器(静态RAM或SRAM)是以静态形式保留数据的半导体存储器。SRAM比更多普通的动态RAM(DRAM)更快并且更可靠。该术语静态来源于它不需要像DRAM一样刷新的事实。SRAM用于计算机高速缓存并且用作显卡上的随机存取存储器数字模拟转换器的部分。
发明内容
本发明的实施例提供了一种半导体器件，包括：衬底；第一半导体鳍，设置在所述衬底上；第二半导体鳍，设置在所述衬底上并且邻近所述第一半导体鳍；n-型外延结构，设置在所述第一半导体鳍上；p-型外延结构，设置在所述第二半导体鳍上并且与所述n-型外延结构分隔开；以及多个介电鳍侧壁结构，设置在所述n-型外延结构和所述p-型外延结构的至少一个的相对侧上。
本发明的另一实施例提供了一种静态随机存取存储器(SRAM)单元包括：两个上拉(PU)晶体管、两个传输门(PG)晶体管以及两个下拉(PD)晶体管，其中，所述上拉晶体管和所述下拉晶体管配置为形成两个交叉耦合的逆变器，所述传输门晶体管电连接至所述交叉耦合的逆变器，并且所述上拉晶体管、所述传输门晶体管和所述下拉晶体管的至少一个包括：半导体鳍，包括至少一个凹进部分和至少一个沟道部分；外延结构，设置在所述半导体鳍的所述凹进部分上；以及多个介电鳍侧壁结构，设置在所述外延结构的相对侧上。
本发明的又一实施例提供了一种用于制造半导体器件的方法，所述方法包括：在衬底上形成第一半导体鳍和第二半导体鳍，其中，所述第一半导体鳍邻近所述第二半导体鳍；在所述第一半导体鳍的至少相对侧上形成多个介电鳍侧壁结构；使所述第一半导体鳍凹进；在凹进的第一半导体鳍上形成第一外延结构；使所述第二半导体鳍凹进；以及在凹进的第二半导体鳍上形成第二外延结构，其中，所述第一外延结构和所述第二外延结构是不同的类型。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1是六晶体管(6T)的SRAM单元的电路图。
图2A至图6A是根据本发明的一些实施例的处于各个阶段的用于制造SRAM器件的方法的顶视图。
图2B至图6B是图2A至图6A的区B的立体图。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实例。此外，本发明可在各个实施例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)原件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
本发明将参照特定的上下文中的实施例进行描述，静态随机存取存储器(SRAM)由鳍式场效应晶体管(FinFET)形成。然而，本发明的实施例也可以应用于各种半导体器件。将参照附图详细地说明各个实施例。
静态随机存取存储器(SRAM)是一种类型的易失性半导体存储器，该存储器使用双稳态自锁电路以储存每个位。SRAM中的每个位储存在形成两个交叉耦合的逆变器的四个晶体管(PU-1、PU-2、PD-1和PD-2)上。这种存储器单元具有用于表示0和1的两个稳定状态。两个附加存取晶体管(PG-1和PG-2)电连接至两个交叉耦合的逆变器并且在读取和写入操作期间用以控制对存储单元的存取。
图1是六晶体管(6T)SRAM单元的电路图。SRAM单元100包括由上拉晶体管PU-1和下拉晶体管PD-1形成的第一逆变器102。SRAM单元100还包括由上拉晶体管PU-2和下拉晶体管PD-2形成的第二逆变器104。此外，第一逆变器102和第二逆变器104耦合在电压总线Vdd和接地电位Vss之间。在一些实施例中，上拉晶体管PU-1和PU-2可以是p-型晶体管而下拉晶体管PD-1和PD-2可以是n-型晶体管，并且本发明要求的范围不限于这个方面。
在图1中，第一逆变器102和第二逆变器104是交叉耦合的。也就是说，第一逆变器102的输入连接至第二逆变器104的输出。同样地，第二逆变器104的输入连接至第一逆变器102的输出。第一逆变器102的输出称为存储节点103。同样地，第二逆变器104的输出称为存储节点105。在正常的操作模式中，存储节点103与存储节点105的逻辑状态相反。通过采用两个交叉耦合的逆变器，SRAM单元100可以使用锁存结构保持数据从而使得只要通过Vdd提供电力，没有施加更新周期，将不会丢失存储的数据。
在使用6T SRAM单元的SRAM器件中，该单元布置为行和列。SRAM阵列的列由位线对形成，即第一位线BL和第二位线BLB。SRAM器件的单元设置在相应的位线对之间。如图1所示，SRAM单元100放置在位线BL和位线BLB之间。
在图1中，SRAM单元100还包括连接在位线BL和第一逆变器102的输出103之间的第一传输门晶体管PG-1。SRAM单元100还包括连接在位线BLB和第二逆变器104的输出105之间的第二传输门晶体管PG-2。第一传输门晶体管PG-1和第二传输门晶体管PG-2的栅极连接至字线WL，该字线连接位于SRAM阵列的行中的SRAM单元。
在操作中，如果传输门晶体管PG-1和PG-2是不活动的，则只要通过Vdd提供电力，SRAM单元100将无限期地保持存储节点103和105处的补偿值。这是因为一对交叉耦合逆变器的每个逆变器驱动着另一个的输入，因而保持了存储节点处的电压。这种情况将保持稳定直至SRAM断电或实施改变存储节点处的存储数据的写入周期。
在图1的电路图中，上拉晶体管PU-1、PU-2是p-型晶体管。下拉晶体管PD-1、PD-2和传输门晶体管PG-1、PG-2是n-型晶体管。根据各个实施例，上拉晶体管PU-1、PU-2、下拉晶体管PD-1、PD-2和传输门晶体管PG-1、PG-2由FinFET实现。
图1中的SRAM单元100的结构将在6T-SRAM的上下文中描述。然而，本领域中的技术人员应该明白，此处描述的各个实施例的部件可以用于形成诸如8T-SRAM存储器器件的其它类型的器件，或诸如标准单元、栅控二极管或ESD(静电放电)器件的存储器器件而不是SRAM。此外，本发明的实施例可以用作独立存储器器件、与其它集成电路集成的存储器器件等。
图2A至图6A是根据本发明的一些实施例的处于各个阶段的用于制造SRAM器件的方法的顶视图，并且图2B至图6B是图2A至图6A的区B的立体图。在图2A至图6A中，示出了包括四个SRAM单元200a、200b、200c和200d的SRAM器件。然而，在一些其它实施例中，SRAM器件中的SRAM单元200a、200b、200c和200d的数量不限于这个方面。参照图2A和图2B。提供衬底210。在一些实施例中，例如，衬底210可以是半导体材料并且可以包括包含分级层或埋氧层的已知结构。在一些实施例中，衬底210包括可以是未掺杂或掺杂(例如，p-型、n-型或它们的组合)的块状硅。可以使用适用于半导体器件形成的其它材料。诸如锗、石英、蓝宝石和玻璃的其它材料可以可选地用于衬底210。可选地，硅衬底210可以是绝缘体上半导体(SOI)衬底的有源层或诸如在块状硅层上形成的硅锗层的多层结构。
在衬底210中形成多个p-阱区域212和多个n-阱区域216。在两个p-阱区域212之间形成一个n-阱区域216。P-阱区域212注入有诸如硼离子的P型掺杂剂材料，并且n-阱区域216注入有诸如砷离子的N型掺杂剂材料。在p-阱区域212的注入期间，n-阱区域216覆盖有掩模(诸如光刻胶)，并且在n-阱区域216的注入期间，p-阱区域212覆盖有掩模(诸如光刻胶)。
在衬底210上形成多个半导体鳍222、224、226和228。更具体地，在p-阱区域212上形成半导体鳍222和226，并且在n-阱区域216上形成半导体鳍224和228。半导体鳍222邻近半导体鳍224，并且半导体鳍226邻近半导体鳍228。在一些实施例中，半导体鳍222、224、226和228包括硅。应该注意，图2A中的半导体鳍222、224、226和228的数量是说明性的并且不应限制本发明所要求的范围。本领域中的普通技术人员可以根据实际情况选择用于半导体鳍222、224、226和228的合适的数量。
例如，可以通过使用光刻技术图案化和蚀刻衬底210来形成半导体鳍222、224、226和228。在一些实施例中，在衬底210上方沉积光刻胶材料层(未示出)。根据期望的图案(这种情况下为半导体鳍222、224、226和228)辐照(曝光)光刻胶材料层并且显影以去除部分光刻胶材料。剩余的光刻胶材料保护下面的材料免受随后工艺步骤(诸如蚀刻)的影响。应该注意，诸如氧化物或氮化硅掩模的其它掩模也可以用在蚀刻工艺中。
参照图3A和图3B。去除部分半导体鳍224和228。例如，包含用于半导体鳍224和228的图案的光掩模(未示出)用于保护保留的部分半导体鳍224和228。之后，同时蚀刻半导体鳍224和228的暴露的部分。
随后，在衬底210上形成多个隔离结构230。在半导体鳍222、224、226和228的周围用作浅沟槽隔离(STI)的隔离结构230可以使用四乙基原硅酸(TEOS)和氧气作为前体通过化学汽相沉积(CVD)技术形成。在一些其它实施例中，可以通过向衬底210注入诸如氧、氮、碳等的离子形成隔离结构230。在又一些其他实施例中，隔离结构230是SOI晶圆的绝缘层。
参照图4A和图4B。在部分半导体鳍222、224、226和228上形成多个栅极堆叠件242、244、246和248并且暴露另一部分的半导体鳍222、224、226和228。更具体地，在一些实施例中，栅极堆叠件242形成在部分半导体222、224上并且还形成在部分半导体鳍228上；在一些实施例中，栅极堆叠件244形成在部分半导体鳍226和228上并且还形成在部分半导体鳍224上；栅极堆叠件246形成在部分半导体鳍222上并且栅极堆叠件248形成在部分半导体鳍226上。
如图4B所示，栅极堆叠件242、244、246和248的至少一个包括栅极绝缘层240a和栅电极层240b。栅极绝缘层240a设置在栅电极层240b和衬底210之间，并且形成在半导体鳍222、224、226和228上。例如，防止电子消耗的栅极绝缘层240a可以包括诸如金属氧化物、金属氮化物、金属硅酸盐、过渡金属氧化物、过渡金属氮化物、过渡金属硅酸盐、金属氮氧化物、金属铝酸盐、硅酸锆、铝酸锆或它们的组合的高k介电材料。一些实施例可以包括氧化铪(HfO2)、氧化铪硅(HfSiO)、氮氧化铪硅(HfSiON)、氧化铪钽(HfTaO)、氧化铪钛(HfTiO)、氧化铪锆(HfZrO)、氧化镧(LaO)、氧化锆(ZrO)、氧化钛(TiO)、氧化钽(Ta2O5)、氧化钇(Y2O3)、钛酸锶(SrTiO3,STO)、钛酸钡(BaTiO3,BTO)、氧化钡锆(BaZrO)、氧化铪镧(HfLaO)、氧化镧硅(LaSiO)、氧化铝硅(AlSiO)、氧化铝(Al2O3)、氮化硅(Si3N4)、氮氧化硅(SiON)和它们的组合。栅极绝缘层240a可以具有诸如一层氧化硅(例如，界面层)和另一层高k材料的多层结构。
可以使用化学汽相沉积(CVD)、物理汽相沉积(PVD)、原子层沉积(ALD)、热氧化、臭氧氧化、其它合适的工艺或它们的组合形成栅极绝缘层240a。栅电极层240b形成在衬底210上方以覆盖栅极绝缘层240a和部分半导体鳍222、224、226和228。在一些实施例中，栅电极层240b包括诸如多晶硅、非晶硅等的半导体材料。栅电极层240b可以是掺杂或未掺杂沉积的。例如，在一些实施例中，栅电极层240b包括通过低压化学汽相沉积(LPCVD)未掺杂沉积的多晶硅。例如，也可以通过原位掺杂的多晶硅的炉沉积来沉积多晶硅。可选地，栅电极层240b可以包括多晶硅金属合金或包括诸如钨(W)、镍(Ni)、铝(Al)、钽(Ta)、钛(Ti)或它们的任何组合的金属的金属栅极。
在图4B中，在衬底210上方并且沿着栅极堆叠件242、244、246和248的侧面形成多个栅极间隔件250。为清楚起见，在图4B中示出了栅极间隔件250并且在图4A中省略。在一些实施例中，栅极间隔件250可以包括氧化硅、氮化硅、氮氧化硅或其它合适的材料。栅极间隔件250可以包括单层或多层结构。可以通过CVD、PVD、ALD或其它合适的技术形成栅极间隔件250的毯状层。之后，对毯状层实施各向异性蚀刻以在栅极间隔件242、244、246和248的两侧上形成一对栅极间隔件250。在一些实施例中，栅极间隔件250用于偏移随后形成的掺杂区域(诸如源极/漏极区域)。栅极间隔件250还可以用于设计或修改源极/漏极区域(结)的轮廓。
在半导体鳍222、224、226和228的相对侧上形成多个介电鳍侧壁结构260。沿着半导体鳍222、224、226和228形成介电鳍侧壁结构260。介电鳍侧壁结构260可以包括诸如氧化硅的介电材料。可选地，介电鳍侧壁结构260可以包括氮化硅、SiC、SiON或它们的组合。用于介电鳍结构260的形成方法可以包括在半导体鳍222、224、226和228上方沉积介电材料，以及之后各向异性回蚀刻介电材料。回蚀刻工艺可以包括多步蚀刻以获得蚀刻选择性、灵活性和期望的过蚀刻控制。
在一些实施例中，可以用相同的制造工艺形成栅极间隔件250和介电鳍侧壁结构260。例如，可以通过CVD、PVD、ALD或其它合适的技术形成介电层的毯状层以覆盖栅极堆叠件242、244、246和248以及半导体鳍222、224、226和228。之后，对毯状层实施蚀刻工艺以在栅极堆叠件242、244、246和248的相对侧上形成栅极间隔件250并且在半导体鳍222、224、226和228的相对侧上形成介电鳍侧壁结构260。然而，在一些其它实施例中，可以在不同制造工艺中形成栅极间隔件250和介电鳍侧壁结构260。
在图4A中，半导体鳍222和栅极堆叠件242形成下拉晶体管PD-1，并且半导体鳍224和栅极堆叠件242形成上拉晶体管PU-1。换句话说，下拉晶体管PD-1和上拉晶体管PU-1共用栅极堆叠件242。半导体鳍226和栅极堆叠件244形成另一下拉晶体管PD-2，并且半导体鳍228和栅极堆叠件244形成另一上拉晶体管PU-2。换句话说，下拉晶体管PD-2和上拉晶体管PU-2共用栅极堆叠件244。此外，半导体鳍222和栅极堆叠件246形成传输门晶体管PG-1。换句话说，传输门晶体管PG-1和下拉晶体管PD-1共用半导体鳍222。半导体鳍226和栅极堆叠件248形成另一传输门晶体管PG-2。换句话说，传输门晶体管PG-2和下拉晶体管PD-2共用半导体鳍226。因此，SRAM单元200a是六晶体管(6T)SRAM。然而，本领域中的普通技术人员应该明白，此处描述的各个实施例的部件可以用于形成其它类型的器件(诸如8T-SRAM存储器器件)。
在一些实施例中，半导体鳍222的数量可以是复数，和/或半导体鳍226的数量可以是复数。因此，下拉晶体管PD-1、PD-2以及传输门晶体管PG-1、PG-2的每个晶体管具有多个半导体鳍，并且上拉晶体管PU-1和PU-2的每个晶体管具有一个半导体鳍，并且本发明要求的范围不限于这个方面。
在图4A中，当SRAM单元200a～200d布置在一起时，形成阵列(此处的SRAM器件)，可以翻转或旋转单元布局以使更高的封装密度成为可能。通常通过绕单元边界或轴翻转单元并且将翻转的单元邻近原始单元放置，可以结合普通节点和连接点以增加封装密度。例如，SRAM单元200a～200d是镜像并且为彼此旋转的图像。具体地，SRAM单元200a和200b是关于Y轴的镜像，正如SRAM单元200c和200d。SRAM单元200a和200c是关于X轴的镜像，正如SRAM单元200b和200d。此外，对角SRAM单元(SRAM单元200a和200d；SRAM单元200b和200c)为彼此旋转180度的图像。
参照图5A和图5B，部分地去除(或部分地凹进)由栅极堆叠件242、244、246和248以及栅极间隔件250暴露的部分半导体鳍222、224、226和228以在半导体鳍222、224、226和228中形成凹槽R。在图5A和图5B中，凹槽R形成有介电鳍侧壁结构260作为它的上部。在一些实施例中，凹槽R的侧壁基本垂直和彼此平行。在一些其它实施例中，凹槽R形成有非垂直平行的轮廓。
在图5B中，半导体鳍222包括至少一个凹进部分222r和至少一个沟道部分222c。凹槽R形成在凹进部分222r上，并且栅极堆叠件242覆盖沟道部分222c。半导体鳍224包括至少一个凹进部分224r和至少一个沟道部分224c。凹槽R形成在凹进部分224r上并且栅极堆叠件242覆盖沟道部分224c。同样，半导体鳍226和228(见图4A)分别包括至少一个凹进部分和至少一个沟道部分(未示出)。由于半导体鳍226和228的凹进部分和沟道部分具有类似于凹进部分222r和224r以及沟道部分222c和224c的配置，并且因此此处不再重复这方面的描述。
至少一个介电鳍侧壁结构260具有高度H1，并且半导体鳍222、224、226和228的至少一个具有突出于隔离结构230的高度H2(即，沟道部分222c、224c)。高度H1低于高度H2。在一些实施例中，高度H1和高度H2满足条件：0.1≤(H1/H2)≤0.5，并且本发明要求的范围不限于这个方面。例如，可以通过蚀刻调整介电鳍侧壁结构260的高度H1以调节在其上形成的外延结构272和276(见图6A和6B)的轮廓。
凹进工艺可以包括干蚀刻工艺、湿蚀刻工艺和/或它们的组合。凹进工艺也可以包括选择性湿蚀刻或选择性干蚀刻。湿蚀刻溶液包括四甲基氢氧化铵(TMAH)、HF/HNO3/CH3COOH溶液或其它合适的溶液。干蚀刻工艺和湿蚀刻工艺具有可以调整的蚀刻参数，诸如使用的蚀刻剂、蚀刻温度、蚀刻溶液浓度、蚀刻压力、电源功率、RF偏置电压、RF偏置功率、蚀刻流量和其它合适的参数。例如，湿蚀刻溶液可以包括NH4OH、KOH(氢氧化钾)、HF(氢氟酸)、TMAH(四甲基氢氧化铵)、其它合适的湿蚀刻溶液或它们的组合。干蚀刻工艺包括使用氯基化学物的偏置等离子体蚀刻工艺。其它干蚀刻剂气体包括CF4、NF3、SF6和He。也可以使用诸如DRIE(深反应离子蚀刻)的机制实施各向异性干蚀刻。
参照图6A和图6B，在半导体鳍222和226(见图4A)的凹槽R中分别形成多个外延结构272，并且在半导体鳍224和228(见图4A)的凹槽R中分别形成多个外延结构276。外延结构272与邻近的外延结构276分隔开。外延结构272和276突出于凹槽R。外延结构272可以是n-型外延结构，并且外延结构276可以是p-型外延结构。外延结构272和276可以使用一个或多个外延或外延的(epi)工艺形成，从而使得可以在半导体鳍222、224、226和228上以结晶状态形成Si部件、SiGe部件和/或其它合适的部件。在一些实施例中，外延结构272和276的晶格常数不同于半导体鳍222、224、226和228的晶格常数，并且外延结构272和276是应变的或受到应力的以使能够增加SRAM器件的载流子迁移率和增强器件性能。外延结构272和276可以包括诸如锗(Ge)或硅(Si)的半导体材料；或诸如砷化镓(GaAs)、砷化铝镓(AlGaAs)、硅锗(SiGe)、碳化硅(SiC)或磷砷化镓(GaAsP)的化合物半导体材料。
在一些实施例中，在不同的外延工艺中形成外延结构272和276。外延结构272可以包括SiP、SiC、SiPC、Si、III-V族化合物半导体材料或它们的组合，并且外延结构276可以包括SiGe、SiGeC、Ge、Si、III-V族化合物半导体材料或它们的组合。在外延结构272的形成期间，随着外延的进行，可以掺杂诸如磷或砷的n-型杂质。例如，当外延结构272包括SiC或Si时，掺杂n-型杂质。此外，在外延结构276的形成期间，随着外延的进行，可以掺杂诸如硼或BF2的p-型杂质。例如，当外延结构276包括SiGe时，掺杂p-型杂质。外延工艺包括CVD沉积技术(例如，汽相外延(VPE)和/或超高真空CVD(UHV-CVD))、分子束外延和/或其它合适的工艺。外延工艺可以使用气体和/或液体前体，该前体与半导体鳍222、224、226和228的组分(例如，硅)反应。因此，可以获得应变的沟道以增加载流子迁移率并且增强器件性能。外延结构272和276可以是原位掺杂的。如果外延结构272和276不是原位掺杂的，实施第二注入工艺(即，结注入工艺)以掺杂外延结构272和276。可以实施一个或多个退火工艺以激活外延结构272和276。该退火工艺包括快速热退火(RTA)和/或激光退火工艺。
在一些实施例中，外延结构272具有顶部272a以及设置在顶部272a和衬底210之间的主体部分272b。顶部272a具有宽度W1，并且主体部分270b具有短于宽度W1的宽度W2。半导体鳍222和226的至少一个具有与宽度W2基本相同的宽度W3。介电鳍侧壁结构260设置在外延结构272的主体部分272b的相对侧上，并且外延结构272的顶部272a设置在介电鳍侧壁结构260上。
此外，外延结构276具有顶部276a以及设置在顶部276a和衬底210之间的主体部分276b。顶部276a具有宽度W4，并且主体部分276b具有短于宽度W4的宽度W5。半导体鳍222和226的至少一个具有与宽度W5基本相同的宽度W6。介电鳍侧壁结构260设置在外延结构276的主体部分276b的相对侧上，并且外延结构276的顶部276a设置在介电鳍侧壁结构260上。
在一些实施例中，外延结构272和276具有不同的形状。外延结构272的顶部272a可以具有存在于介电鳍侧壁结构260之上的至少一个基本小平面，并且外延结构276的顶部276a可以具有存在于介电鳍侧壁结构260之上的至少一个非小平(或圆)面，并且，本发明要求的范围不限于这个方面。
在图6A中，半导体鳍222(见图4A)、在半导体鳍222上形成的外延结构272、在外延结构272的相对侧上形成的介电鳍侧壁结构260以及栅极堆叠件242一起形成了下拉晶体管PD-1，其中，半导体鳍222和外延结构272用作下拉晶体管PD-1的源极/漏极。半导体鳍224(见图4A)、在半导体鳍224上形成的外延结构276、在外延结构276的相对侧上形成的介电鳍侧壁结构260以及栅极堆叠件242一起形成了上拉晶体管PU-1，其中，半导体鳍224和外延结构276用作上拉晶体管PU-1的源极/漏极。半导体鳍226(见图4A)、在半导体鳍226上形成的外延结构272、在外延结构272的相对侧上形成的介电鳍侧壁结构260以及栅极堆叠件244一起形成了下拉晶体管PD-2，其中，半导体鳍226和外延结构272用作下拉晶体管PD-2的源极/漏极。半导体鳍228(见图4A)、在半导体鳍228上形成的外延结构276、在外延结构276的相对侧上形成的介电鳍结构260以及栅极堆叠件244一起形成了上拉晶体管PU-2，其中，半导体鳍228和外延结构276用作上拉晶体管PU-2的源极/漏极。半导体鳍222、在半导体鳍222上形成的外延结构272、在外延结构272的相对侧上形成的介电鳍侧壁结构260以及栅极堆叠件246一起形成了传输门晶体管PG-1，其中，半导体鳍222和外延结构272用作传输门晶体管PG-1的源极/漏极。半导体鳍226、在半导体鳍226上形成的外延结构272、在外延结构272的相对侧上形成的介电鳍侧壁结构260以及栅极堆叠件248一起形成了传输门晶体管PG-2，其中，半导体鳍226和外延结构272用作传输门晶体管PG-2的源极/漏极。因此，SRAM单元200a是六晶体管(6T)SRAM。然而，本领域中普通技术人员应该理解，此处描述的各个实施例的部件可以用于形成其它类型的器件(诸如，8T-SRAM存储器器件)。
根据上述实施例，由于介电鳍侧壁结构设置在至少一个半导体鳍的相对侧上，因此可以通过介电鳍侧壁结构调整外延结构的形成。更具体地，外延结构的外延生长纵向和横向延伸。横向外延生长将扩大外延结构的尺寸并且将它们之间的间隔变窄。然而，介电鳍侧壁结构可以抑制外延结构的横向外延生长，从而使得它们之间的间隔可以减小以防止外延结构合并在一起。因此，可以改进SRAM器件的性能。
根据一些实施例，半导体器件包括衬底、第一半导体鳍、第二半导体鳍、n-型外延结构、p-型外延结构以及多个介电鳍侧壁结构。第一半导体鳍设置在衬底上。第二半导体鳍设置在衬底上并且邻近第一半导体鳍。n-型外延结构设置在第一半导体鳍上。p-型外延结构设置在第二半导体鳍上并且与n-型外延结构分隔开。介电鳍侧壁结构设置在n-型外延结构和p-型外延结构的至少一个的相对侧上。
在上述半导体器件中，其中，所述介电鳍侧壁结构设置在所述n-型外延结构的相对侧上，并且所述n-型外延结构包括：顶部，具有第一宽度；以及主体部分，设置在所述顶部和所述第一半导体鳍之间并且具有短于所述第一宽度的第二宽度，其中，所述介电鳍侧壁结构设置在所述n-型外延结构的所述主体部分的相对侧上，并且所述n-型外延结构的所述顶部设置在所述介电鳍侧壁结构上。
在上述半导体器件中，其中，所述介电鳍侧壁结构设置在所述n-型外延结构的相对侧上，并且所述n-型外延结构包括：顶部，具有第一宽度；以及主体部分，设置在所述顶部和所述第一半导体鳍之间并且具有短于所述第一宽度的第二宽度，其中，所述介电鳍侧壁结构设置在所述n-型外延结构的所述主体部分的相对侧上，并且所述n-型外延结构的所述顶部设置在所述介电鳍侧壁结构上，所述第一半导体鳍具有第三宽度，所述第三宽度与所述n-型外延结构的所述主体部分的所述第二宽度相同。
在上述半导体器件中，其中，所述介电鳍侧壁结构设置在所述n-型外延结构的相对侧上，并且所述n-型外延结构包括：顶部，具有第一宽度；以及主体部分，设置在所述顶部和所述第一半导体鳍之间并且具有短于所述第一宽度的第二宽度，其中，所述介电鳍侧壁结构设置在所述n-型外延结构的所述主体部分的相对侧上，并且所述n-型外延结构的所述顶部设置在所述介电鳍侧壁结构上，所述n-型外延结构的所述顶部具有至少一个非小平面。
在上述半导体器件中，其中，所述介电鳍侧壁结构设置在所述p-型外延结构的相对侧上，并且所述p-型外延结构包括：顶部，具有第四宽度；以及主体部分，设置在所述顶部和所述第二半导体鳍之间并且具有短于所述第四宽度的第五宽度，其中，所述介电鳍侧壁结构设置在所述p-型外延结构的所述主体部分的相对侧上，并且所述p-型外延结构的所述顶部设置在所述介电鳍侧壁结构上。
在上述半导体器件中，其中，所述介电鳍侧壁结构设置在所述p-型外延结构的相对侧上，并且所述p-型外延结构包括：顶部，具有第四宽度；以及主体部分，设置在所述顶部和所述第二半导体鳍之间并且具有短于所述第四宽度的第五宽度，其中，所述介电鳍侧壁结构设置在所述p-型外延结构的所述主体部分的相对侧上，并且所述p-型外延结构的所述顶部设置在所述介电鳍侧壁结构上，所述第二半导体鳍具有第六宽度，所述第六宽度与所述p-型外延结构的所述主体部分的所述第五宽度相同。
在上述半导体器件中，其中，所述介电鳍侧壁结构设置在所述p-型外延结构的相对侧上，并且所述p-型外延结构包括：顶部，具有第四宽度；以及主体部分，设置在所述顶部和所述第二半导体鳍之间并且具有短于所述第四宽度的第五宽度，其中，所述介电鳍侧壁结构设置在所述p-型外延结构的所述主体部分的相对侧上，并且所述p-型外延结构的所述顶部设置在所述介电鳍侧壁结构上，所述p-型外延结构的所述顶部具有至少一个小平面。
在上述半导体器件中，其中，所述介电鳍侧壁结构设置在所述n-型外延结构的相对侧上和所述p-型外延结构的相对侧上。
根据一些实施例，静态随机存取存储器(SRAM)单元包括两个上拉(PU)晶体管、两个传输门(PG)晶体管和两个下拉(PD)晶体管。PU晶体管和PD晶体管配置为形成两个交叉耦合的逆变器。PG晶体管电连接至交叉耦合的逆变器。PU晶体管、PG晶体管和PD晶体管的至少一个包括半导体鳍、外延结构以及多个介电鳍侧壁结构。半导体鳍包括至少一个凹进部分和至少一个沟道部分。外延结构设置在半导体鳍的凹进部分上。介电鳍侧壁结构设置在外延结构的相对侧上。
在上述SRAM单元中，其中，所述外延结构包括：顶部，具有第一宽度；以及主体部分，设置在所述顶部和所述半导体鳍之间并且具有短于所述第一宽度的第二宽度，其中，所述介电鳍侧壁结构设置在所述外延结构的所述主体部分的相对侧上，并且所述外延结构的所述顶部设置在所述介电鳍侧壁结构上。
在上述SRAM单元中，其中，所述外延结构包括：顶部，具有第一宽度；以及主体部分，设置在所述顶部和所述半导体鳍之间并且具有短于所述第一宽度的第二宽度，其中，所述介电鳍侧壁结构设置在所述外延结构的所述主体部分的相对侧上，并且所述外延结构的所述顶部设置在所述介电鳍侧壁结构上，其中，所述半导体鳍具有第三宽度，所述第三宽度与所述外延结构的所述主体部分的所述第二宽度相同。
在上述SRAM单元中，还包括：至少一个隔离结构，设置为邻近所述半导体鳍。
在上述SRAM单元中，还包括：至少一个隔离结构，设置为邻近所述半导体鳍，其中，所述上拉晶体管、所述传输门晶体管和所述下拉晶体管的至少一个还包括：栅极堆叠件，覆盖所述半导体鳍的所述沟道部分，并且所述介电鳍侧壁结构的一个的高度短于突出于所述隔离结构的所述半导体鳍的所述沟道部分的高度。
在上述SRAM单元中，还包括：衬底，具有至少一个p-阱区域和至少一个n-阱区域，其中，所述传输门晶体管和所述下拉晶体管的至少一个设置在所述p-阱区域上，并且所述上拉晶体管的至少一个设置在所述n-阱区域上。
根据一些实施例，用于制造半导体器件的方法包括在衬底上形成第一半导体鳍和第二半导体鳍。第一半导体鳍邻近第二半导体鳍。在第一半导体鳍的至少相对侧上形成多个介电鳍侧壁结构。使第一半导体鳍凹进。在凹进的第一半导体鳍上形成第一外延结构。使第二半导体鳍凹进。在凹进的第二半导体鳍上形成第二外延结构。第一外延结构和第二外延结构是不同的类型。在第一半导体鳍的相对侧上形成多个第一介电鳍侧壁结构。在第二半导体鳍的相对侧上形成多个第二介电鳍侧壁结构。使设置在第一介电鳍侧壁结构之间的部分第一半导体鳍凹进。使设置在第二介电鳍侧壁结构之间的部分第二半导体鳍凹进。在第一半导体鳍的凹进部分上形成n-型外延结构。在第二半导体鳍的凹进部分上形成p-型外延结构。
在上述方法中，其中，在所述第一半导体鳍的相对侧上和所述第二半导体鳍的相对侧上形成所述介电鳍侧壁结构。
在上述方法中，还包括：调整所述介电鳍侧壁结构的高度。
在上述方法中，还包括：调整所述介电鳍侧壁结构的高度，其中，通过蚀刻调整所述介电鳍侧壁结构的所述高度。
在上述方法中，其中，所述第一外延结构和所述第二外延结构的一个为n型，并且所述第一外延结构和所述第二外延结构的另一个为p-型。
在上述方法中，还包括：在所述第一半导体鳍和所述第二半导体鳍的至少一个上形成栅极堆叠件。
上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与本人所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中他们可以做出多种变化、替换以及改变。

Claims (10)

1.一种半导体器件，包括：
衬底；
第一半导体鳍，设置在所述衬底上；
第二半导体鳍，设置在所述衬底上并且邻近所述第一半导体鳍；
n-型外延结构，设置在所述第一半导体鳍上；
p-型外延结构，设置在所述第二半导体鳍上并且与所述n-型外延结构分隔开；以及
多个介电鳍侧壁结构，设置在所述n-型外延结构和所述p-型外延结构的至少一个的相对侧上。
2.根据权利要求1所述的半导体器件，其中，所述介电鳍侧壁结构设置在所述n-型外延结构的相对侧上，并且所述n-型外延结构包括：
顶部，具有第一宽度；以及
主体部分，设置在所述顶部和所述第一半导体鳍之间并且具有短于所述第一宽度的第二宽度，其中，所述介电鳍侧壁结构设置在所述n-型外延结构的所述主体部分的相对侧上，并且所述n-型外延结构的所述顶部设置在所述介电鳍侧壁结构上。
3.根据权利要求2所述的半导体器件，其中，所述第一半导体鳍具有第三宽度，所述第三宽度与所述n-型外延结构的所述主体部分的所述第二宽度相同。
4.根据权利要求2所述的半导体器件，其中，所述n-型外延结构的所述顶部具有至少一个非小平面。
5.根据权利要求1所述的半导体器件，其中，所述介电鳍侧壁结构设置在所述p-型外延结构的相对侧上，并且所述p-型外延结构包括：
顶部，具有第四宽度；以及
主体部分，设置在所述顶部和所述第二半导体鳍之间并且具有短于所述第四宽度的第五宽度，其中，所述介电鳍侧壁结构设置在所述p-型外延结构的所述主体部分的相对侧上，并且所述p-型外延结构的所述顶部设置在所述介电鳍侧壁结构上。
6.根据权利要求5所述的半导体器件，其中，所述第二半导体鳍具有第六宽度，所述第六宽度与所述p-型外延结构的所述主体部分的所述第五宽度相同。
7.根据权利要求5所述的半导体器件，其中，所述p-型外延结构的所述顶部具有至少一个小平面。
8.根据权利要求1所述的半导体器件，其中，所述介电鳍侧壁结构设置在所述n-型外延结构的相对侧上和所述p-型外延结构的相对侧上。
9.一种静态随机存取存储器(SRAM)单元包括：
两个上拉(PU)晶体管、两个传输门(PG)晶体管以及两个下拉(PD)晶体管，其中，所述上拉晶体管和所述下拉晶体管配置为形成两个交叉耦合的逆变器，所述传输门晶体管电连接至所述交叉耦合的逆变器，并且所述上拉晶体管、所述传输门晶体管和所述下拉晶体管的至少一个包括：
半导体鳍，包括至少一个凹进部分和至少一个沟道部分；
外延结构，设置在所述半导体鳍的所述凹进部分上；以及
多个介电鳍侧壁结构，设置在所述外延结构的相对侧上。
10.一种用于制造半导体器件的方法，所述方法包括：
在衬底上形成第一半导体鳍和第二半导体鳍，其中，所述第一半导体鳍邻近所述第二半导体鳍；
在所述第一半导体鳍的至少相对侧上形成多个介电鳍侧壁结构；
使所述第一半导体鳍凹进；
在凹进的第一半导体鳍上形成第一外延结构；
使所述第二半导体鳍凹进；以及
在凹进的第二半导体鳍上形成第二外延结构，其中，所述第一外延结构和所述第二外延结构是不同的类型。
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