KR102158961B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

반도체 장치 및 그 제조 방법이 제공된다. 상기 반도체 장치는, 기판, 상기 기판에 형성된 제1 및 제2 액티브 핀, 상기 제1 및 제2 액티브 핀 상에 각각 형성된 제1 및 제2 에피택셜 층, 상기 제1 및 제2 에피택셜 층 사이에, 상기 제1 및 제2 에피택셜 층을 연결하도록 형성된 브릿지 층, 상기 브릿지 층 상에 형성된 제3 에피택셜 층, 및 상기 제1 및 제3 에피택셜 층 사이와, 상기 제2 및 제3 에피택셜 층 사이에 형성된 캡핑 층을 포함한다.

Description

반도체 장치 및 그 제조 방법{Semiconductor device and method for fabricating the same}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다.
최근의 반도체 장치는 저전압에서 고속 동작을 할 수 있는 방향으로 발전하고 있으며, 반도체 장치의 제조 공정은 집적도가 향상되는 방향으로 발전되고 있다.
전통적인 전계 효과 트랜지스터에 비해 숏 채널 효과(short channel effect)에 더 잘 견딜 수 있고 저전압에서 더 높은 구동 전류를 제공하기 위해, 3차원의 공간 구조로 채널이 형성되는 핀 전계 효과 트랜지스터(FinFET)에 관심이 높아지고 있다.
최근에는, 이와 같은 반도체 장치의 성능 향상을 위해 스트레스 물질(stress material)을 포함하는 층을 에피택셜 성장 기법으로 형성하여, 반도체 장치의 채널 영역의 캐리어 이동도(carrier mobility)를 증가시키는 기법도 사용되고 있다.
본 발명이 해결하고자 하는 기술적 과제는, 핀펫 소자에서 소오스/드레인 영역의 컨택 저항을 낮추고, 쇼트키 배리어 높이(Schottky barrier height)를 낮출 수 있도록 머지된 핀(merged fin)을 형성함에 있어서, 인접하는 핀과 핀 사이의 피치의 다양성과 핀의 리세스 깊이의 다양성에 영향을 받지 않으면서, 균일하게 머지된 핀을 형성할 수 있는 구조를 포함하는 반도체 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는, 핀펫 소자에서 소오스/드레인 영역의 컨택 저항을 낮추고, 쇼트키 배리어 높이(Schottky barrier height)를 낮출 수 있도록 머지된 핀을 형성함에 있어서, 인접하는 핀과 핀 사이의 피치의 다양성과 핀의 리세스 깊이의 다양성에 영향을 받지 않으면서, 균일하게 머지된 핀을 형성할 수 있는 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 장치는, 기판, 상기 기판에 형성된 제1 및 제2 액티브 핀, 상기 제1 및 제2 액티브 핀 상에 각각 형성된 제1 및 제2 에피택셜 층, 상기 제1 및 제2 에피택셜 층 사이에, 상기 제1 및 제2 에피택셜 층을 연결하도록 형성된 브릿지 층, 상기 브릿지 층 상에 형성된 제3 에피택셜 층, 및 상기 제1 및 제3 에피택셜 층 사이와, 상기 제2 및 제3 에피택셜 층 사이에 형성된 캡핑 층을 포함한다.
본 발명에 따른 몇몇 실시예에서, 상기 제1 내지 제3 에피택셜 층의 상면은 평평할 수 있다.
본 발명에 따른 몇몇 실시예에서, 상기 제1 내지 제3 에피택셜 층의 상면은 동일 평면 상에 위치할 수 있다.
본 발명에 따른 몇몇 실시예에서, 상기 제3 에피택셜 층은, 상기 제1 및 제2 에피택셜 층 사이에 형성될 수 있다.
본 발명에 따른 몇몇 실시예에서, 상기 브릿지 층은, 상기 제1 내지 제3 에피택셜 층과 다른 물질로 이루어질 수 있다.
본 발명에 따른 몇몇 실시예에서, 상기 브릿지 층은 B를 포함하고, 상기 제1 내지 제3 에피택셜 층은 Ge를 포함할 수 있다.
본 발명에 따른 몇몇 실시예에서, 상기 브릿지 층과 상기 캡핑 층은 동일 물질로 이루어질 수 있다.
상기 기술적 과제를 해결하기 위한 본 발명의 다른 실시예에 따른 반도체 장치는, 기판, 상기 기판 상에 형성된 복수 개의 액티브 핀, 상기 복수 개의 액티브 핀 사이에, 상기 복수 개의 액티브 핀을 연결하도록 형성된 브릿지 층, 상기 브릿지 층 상에 형성된 에피택셜 층, 상기 복수 개의 액티브 핀과 상기 에피택셜 층 사이에 형성된 캡핑 층, 및 상기 복수 개의 액티브 핀과 상기 에피택셜 층 상에 형성된 컨택을 포함한다.
본 발명에 따른 몇몇 실시예에서, 상기 에피택셜 층은, 상기 복수 개의 액티브 핀 사이에 형성될 수 있다.
본 발명에 따른 몇몇 실시예에서, 상기 컨택은, 상기 복수 개의 액티브 핀과 상기 에피택셜 층에 모두 접촉하도록 형성될 수 있다.
본 발명에 따른 몇몇 실시예에서, 상기 복수 개의 액티브 핀과 상기 에피택셜 층의 상면은 평평할 수 있다.
본 발명에 따른 몇몇 실시예에서, 상기 복수 개의 액티브 핀과 상기 에피택셜 층은 동일 물질로 이루어질 수 있다.
본 발명에 따른 몇몇 실시예에서, 상기 브릿지 층과 상기 캡핑 층은 동일 물질로 이루어질 수 있다.
본 발명에 따른 몇몇 실시예에서, 상기 복수 개의 액티브 핀의 프로파일(profile)은 다이아몬드 형상일 수 있다.
상기 기술적 과제를 해결하기 위한 본 발명의 또 다른 실시예에 따른 반도체 장치는, 기판, 상기 기판 상에 돌출되고, p형 불순물이 도핑된 복수 개의 액티브 핀, 상기 복수 개의 액티브 핀 사이에, 상기 복수 개의 액티브 핀을 연결하도록 형성된 브릿지 층, 상기 브릿지 층 상에 형성된 에피택셜 층, 상기 복수 개의 액티브 핀과 상기 에피택셜 층 사이에 형성된 캡핑 층, 및 상기 복수 개의 액티브 핀과 상기 에피택셜 층 상에 형성된 컨택을 포함하되, 상기 에피택셜 층은 상기 복수 개의 액티브 핀 사이의 공간을 전부 채우고, 상기 컨택은 상기 복수 개의 액티브 핀과 상기 에피택셜 층에 모두 접촉한다.
본 발명에 따른 몇몇 실시예에서, 상기 복수 개의 액티브 핀과 상기 에피택셜 층의 상면은 평평할 수 있다.
본 발명에 따른 몇몇 실시예에서, 상기 복수 개의 액티브 핀과 상기 에피택셜 층은 동일 물질로 이루어질 수 있다.
본 발명에 따른 몇몇 실시예에서, 상기 브릿지 층과 상기 캡핑 층은 동일 물질로 이루어질 수 있다.
상기 기술적 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은, 복수 개의 액티브 핀이 형성된 기판을 준비하고, 상기 복수 개의 액티브 핀을 리세스시키고, 상기 리세스된 복수 개의 액티브 핀 상에 제1 에피택셜 층을 형성하고, 서로 인접하는 상기 제1 에피택셜 층을 연결하도록 브릿지 층을 형성하고, 상기 브릿지 층 상에 제2 에피택셜 층을 형성하는 것을 포함한다.
본 발명에 따른 몇몇 실시예에서, 상기 브릿지 층을 형성하는 것은, p형 불순물을 포함하는 공정 조건에서 수행될 수 있다.
본 발명에 따른 몇몇 실시예에서, 상기 제1 및 제2 에피택셜 층을 평탄화하고, 상기 평탄화된 제1 및 제2 에피택셜 층 상에 컨택을 형성하는 것을 더 포함할 수 있다.
본 발명에 따른 몇몇 실시예에서, 상기 컨택은, 상기 제1 및 제2 에피택셜 층과 모두 접촉하도록 형성될 수 있다.
본 발명에 따른 몇몇 실시예에서, 상기 제1 에피택셜 층을 형성하는 것은, 제1 에피 공정과 제2 에피 공정을 순차적으로 수행할 수 있다.
본 발명에 따른 몇몇 실시예에서, 상기 제1 에피 공정은, 상기 제2 에피 공정보다 고압 공정 조건에서 수행될 수 있다.
본 발명에 따른 몇몇 실시예에서, 상기 제1 에피 공정과 상기 제2 에피 공정은 인시츄(in-situ) 공정으로 수행될 수 있다.
본 발명에 따른 몇몇 실시예에서, 상기 복수 개의 액티브 핀을 리세스시키는 것은, 상기 복수 개의 액티브 핀에 대하여 각각, 상기 액티브 핀의 일부만 제거할 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 제1 실시예에 따른 반도체 장치의 사시도이다.
도 2는 도 1의 A-A를 절단한 단면도이다.
도 3은 도 1의 B-B를 절단한 단면도이다.
도 4는 본 발명의 제2 실시예에 따른 반도체 장치의 단면도이다.
도 5는 본 발명의 제3 실시예에 따른 반도체 장치의 단면도이다.
도 6은 본 발명의 제4 실시예에 따른 반도체 장치의 단면도이다.
도 7은 본 발명의 제5 실시예에 따른 반도체 장치의 단면도이다.
도 8은 본 발명의 제6 실시예에 따른 반도체 장치의 단면도이다.
도 9는 본 발명의 제7 실시예에 따른 반도체 장치의 단면도이다.
도 10은 본 발명의 제8 실시예에 따른 반도체 장치의 단면도이다.
도 11은 본 발명의 제9 실시예에 따른 반도체 장치의 단면도이다.
도 12 내지 14는 본 발명의 제10 실시예에 따른 반도체 장치를 설명하기 위한 회로도 및 레이아웃도이다.
도 15는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 순차적으로 나타낸 흐름도이다.
도 16은 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법을 순차적으로 나타낸 흐름도이다.
도 17 내지 도 24는 본 발명에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 25는 본 발명의 몇몇 실시예에 따른 반도체 장치를 포함하는 전자 시스템을 설명하기 위한 개략적인 블록도이다.
도 26은 본 발명의 몇몇 실시예에 따른 반도체 장치를 포함하는 전자 시스템의 응용예를 설명하기 위한 개략적인 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 구성 요소가 다른 구성 요소와 "연결된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 구성 요소와 직접 연결 또는 커플링된 경우 또는 중간에 다른 구성 요소를 개재한 경우를 모두 포함한다. 반면, 하나의 구성 요소가 다른 구성 요소와 "직접 연결된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 구성 요소를 개재하지 않은 것을 나타낸다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
구성 요소가 다른 구성 요소의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 구성 요소의 바로 위뿐만 아니라 중간에 다른 구성 요소를 개재한 경우를 모두 포함한다. 반면, 구성 요소가 다른 구성 요소의 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 구성 요소를 개재하지 않은 것을 나타낸다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 구성 요소들과 다른 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 구성 요소는 다른 구성 요소의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 구성 요소는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성 요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성 요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
비록 제1, 제2 등이 다양한 구성 요소들을 서술하기 위해서 사용되나, 이들 구성 요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성 요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성 요소는 본 발명의 기술적 사상 내에서 제2 구성 요소 일 수도 있음은 물론이다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하에서, 본 발명의 제1 실시예에 따른 반도체 장치에 대하여 설명한다.
도 1은 본 발명의 제1 실시예에 따른 반도체 장치의 사시도이다. 도 2는 도 1의 A-A를 절단한 단면도이다. 도 3은 도 1의 B-B를 절단한 단면도이다.
도 1 내지 도 3을 참조하면, 본 발명의 제1 실시예에 따른 반도체 장치(1)는, 기판(100), 소자 분리막(110), 제1 액티브 핀(F1), 제2 액티브 핀(F2), 게이트 구조물(TR), 제1 에피택셜 층(210), 제2 에피택셜 층(220), 브릿지 층(300), 제3 에피택셜 층(230) 등을 포함한다.
기판(100)은 실리콘 기판, SOI(Silicon On Insulator) 기판, 갈륨 비소 기판, 실리콘 게르마늄 기판, 세라믹 기판, 석영 기판, 또는 디스플레이용 유리 기판 등의 강성 기판이거나 폴리이미드(polyimide), 폴리에스테르(polyester) 폴리카보네이트(polycarbonate), 폴리에테르술폰(polyethersulfone), 폴리메틸 메타크릴레이트(polymethylmethacrylate), 폴리에틸렌나프탈레이트(polyethylene naphthalate), 폴리에틸렌테레프탈레이트(polyethyleneterephthalate) 등의 가요성 플라스틱 기판일 수 있다.
기판(100)은 제1 영역(Ⅰ)과 제2 영역(Ⅱ)을 포함할 수 있다. 제1 영역(Ⅰ)과 제2 영역(Ⅱ)은 예를 들어, STI(Shallow Trench Isolation)와 같은 소자 분리막(110)에 의해 구분될 수 있다. 여기에서, 제1 영역(Ⅰ)은 PMOS 영역이고 제2 영역(Ⅱ)은 NMOS 영역일 수 있으나, 이에 한정되는 것은 아니며, 제1 영역(Ⅰ)이 NMOS 영역이고 제2 영역(Ⅱ)이 PMOS 영역일 수 있다.
다만, 이하에서는 설명의 편의를 위하여, 기판(100)의 PMOS 영역에 대하여 설명하기로 한다.
소자 분리막(110)은 기판(100) 상에 형성되어, 소자 분리를 위해 이용된다. 소자 분리막(110)은 절연막으로서, HDP 산화막, SOG 산화막, CVD 산화막 등일 수 있으나, 이에 한정되는 것은 아니다.
제1 액티브 핀(F1)과 제2 액티브 핀(F2)은 기판(100)에 형성된다. 특히, 제1 액티브 핀(F1)과 제2 액티브 핀(F2)은 기판(100) 상에 돌출되도록 형성될 수 있다. 제1 액티브 핀(F1)과 제2 액티브 핀(F2)은 기판(100) 상에 별도의 공정에 의해 형성될 수도 있고, 기판(100)의 일부일 수도 있다.
제1 액티브 핀(F1)과 제2 액티브 핀(F2)은 제2 방향(Y)을 따라서 길게 연장될 수 있다. 소자 분리막(110)은 기판(100)의 상면과 제1 및 제2 액티브 핀(F1, F2)의 측면의 일부를 덮을 수 있다.
게이트 구조물(TR)은 제1 액티브 핀(F1)과 제2 액티브 핀(F2) 상에, 제1 및 제2 액티브 핀(F1, F2)과 교차하는 방향으로 형성될 수 있다. 게이트 구조물(TR)은 제1 방향(X)을 따라서 길게 연장될 수 있다.
게이트 구조물(TR)은 제1 액티브 핀(F1)과 제2 액티브 핀(F2) 상에 순차적으로 형성된 인터페이스막(120), 게이트 절연막(130), 일함수 조절막(140), 게이트 메탈(150), 게이트 스페이서(160) 등을 포함할 수 있다. 이러한 구조로 인해 제1 액티브 핀(F1)과 제2 액티브 핀(F2)의 양 측면과 상면에 채널이 형성될 수 있다.
인터페이스막(120)은 소자 분리막(110)과 제1 및 제2 액티브 핀(F1, F2) 상에 형성될 수 있다. 인터페이스막(120)은, 소자 분리막(110)과 게이트 절연막(130) 사이의 불량 계면을 방지하는 역할을 할 수 있다.
인터페이스막(120)은 유전율(k)이 9 이하인 저유전 물질층, 예를 들면, 실리콘 산화막(k는 약 4) 또는 실리콘 산질화막(산소 원자 및 질소 원자 함량에 따라 k는 약 4~8)을 포함할 수 있다. 또한, 인터페이스막(120)은 실리케이트로 이루어질 수도 있으며, 앞에서 예시한 막들의 조합으로 이루어질 수도 있다.
게이트 절연막(130)은 인터페이스막(120) 상에 형성될 수 있다. 다만, 인터페이스막(120)이 존재하지 않는 경우, 게이트 절연막(130)은 소자 분리막(110)과 제1 및 제2 액티브 핀(F1, F2) 상에 형성될 수 있다.
게이트 절연막(130)은 고유전율(high-k)을 갖는 물질을 포함할 수 있다. 구체적으로, 게이트 절연막(130)은, 예를 들어, HfSiON, HfO2, ZrO2, Ta2O5, TiO2, SrTiO3, BaTiO3, 및 SrTiO3로 구성된 그룹에서 선택된 물질 중 어느 하나를 포함할 수 있다.
한편, 게이트 절연막(130)은 형성하고자 하는 소자의 종류에 따라 적절한 두께로 형성될 수 있다. 예를 들어, 게이트 절연막(130)이 HfO2인 경우에, 게이트 절연막(130)은 약 50Å 이하의(약 5Å 내지 50Å)의 두께로 형성될 수 있으나, 이에 한정되는 것은 아니다. 본 발명의 몇몇 실시예에 따르면, 도 1에 도시된 바와 같이, 게이트 절연막(130)은 후술할 게이트 스페이서(160)의 측벽을 따라 상부로 연장될 수 있다.
일함수 조절막(140)은 게이트 절연막(130) 상에 형성될 수 있다. 일함수 조절막(140)은 게이트 절연막(130)과 접촉되어 형성될 수 있다. 일함수 조절막(140)은 일함수 조절을 위해 이용된다.
일함수 조절막(140)은, 예를 들어, 메탈 질화물을 포함할 수 있다. 구체적으로, 일함수 조절막(140)은 Mo, Pd, Ru, Pt, TiN, WN, TaN, Ir, TaC, RuN, TiAl, TaAlC, TiAlN, 및 MoN 중 적어도 하나를 포함할 수 있다. 더욱 구체적으로, 일함수 조절막(140)은, 예를 들어, TiN으로 이루어진 단일막, 또는 TiN 하부막과 TaN 상부막으로 이루어진 이중막 등으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
본 발명의 몇몇 실시예에 따르면, 도 1에 도시된 바와 같이, 일함수 조절막(140)도 후술할 게이트 스페이서(160)의 측벽을 따라 상부로 연장될 수 있다.
게이트 메탈(150)은 일함수 조절막(140) 상에 형성될 수 있다. 게이트 메탈(150)은, 도시된 것과 같이, 일함수 조절막(140)과 접촉하여 형성될 수 있다. 즉, 게이트 메탈(150)은 일함수 조절막(140)에 의해 생성된 공간을 채우도록 형성될 수 있다. 게이트 메탈(150)은 도전성을 갖는 물질, 예를 들어, W 또는 Al을 포함할 수 있으나, 이에 한정되는 것은 아니다.
게이트 스페이서(160)는 게이트 구조물(TR)의 측면 중 적어도 일 측에 형성될 수 있다. 게이트 스페이서(160)는 질화막, 산질화막, low-k 물질 중 적어도 하나를 포함할 수 있다.
또한, 게이트 스페이서(160)는 일 측면을 곡선으로 도시하였으나, 본 발명이 이에 한정되는 것은 아니며, 게이트 스페이서(160)의 형상은 이와 다를 수 있다. 예를 들어, 게이트 스페이서(160)의 형상은, 도시된 것과 달리, I자형 또는 L자형으로 형성될 수 있다.
또한, 도면에서는 게이트 스페이서(160)가 단일 층으로 형성되는 것으로 도시되었으나, 이에 한정되는 것은 아니고, 복수 층으로 형성될 수도 있다.
한편, 소오스/드레인은 게이트 구조물(TR)의 양 측 중 적어도 일 측에 형성되고, 제1 및 제2 액티브 핀(F1, F2) 내에 형성될 수 있다. 소오스/드레인과 게이트 구조물(TR)은 게이트 스페이서(160)에 의하여 절연될 수 있다.
제1 에피택셜 층(210)은 제1 액티브 핀(F1) 상에 형성된다. 구체적으로, 제1 에피택셜 층(210)은 제1 액티브 핀(F1)의 적어도 일부에 형성된 제1 리세스(R1)를 채워 형성될 수 있다. 제1 에피택셜 층(210)은, 예를 들어, SEG(Selective Epitaxial Growth) 공정을 이용하여 형성될 수 있다.
핀펫 소자의 PMOS 영역에서는, 제1 에피택셜 층(210)을 형성할 때, 압축응력(compressive stress)을 제공할 수 있는 물질로 형성할 수 있다. 즉, 제1 에피택셜 층(210)에 의하여 채널 영역에 압축응력(compressive stress)을 제공할 수 있다. 따라서, 제1 에피택셜 층(210)은 기판(100)보다 격자 상수가 큰 물질로 형성될 수 있으며, 예를 들어, 기판(100)이 실리콘(Si)으로 이루어진 경우, 제1 에피택셜 층(210)은 SiGe를 포함할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다.
제2 에피택셜 층(220)은 제2 액티브 핀(F2) 상에 형성된다. 구체적으로, 제2 에피택셜 층(220)은 제2 액티브 핀(F2)의 적어도 일부에 형성된 제2 리세스(R2)를 채워 형성될 수 있다. 제2 에피택셜 층(220)은, 예를 들어, SEG(Selective Epitaxial Growth) 공정을 이용하여 형성될 수 있다.
제2 에피택셜 층(220)은 제1 에피택셜 층(210)과 마찬가지로, 채널 영역에 압축응력(compressive stress)을 제공할 수 있는 물질로 형성될 수 있다. 제2 에피택셜 층(220)은 제1 에피택셜 층(210)을 형성하는 과정에서 함께 형성될 수 있으나, 필요에 따라서는 제1 에피택셜 층(210)과 제2 에피택셜 층(220)은 각각 따로 형성될 수도 있다.
SEG 공정에 의하여 제1 에피택셜 층(210)과 제2 에피택셜 층(220)이 형성되는 경우에, 핀 구조의 특성상 제1 에피택셜 층(210)과 제2 에피택셜 층(220)에는 <100> 방향의 면(facet)이 형성되어, 다이아몬드 형태의 프로파일(profile)을 갖게 된다.
이러한 형태의 제1 에피택셜 층(210)과 제2 에피택셜 층(220) 상에 캡핑 막을 형성하여 제1 에피택셜 층(210)과 제2 에피택셜 층(220)을 연결하고자 한다면, 얇은 캡핑 막으로는 제1 에피택셜 층(210)과 제2 에피택셜 층(220)을 연결할 수 없으며, 후속 공정에서 컨택 형성시에 넓은 컨택 면적을 확보할 수 없어 컨택 저항의 증가를 유발한다.
또한, 상대적으로 두꺼운 캡핑 막을 형성한다면, 불균일하게 머지된 핀 구조가 형성될 수 있으며, 후속 공정에서 컨택 형성을 위한 식각 공정 후에 캡핑 막에 실리사이드가 형성되어, 컨택 저항 감소 효과가 줄어들게 된다.
또한, 제1 에피택셜 층(210)과 제2 에피택셜 층(220)을 계속 성장시켜 머지된 핀 구조를 형성하고자 한다면, 인접하는 핀과 핀 사이의 피치가 일정하지 않은 경우에, 상대적으로 넓은 피치를 갖는 핀과 핀 사이에서는 머지된 핀 구조가 형성되지 않거나 부분적으로만 머지되어, 후속 공정에서 컨택 형성을 위한 실리사이데이션(silicidation)을 수행하는 경우에 컨택 면적을 최대화할 수 없는 문제점이 있다.
따라서, 본 발명에서는 핀펫 구조에서, 인접하는 핀과 핀 사이의 피치의 다양성과 핀의 리세스 깊이의 다양성에 영향을 받지 않으면서, 균일하게 머지된 핀 구조를 형성하고자 브릿지 층(300)을 형성하고, 브릿지 층(300) 상에 제3 에피택셜 층(230)을 추가적으로 형성하는 것을 특징으로 한다.
균일하게 머지된 핀 구조를 형성하여, PMOS 핀펫 소자에서 스트레인(strain)을 증가시키고, 소오스/드레인 영역의 컨택 저항을 감소시킬 수 있다. 즉, 브릿지 층(300) 상에 제3 에피택셜 층(230)을 형성하여 인접하는 핀들을 머지(merge) 시킨다면, 균일하게 머지된 핀 구조를 형성할 수 있으며, 후속 공정에서 컨택 형성을 위한 실리사이드 형성 시에 컨택 면적을 최대화할 수 있는 이점이 있다.
본 발명에서, 브릿지 층(300)은 제1 에피택셜 층(210)과 제2 에피택셜 층(220) 사이에 형성되며, 제1 에피택셜 층(210)과 제2 에피택셜 층(220)을 연결하도록 형성된다. 제1 에피택셜 층(210)과 제2 에피택셜 층(220)의 외면에 캡핑 층(400)을 형성하면서, 브릿지 층(300)을 형성할 수 있다. 이에 대해서는 후술하기로 한다.
제3 에피택셜 층(230)은 브릿지 층(300) 상에 형성된다. 제3 에피택셜 층(230)은, 제1 에피택셜 층(210)과 제2 에피택셜 층(220)의 사이에 형성되고, 제1 에피택셜 층(210)과 제2 에피택셜 층(220) 사이의 공간을 전부 채우도록 형성될 수 있다. 제3 에피택셜 층(230)은, 예를 들어, SEG(Selective Epitaxial Growth) 공정을 이용하여 형성될 수 있다.
제3 에피택셜 층(230)은 제1 에피택셜 층(210)과 제2 에피택셜 층(220)의 외면과 하부의 브릿지 층(300)을 베이스로 하여, 에피택시 성장하므로 등방성을 갖도록 성장할 수 있으며, 제1 에피택셜 층(210)과 제2 에피택셜 층(220) 사이의 공간을 전부 채우도록 성장한다면, 균일하게 머지된 핀 구조를 형성할 수 있다.
후속 공정에서, 제3 에피택셜 층(230) 상에 컨택을 형성하기 위해 실리사이드 형성시에, 컨택 면적을 최대화할 수 있다. 그리고, PMOS 핀펫 소자에서 스트레인(strain)을 증가시킬 수 있고, 전기적 특성의 산포 개선 효과도 가질 수 있다.
본 발명의 제1 실시예에 따른 반도체 장치(1)의 구조적인 특징과 관련하여, 도 3을 참조하면, 제1 에피택셜 층(210), 제2 에피택셜 층(220), 및 제3 에피택셜 층(230)의 상면은 평평하게 형성될 수 있다. 즉, 제1 에피택셜 층(210), 제2 에피택셜 층(220), 및 제3 에피택셜 층(230)을 형성하고 난 후, 평탄화 공정(예를 들어, CMP 공정)을 수행하여 제1 에피택셜 층(210), 제2 에피택셜 층(220), 및 제3 에피택셜 층(230)의 상면을 평평하게 형성할 수 있다.
그리고, 평탄화 공정(예를 들어, CMP 공정)을 수행하여 제1 에피택셜 층(210), 제2 에피택셜 층(220), 및 제3 에피택셜 층(230)의 상면을 평평하게 형성한다면, 제1 에피택셜 층(210), 제2 에피택셜 층(220), 및 제3 에피택셜 층(230)의 상면은 실질적으로 동일 평면 상에 위치할 수 있다.
여기에서, 브릿지 층(300)은 제1 에피택셜 층(210), 제2 에피택셜 층(220), 및 제3 에피택셜 층(230)과 다른 물질로 이루어질 수 있다. 예를 들어, 브릿지 층(300)은 p형 불순물(예를 들어, B)을 포함하고, 제1 에피택셜 층(210), 제2 에피택셜 층(220), 및 제3 에피택셜 층(230)은 p형 불순물(예를 들어, Ge)을 포함하도록 형성할 수 있다.
이하에서는, 본 발명의 다른 실시예들에 따른 반도체 장치에 대해서 설명하기로 한다.
도 4는 본 발명의 제2 실시예에 따른 반도체 장치의 단면도이다. 설명의 편의상, 본 발명의 제1 실시예에 따른 반도체 장치를 설명한 것과 실질적으로 동일한 부분의 설명은 생략하기로 한다.
도 4를 참조하면, 본 발명의 제2 실시예에 따른 반도체 장치(2)는, 제1 에피택셜 층(210)과 제3 에피택셜 층(230) 사이와, 제2 에피택셜 층(220)과 제3 에피택셜 층(230) 사이에 형성된 캡핑 층(400)을 더 포함한다.
구체적으로, 캡핑 층(400)은 제1 에피택셜 층(210)의 외면과 제2 에피택셜 층(220)의 외면을 둘러싸도록 형성될 수 있다. 예를 들어, 캡핑 층(400)은 제1 에피택셜 층(210)과 제2 에피택셜 층(220) 상에 에피택시 성장되어 형성될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니고, 캡핑 층(400)은 ALD(Atomic Layer Deposition), CVD(Chemical Vapor Deposition), PECVD(Plasma Enhanced Chemical Vapor Deposition), LPCVD(Low Pressure Chemical Vapor Deposition) 등을 이용하여 형성될 수 있다.
브릿지 층(300)과 캡핑 층(400)은 동일 물질로 이루어질 수 있다. 즉, 캡핑 층(400)을 형성하는 과정에서, 제1 에피택셜 층(210)과 제2 에피택셜 층(220)이 연결되도록 브릿지 층(300)이 성장하도록 할 수 있다. 브릿지 층(300)과 캡핑 층(400)은 p형 불순물(예를 들어, B)을 포함할 수 있으며, 캡핑 층(400)은 브릿지 층(300)과 동일하거나 낮은 B 농도를 가질 수 있다. 구체적으로 브릿지 층(300)은 2E19 atoms/cc 보다 높은 B 농도를 가질 수 있다.
도 5는 본 발명의 제3 실시예에 따른 반도체 장치의 단면도이다. 설명의 편의상, 본 발명의 제1 실시예에 따른 반도체 장치를 설명한 것과 실질적으로 동일한 부분의 설명은 생략하기로 한다.
도 5를 참조하면, 본 발명의 제3 실시예에 따른 반도체 장치(3)는, 제1 에피택셜 층(210), 제2 에피택셜 층(220), 및 제3 에피택셜 층(230)의 상면이 불균일하게 형성될 수 있다.
즉, 제1 에피택셜 층(210), 제2 에피택셜 층(220), 및 제3 에피택셜 층(230)을 형성하고 난 후, 식각 공정(예를 들어, dry etching 공정, wet etching 공정, 또는 dry/wet etching 혼합 공정)을 수행하여 제1 에피택셜 층(210), 제2 에피택셜 층(220), 및 제3 에피택셜 층(230)의 상면의 일부를 제거할 수 있다.
이러한 경우에, 제1 에피택셜 층(210), 제2 에피택셜 층(220), 및 제3 에피택셜 층(230)의 상면의 프로파일은 도 5에 도시된 것과 같이 불균일하게 형성될 수 있다. 제1 에피택셜 층(210), 제2 에피택셜 층(220), 및 제3 에피택셜 층(230)의 상면이 불균일하게 형성된다면, 후속 공정에서 컨택 형성 시에 컨택 면적을 더 증가시킬 수 있는 이점이 있다.
도 6은 본 발명의 제4 실시예에 따른 반도체 장치의 단면도이다. 설명의 편의상, 본 발명의 제1 실시예에 따른 반도체 장치를 설명한 것과 실질적으로 동일한 부분의 설명은 생략하기로 한다.
도 6을 참조하면, 본 발명의 제4 실시예에 따른 반도체 장치(4)는, 브릿지 층(300)이 불균일하게 형성될 수 있다.
캡핑 층(400)과 브릿지 층(300)을 형성할 때, 공정 조건에 따라 브릿지 층(300)이 불균일하게 형성될 수 있다. 이 때, 브릿지 층(300)의 표면이 불균일한 형태를 가짐으로써, 브릿지 층(300) 상에 제3 에피택셜 층(230)을 성장시킬 때 성장 방향을 다양하게 하여, 제3 에피택셜 층(230) 내에 보이드(void) 구조가 형성되지 않도록 제3 에피택셜 층(230)을 형성할 수 있다.
제3 에피택셜 층(230) 내에 보이드 구조가 형성된다면, 후속 공정에서 컨택 형성 시에 상대적으로 컨택 저항이 증가할 수 있으며, 이를 방지하기 위해 브릿지 층(300)의 프로파일을 불균일하게 형성할 수 있다.
도 7은 본 발명의 제5 실시예에 따른 반도체 장치의 단면도이다. 설명의 편의상, 본 발명의 제1 실시예에 따른 반도체 장치를 설명한 것과 실질적으로 동일한 부분의 설명은 생략하기로 한다.
도 7을 참조하면, 본 발명의 제5 실시예에 따른 반도체 장치(5)는, 제1 에피택셜 층(210), 제2 에피택셜 층(220), 및 제3 에피택셜 층(230)의 상면이 불균일하게 형성되고, 브릿지 층(300)이 불균일하게 형성될 수 있다.
위에서 설명한 것과 같이, 캡핑 층(400)과 브릿지 층(300)을 형성할 때, 공정 조건에 따라 브릿지 층(300)을 불균일하게 성장시키고, 브릿지 층(300) 상에 제3 에피택셜 층(230)을 형성하고 난 후, 식각 공정(예를 들어, dry etching 공정, wet etching 공정, 또는 dry/wet etching 혼합 공정)을 수행하여 제1 에피택셜 층(210), 제2 에피택셜 층(220), 및 제3 에피택셜 층(230)의 상면의 일부를 제거하여 도 7에 도시된 것과 같은 프로파일을 갖는 반도체 장치(5)를 형성할 수 있다.
도 8은 본 발명의 제6 실시예에 따른 반도체 장치의 단면도이다. 설명의 편의상, 본 발명의 제1 실시예에 따른 반도체 장치를 설명한 것과 실질적으로 동일한 부분의 설명은 생략하기로 한다.
도 8을 참조하면, 본 발명의 제6 실시예에 따른 반도체 장치(6)는, 머지된 핀 구조에서 4개의 액티브 핀(F1, F2, F3, F4)이 머지되도록 형성될 수 있다. 즉, 본 발명은, 머지된 핀 구조에서 머지된 핀의 개수에는 제한이 없으며, 도 8에서는 본 발명의 제1 실시예에 따른 반도체 장치(1)와 달리 다른 개수의 액티브 핀이 머지되어 형성된 것을 예시적으로 도시하고 있다.
반도체 장치(6)는, 제1 내지 제4 액티브 핀(F1, F2, F3, F4) 상에 각각 에피택셜 층(211, 212, 213, 214)이 형성되고, 에피택셜 층(211, 212, 213, 214) 사이를 연결하도록 브릿지 층(300)이 형성되고, 브릿지 층(300) 상에 다른 에피택셜 층(231, 232, 233)이 형성된 구조이다.
특히, 반도체 장치(6)는, 에피택셜 층(211, 212, 213, 214, 231, 232, 233)의 상면이 평평하게 형성될 수 있다.
도 9는 본 발명의 제7 실시예에 따른 반도체 장치의 단면도이다. 설명의 편의상, 본 발명의 제1 실시예에 따른 반도체 장치를 설명한 것과 실질적으로 동일한 부분의 설명은 생략하기로 한다.
도 9를 참조하면, 본 발명의 제7 실시예에 따른 반도체 장치(7)는, 에피택셜 층(211, 212, 213, 214, 231, 232, 233)의 상면이 불균일하게 형성될 수 있다.
에피택셜 층(211, 212, 213, 214, 231, 232, 233)의 상면이 불균일하게 형성된다면, 후속 공정에서 컨택 형성 시에 컨택 면적을 더 증가시킬 수 있는 이점이 있다.
도 10은 본 발명의 제8 실시예에 따른 반도체 장치의 단면도이다. 설명의 편의상, 본 발명의 제1 실시예에 따른 반도체 장치를 설명한 것과 실질적으로 동일한 부분의 설명은 생략하기로 한다.
도 10을 참조하면, 본 발명의 제8 실시예에 따른 반도체 장치(8)는, 에피택셜 층(211, 212, 213, 214, 231, 232, 233) 상에 형성된 컨택(500)을 더 포함한다.
컨택(500)은 실리사이드막(501), 배리어막(502), 메탈층(503)을 포함하도록 형성된다. 컨택(500)을 형성하는 구체적인 방법에 관해서는, 본 발명의 특징과 무관하기 때문에, 설명하지 않기로 한다.
컨택(500)은 에피택셜 층(211, 212, 213, 214, 231, 232, 233)과 모두 접촉하도록 형성된다.
반도체 장치(8)에서, 에피택셜 층(231, 232, 233)이 형성됨으로써, 균일하게 머지된 핀 구조를 형성할 수 있고, 컨택(500)과의 접촉 면적을 최대화할 수 있다.
도 11은 본 발명의 제9 실시예에 따른 반도체 장치의 단면도이다. 설명의 편의상, 본 발명의 제1 실시예에 따른 반도체 장치를 설명한 것과 실질적으로 동일한 부분의 설명은 생략하기로 한다.
도 11을 참조하면, 본 발명의 제9 실시예에 따른 반도체 장치(9)는, 에피택셜 층(211, 212, 213, 214, 231, 232, 233) 상에 형성된 컨택(500)을 더 포함하면서, 에피택셜 층(211, 212, 213, 214, 231, 232, 233)의 상면이 불균일하게 형성될 수 있다.
도 11에 도시된 것과 같이, 에피택셜 층(211, 212, 213, 214, 231, 232, 233)의 상면이 불균일하게 형성된다면, 컨택(500)과의 접촉 면적이 더 넓어지게 된다.
도 12 내지 14는 본 발명의 제10 실시예에 따른 반도체 장치를 설명하기 위한 회로도 및 레이아웃도이다.
도 12 및 도 13은 본 발명의 제10 실시예에 따른 반도체 장치를 설명하기 위한 회로도와 레이아웃도이다. 도 14는 도 13의 레이아웃도에서, 다수의 핀과 다수의 게이트 구조물만을 도시한 것이다. 상술한 본 발명의 몇몇 실시예에 따른 반도체 장치는 핀형 트랜지스터를 사용하는 일반적인 로직소자로 구성된 모든 장치에 적용가능하나, 도 12 내지 도 14는 예시적으로 SRAM을 도시한다.
우선, 도 12를 참조하면, 본 발명의 제10 실시예에 따른 반도체 장치는 전원 노드(Vcc)와 접지 노드(Vss) 사이에 병렬 연결된 한 쌍의 인버터(inverter)(INV1, INV2)와, 각각의 인버터(INV1, INV2)의 출력 노드에 연결된 제1 패스 트랜지스터(PS1) 및 제2 패스 트랜지스터(PS2)를 포함할 수 있다.
제1 패스 트랜지스터(PS1)와 제2 패스 트랜지스터(PS2)는 각각 비트 라인(BL)과 상보 비트 라인(/BL)과 연결될 수 있다. 제1 패스 트랜지스터(PS1)와 제2 패스 트랜지스터(PS2)의 게이트는 워드 라인(WL)과 연결될 수 있다.
제1 인버터(INV1)는 직렬로 연결된 제1 풀업 트랜지스터(PU1)와 제1 풀다운 트랜지스터(PD1)를 포함하고, 제2 인버터(INV2)는 직렬로 연결된 제2 풀업 트랜지스터(PU2)와 제2 풀다운 트랜지스터(PD2)를 포함한다.
제1 풀업 트랜지스터(PU1)와 제2 풀업 트랜지스터(PU2)은 PMOS 트랜지스터이고, 제1 풀다운 트랜지스터(PD1)와 제2 풀다운 트랜지스터(PD2)는 NMOS 트랜지스터일 수 있다.
또한, 제1 인버터(INV1) 및 제2 인버터(INV2)는 하나의 래치회로(latch circuit)를 구성하기 위하여, 제1 인버터(INV1)의 입력 노드가 제2 인버터(INV2)의 출력 노드와 연결되고, 제2 인버터(INV2)의 입력 노드는 제1 인버터(INV1)의 출력 노드와 연결될 수 있다.
여기서, 도 12 내지 도 14를 참조하면, 서로 이격된 제1 핀(F1), 제2 핀(F2), 제3 핀(F3), 제4 핀(F4)은 일 방향(예를 들어, 도 13의 상하 방향)으로 길게 연장되도록 형성된다. 제2 핀(F2), 제3 핀(F3)은 제1 핀(F1), 제4 핀(F4)보다 연장된 길이가 짧을 수 있다.
또한, 제1 게이트 구조물(351), 제2 게이트 구조물(352), 제3 게이트 구조물(353), 제4 게이트 구조물(354)은 타 방향(예를 들어, 도 13의 좌우 방향)으로 길게 연장되고, 제1 핀(F1) 내지 제4 핀(F4)과 교차하는 방향으로 형성된다.
구체적으로, 제1 게이트 구조물(351)은 제1 핀(F1)과 제2 핀(F2)을 완전히 교차하고, 제3 핀(F3)의 종단의 일부와 오버랩되도록 형성될 수 있다. 제3 게이트 구조물(353)은 제4 핀(F4)과 제3 핀(F3)을 완전히 교차하고, 제2 핀(F2)의 종단의 일부와 오버랩되도록 형성될 수 있다. 제2 게이트 구조물(352), 제4 게이트 구조물(354)은 각각 제1 핀(F1), 제4 핀(F4)과 교차하도록 형성될 수 있다.
도 13에 도시된 것과 같이, 제1 풀업 트랜지스터(PU1)는 제1 게이트 구조물(351)과 제2 핀(F2)이 교차되는 영역 주변에 정의되고, 제1 풀다운 트랜지스터(PD1)는 제1 게이트 구조물(351)과 제1 핀(F1)이 교차되는 영역 주변에 정의되고, 제1 패스 트랜지스터(PS1)는 제2 게이트 구조물(352)과 제1 핀(F1)이 교차되는 영역 주변에 정의된다.
제2 풀업 트랜지스터(PU2)는 제3 게이트 구조물(353)과 제3 핀(F3)이 교차되는 영역 주변에 정의되고, 제2 풀다운 트랜지스터(PD2)는 제3 게이트 구조물(353)과 제4 핀(F4)이 교차되는 영역 주변에 정의되고, 제2 패스 트랜지스터(PS2)는 제4 게이트 구조물(354)과 제4 핀(F4)이 교차되는 영역 주변에 정의된다.
명확하게 도시하지 않았으나, 제1 내지 제4 게이트 구조물(351~354)과, 제1 내지 제4 핀(F1~F4)이 교차되는 영역의 양측에는 리세스가 형성되고, 리세스 내에 소오스/드레인이 형성될 수 있으며, 다수의 컨택(361)이 형성될 수 있다.
뿐만 아니라, 공유 컨택(shared contact)(362)은 제2 핀(F2), 제3 게이트 구조물(353)과, 배선(371)을 동시에 연결한다. 공유 컨택(363)은 제3 핀(F3), 제1 게이트 구조물(351)과, 배선(372)을 동시에 연결한다.
제1 풀업 트랜지스터(PU1), 제1 풀다운 트랜지스터(PD1), 제1 패스 트랜지스터(PS1), 제2 풀업 트랜지스터(PU2), 제2 풀다운 트랜지스터(PD2), 제2 패스 트랜지스터(PS2)로는 예를 들어, 앞서 설명한 본 발명의 실시예들에 따른 반도체 장치가 채용될 수 있다.
이하에서는, 본 발명의 몇몇 실시예에 따른 반도체 장치의 제조 방법에 대하여 설명하기로 한다.
도 15는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 순차적으로 나타낸 흐름도이다. 도 16은 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법을 순차적으로 나타낸 흐름도이다. 도 17 내지 도 24는 본 발명에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 15 및 도 17을 참조하면, 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은, 우선, 복수 개의 액티브 핀(F1, F2)이 형성된 기판(100)을 준비한다(S100).
복수 개의 액티브 핀(F1, F2)은 기판(100) 상에 돌출되도록 형성된다. 기판(100) 상에, 복수 개의 액티브 핀(F1, F2)의 측벽의 일부를 덮도록 소자 분리막(110)이 형성된다.
이어서, 도 15 및 도 18을 참조하면, 복수 개의 액티브 핀(F1, F2)을 리세스시킨다(S110). 복수 개의 액티브 핀(F1, F2)은 소자 분리막(110)의 상면 높이까지 리세스될 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
그리고, 도 18에는 복수 개의 액티브 핀(F1, F2)이 전부 리세스되는 것으로 도시되어 있으나, 이에 한정되지 않고, 복수 개의 액티브 핀(F1, F2)의 일부만이 제거될 수 있다. 즉, 복수 개의 액티브 핀(F1, F2)에 핀 스페이서가 남아있도록 복수 개의 액티브 핀(F1, F2)의 일부만이 제거될 수 있다.
이어서, 도 15 및 도 19를 참조하면, 리세스된 복수 개의 액티브 핀(F1, F2) 상에 제1 에피택셜 층(210)과 제2 에피택셜 층(220)을 형성한다(S120). 제1 에피택셜 층(210)과 제2 에피택셜 층(220)은 복수의 에피 공정을 이용하여 형성할 수 있다.
구체적으로, 제1 에피택셜 층(210)과 제2 에피택셜 층(220)은, 고압 조건(예를 들어, 50~400 Torr) 및 상대적으로 낮은 p형 불순물 농도(예를 들어, Ge)를 갖는 조건 하에서 제1 에피 공정(E1)이 수행되고, 저압 조건(예를 들어, 3~50 Torr) 및 상대적으로 높은 p형 불순물 농도(예를 들어, Ge 또는 B)를 갖는 조건 하에서 제2 에피 공정(E2)이 순차적으로 수행되어 형성될 수 있다.
특히, 제1 에피 공정(E1)과 제2 에피 공정(E2)은 인시츄(in-situ) 공정으로 수행될 수 있다.
이어서, 도 20을 참조하면, 제1 에피택셜 층(210)과 제2 에피택셜 층(220) 상에, 캡핑 층(400)을 형성한다.
캡핑 층(400)은 ALD(Atomic Layer Deposition), CVD(Chemical Vapor Deposition), PECVD(Plasma Enhanced Chemical Vapor Deposition), LPCVD(Low Pressure Chemical Vapor Deposition) 등을 이용하여 형성될 수 있다.
이어서, 도 15 및 도 21을 참조하면, 제1 에피택셜 층(210)과 제2 에피택셜 층(220)을 연결하도록 브릿지 층(300)을 형성한다(S130),
브릿지 층(300)은 2E19 atoms/cc 보다 높은 농도로 p형 불순물(예를 들어, B)이 포함된 실리콘(Si) 층일 수 있다. 이러한 브릿지 층(300)은 저압 조건(예를 들어, 3~50 Torr)에서 상대적으로 성장률이 우수하다.
브릿지 층(300)은 캡핑 층(400)과 동일한 물질을 포함할 수 있다. 즉, 브릿지 층(300)과 캡핑 층(400)은 실리콘(Si) 층에 p형 불순물(예를 들어, B)이 도핑된 층일 수 있다. 여기에서, 캡핑 층(400)은 브릿지 층(300)과 동일하거나 낮은 B 농도를 가질 수 있다.
이어서, 도 15 및 도 22를 참조하면, 브릿지 층(300) 상에 제3 에피택셜 층(230)을 형성한다(S140).
제3 에피택셜 층(230)은 제1 에피택셜 층(210)과 제2 에피택셜 층(220)의 외면에 형성된 캡핑 층(400)과 하부의 브릿지 층(300)을 베이스로 하여, 에피택시 성장하므로 등방성을 갖도록 성장할 수 있으며, 제1 에피택셜 층(210)과 제2 에피택셜 층(220) 사이의 공간을 전부 채우도록 성장한다면, 균일하게 머지된 핀 구조를 형성할 수 있다.
이어서, 도 16 및 도 23을 참조하면, 제1 에피택셜 층(210), 제2 에피택셜 층(220), 및 제3 에피택셜 층(230)의 상면을 평탄화하여 평평하게 형성할 수 있다(S150).
즉, 제1 에피택셜 층(210), 제2 에피택셜 층(220), 및 제3 에피택셜 층(230)을 형성하고 난 후, 평탄화 공정(예를 들어, CMP 공정)을 수행하여 제1 에피택셜 층(210), 제2 에피택셜 층(220), 및 제3 에피택셜 층(230)의 상면을 평평하게 형성할 수 있다.
이어서, 도 16 및 도 24를 참조하면, 평탄화된 제1 에피택셜 층(210), 제2 에피택셜 층(220), 및 제3 에피택셜 층(230) 상에 컨택(500)을 형성한다(S160).
컨택(500)은 제1 에피택셜 층(210), 제2 에피택셜 층(220), 및 제3 에피택셜 층(230)과 모두 접촉하도록 형성될 수 있다.
이하에서는 본 발명의 몇몇 실시예에 따른 반도체 장치를 포함하는 전자 시스템을 설명하기로 한다. 도 25는 본 발명의 몇몇 실시예에 따른 반도체 장치를 포함하는 전자 시스템을 설명하기 위한 개략적인 블록도이다.
도 25를 참조하면, 전자 시스템은 제어 장치(510; CONTROLLER), 인터페이스(520; INTERFACE), 입출력 장치(530; I/O), 기억 장치(540; MEMORY), 전원 공급 장치(550; POWER SUPPLY), 버스(560; BUS)를 포함할 수 있다.
제어 장치(510), 인터페이스(520), 입출력 장치(530), 기억 장치(540), 전원 공급 장치(550)는 버스(560)를 통하여 서로 결합될 수 있다. 버스(560)는 데이터들이 이동되는 통로(path)에 해당한다.
제어 장치(510)는 마이크로프로세서, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함하여 데이터를 처리할 수 있다.
인터페이스(520)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(520)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(520)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다.
입출력 장치(530)는 키패드(keypad) 및 디스플레이 장치 등을 포함하여 데이터를 입출력할 수 있다.
기억 장치(540)는 데이터 및/또는 명령어 등을 저장할 수 있다. 본 발명의 몇몇의 실시예에 따른 반도체 장치는 기억 장치(540)의 일부 구성요소로 제공될 수 있다.
전원 공급 장치(550)는 외부에서 입력된 전원을 변환하여, 각 구성요소(510~540)에 제공할 수 있다.
도 26은 본 발명의 몇몇 실시예에 따른 반도체 장치를 포함하는 전자 시스템의 응용예를 설명하기 위한 개략적인 블록도이다.
도 26을 참조하면, 전자 시스템은 중앙 처리 장치(610; CPU), 인터페이스(620; INTERFACE), 주변 장치(630; PERIPHERAL DEVICE), 주 기억 장치(640; MAIN MEMORY), 보조 기억 장치(650, SECONDARY MEMORY), 버스(660; BUS)를 포함할 수 있다.
중앙 처리 장치(610), 인터페이스(620), 주변 장치(630), 주 기억 장치(640), 보조 기억 장치(650)은 버스(660)을 통하여 서로 결합될 수 있다. 버스(660)은 데이터들이 이동되는 통로(path)에 해당한다.
중앙 처리 장치(610)는 제어 장치, 연산 장치 등을 포함하여 프로그램을 수행하고 데이터를 처리할 수 있다.
인터페이스(620)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(520)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(520)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다.
주변 장치(630)는 마우스, 키보드, 디스플레이 장치 및 프린터 장치 등을 포함하여 데이터를 입출력할 수 있다.
주 기억 장치(640)는 중앙 처리 장치(610)와 데이터를 송수신하고, 프로그램 수행에 필요한 데이터 및/또는 명령어 등을 저장할 수 있다. 본 발명의 몇몇의 실시예에 따른 반도체 장치는 주 기억 장치(640)의 일부 구성요소로 제공될 수 있다.
보조 기억 장치(650)는 자기 테이프, 자기 디스크, 플로피 디스크, 하드 디스크, 광 디스크 등의 비휘발성 저장 장치를 포함하여 데이터 및/또는 명령어 등을 저장할 수 있다. 보조 기억 장치(650)는 전자 시스템의 전원이 차단되는 경우에도 데이터를 저장할 수 있다.
이외에도, 본 발명의 몇몇 실시예에 따른 반도체 장치는 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 110: 소자 분리막
F1: 제1 액티브 핀 F2: 제2 액티브 핀
TR: 게이트 구조물 210: 제1 에피택셜 층
220: 제2 에피택셜 층 230: 제3 에피택셜 층
300: 브릿지 층 400: 캡핑 층
500: 컨택

Claims (20)

  1. 기판;
    상기 기판에 형성된 제1 및 제2 액티브 핀;
    상기 제1 및 제2 액티브 핀 상에 각각 형성된 제1 및 제2 에피택셜 층;
    상기 제1 및 제2 에피택셜 층 사이에, 상기 제1 및 제2 에피택셜 층을 연결하도록 형성되고 상기 기판과 이격되고 반도체 물질을 포함하는 브릿지 층;
    상기 브릿지 층 상에 형성된 제3 에피택셜 층; 및
    상기 제1 및 제3 에피택셜 층 사이와, 상기 제2 및 제3 에피택셜 층 사이에 형성된 캡핑 층을 포함하는 반도체 장치.
  2. 제 1항에 있어서,
    상기 제1 내지 제3 에피택셜 층의 상면은 평평한 반도체 장치.
  3. 제 2항에 있어서,
    상기 제1 내지 제3 에피택셜 층의 상면은 동일 평면 상에 위치하는 반도체 장치.
  4. 제 1항에 있어서,
    상기 제3 에피택셜 층은, 상기 제1 및 제2 에피택셜 층 사이에 형성된 반도체 장치.
  5. 제 1항에 있어서,
    상기 브릿지 층은, 상기 제1 내지 제3 에피택셜 층과 다른 물질로 이루어진 반도체 장치.
  6. 제 5항에 있어서,
    상기 브릿지 층은 B를 포함하고, 상기 제1 내지 제3 에피택셜 층은 Ge를 포함하는 반도체 장치.
  7. 제 1항에 있어서,
    상기 브릿지 층과 상기 캡핑 층은 동일 물질로 이루어진 반도체 장치.
  8. 기판;
    상기 기판 상에 형성된 복수 개의 액티브 핀;
    상기 복수 개의 액티브 핀 사이에, 상기 복수 개의 액티브 핀을 연결하도록 형성되고 상기 기판과 이격되고 반도체 물질을 포함하는 브릿지 층;
    상기 브릿지 층 상에 형성된 에피택셜 층;
    상기 복수 개의 액티브 핀과 상기 에피택셜 층 사이에 형성된 캡핑 층; 및
    상기 복수 개의 액티브 핀과 상기 에피택셜 층 상에 형성된 컨택을 포함하는 반도체 장치.
  9. 제 8항에 있어서,
    상기 에피택셜 층은, 상기 복수 개의 액티브 핀 사이에 형성된 반도체 장치.
  10. 제 9항에 있어서,
    상기 컨택은, 상기 복수 개의 액티브 핀과 상기 에피택셜 층에 모두 접촉하도록 형성된 반도체 장치.
  11. 제 10항에 있어서,
    상기 복수 개의 액티브 핀과 상기 에피택셜 층의 상면은 평평한 반도체 장치.
  12. 제 8항에 있어서,
    상기 복수 개의 액티브 핀과 상기 에피택셜 층은 동일 물질로 이루어진 반도체 장치.
  13. 제 8항에 있어서,
    상기 브릿지 층과 상기 캡핑 층은 동일 물질로 이루어진 반도체 장치.
  14. 제 8항에 있어서,
    상기 복수 개의 액티브 핀의 프로파일(profile)은 다이아몬드 형상인 반도체 장치.
  15. 기판;
    상기 기판 상에 돌출되고, p형 불순물이 도핑된 복수 개의 액티브 핀;
    상기 복수 개의 액티브 핀 사이에, 상기 복수 개의 액티브 핀을 연결하도록 형성되고 상기 기판과 이격되고 반도체 물질을 포함하는 브릿지 층;
    상기 브릿지 층 상에 형성된 에피택셜 층;
    상기 복수 개의 액티브 핀과 상기 에피택셜 층 사이에 형성된 캡핑 층; 및
    상기 복수 개의 액티브 핀과 상기 에피택셜 층 상에 형성된 컨택을 포함하되,
    상기 에피택셜 층은 상기 복수 개의 액티브 핀 사이의 공간을 전부 채우고,
    상기 컨택은 상기 복수 개의 액티브 핀과 상기 에피택셜 층에 모두 접촉하는 반도체 장치.
  16. 제 15항에 있어서,
    상기 복수 개의 액티브 핀과 상기 에피택셜 층의 상면은 평평한 반도체 장치.
  17. 복수 개의 액티브 핀이 형성된 기판을 준비하고,
    상기 복수 개의 액티브 핀을 리세스시키고,
    상기 리세스된 복수 개의 액티브 핀 상에 제1 에피택셜 층을 형성하고,
    서로 인접하는 상기 제1 에피택셜 층을 연결하고, 상기 기판과 이격되고, 반도체 물질을 포함하는 브릿지 층을 형성하고,
    상기 브릿지 층 상에 제2 에피택셜 층을 형성하는 것을 포함하는 반도체 장치의 제조 방법.
  18. 제 17항에 있어서,
    상기 브릿지 층을 형성하는 것은, p형 불순물을 포함하는 공정 조건에서 수행되는 반도체 장치의 제조 방법.
  19. 제 17항에 있어서,
    상기 제1 및 제2 에피택셜 층을 평탄화하고,
    상기 평탄화된 제1 및 제2 에피택셜 층 상에 컨택을 형성하는 것을 더 포함하는 반도체 장치의 제조 방법.
  20. 제 19항에 있어서,
    상기 컨택은, 상기 제1 및 제2 에피택셜 층과 모두 접촉하도록 형성된 반도체 장치의 제조 방법.
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Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9659827B2 (en) 2014-07-21 2017-05-23 Samsung Electronics Co., Ltd. Methods of manufacturing semiconductor devices by forming source/drain regions before gate electrode separation
US9391201B2 (en) * 2014-11-25 2016-07-12 Taiwan Semiconductor Manufacturing Company, Ltd. Source/drain structure and manufacturing the same
KR20160072476A (ko) * 2014-12-15 2016-06-23 삼성전자주식회사 반도체 장치 및 이의 제조 방법
KR102310076B1 (ko) 2015-04-23 2021-10-08 삼성전자주식회사 비대칭 소스/드레인 포함하는 반도체 소자
US10103249B2 (en) 2015-09-10 2018-10-16 Taiwan Semiconductor Manufacturing Co., Ltd. FinFET device and method for fabricating the same
CN106549053B (zh) * 2015-09-17 2021-07-27 联华电子股份有限公司 半导体结构及其制作方法
US10177143B2 (en) * 2015-10-28 2019-01-08 Taiwan Semiconductor Manufacturing Company Limited FinFET device and method for fabricating the same
US9768178B2 (en) * 2015-11-11 2017-09-19 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device, static random access memory cell and manufacturing method of semiconductor device
KR102497251B1 (ko) 2015-12-29 2023-02-08 삼성전자주식회사 반도체 소자 및 이의 제조 방법
CN107039439B (zh) * 2016-02-04 2020-03-10 中芯国际集成电路制造(上海)有限公司 存储器及其形成方法
US9905692B2 (en) * 2016-05-20 2018-02-27 Globalfoundries Inc. SOI FinFET fins with recessed fins and epitaxy in source drain region
CN107799410A (zh) * 2016-09-05 2018-03-13 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制作方法、电子装置
US9865589B1 (en) 2016-10-31 2018-01-09 Taiwan Semiconductor Manufacturing Co., Ltd. System and method of fabricating ESD FinFET with improved metal landing in the drain
CN108122976B (zh) * 2016-11-29 2020-11-03 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法、以及sram
US10515951B2 (en) 2016-11-29 2019-12-24 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
US10453943B2 (en) 2016-11-29 2019-10-22 Taiwan Semiconductor Manufacturing Company, Ltd. FETS and methods of forming FETS
CN108933083B (zh) * 2017-05-22 2020-09-08 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
KR102257419B1 (ko) * 2017-06-07 2021-05-31 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR102432467B1 (ko) * 2017-08-30 2022-08-12 삼성전자주식회사 반도체 장치 및 이의 제조 방법
CN108053492B (zh) * 2017-12-19 2020-09-22 广州视源电子科技股份有限公司 立体图形的展开过程呈现方法、装置、设备及存储介质
US11527650B2 (en) * 2019-10-30 2022-12-13 Taiwan Semiconductor Manufacturing Co., Ltd. FinFET device having a source/drain region with a multi-sloped undersurface
CN114765171A (zh) 2021-01-14 2022-07-19 联华电子股份有限公司 半导体结构及其制作方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130043536A1 (en) * 2011-08-19 2013-02-21 Irfan Rahim Buffered finfet device
JP2013243381A (ja) * 2009-09-24 2013-12-05 Taiwan Semiconductor Manufacturing Co Ltd 金属ゲートとストレッサーを有するゲルマニウムフィンｆｅｔ

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8440517B2 (en) 2010-10-13 2013-05-14 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET and method of fabricating the same
US8362575B2 (en) 2009-09-29 2013-01-29 Taiwan Semiconductor Manufacturing Company, Ltd. Controlling the shape of source/drain regions in FinFETs
US8263451B2 (en) 2010-02-26 2012-09-11 Taiwan Semiconductor Manufacturing Company, Ltd. Epitaxy profile engineering for FinFETs
US8207038B2 (en) 2010-05-24 2012-06-26 International Business Machines Corporation Stressed Fin-FET devices with low contact resistance
US8362574B2 (en) 2010-06-04 2013-01-29 Kabushiki Kaisha Toshiba Faceted EPI shape and half-wrap around silicide in S/D merged FinFET
US8753942B2 (en) 2010-12-01 2014-06-17 Intel Corporation Silicon and silicon germanium nanowire structures
US8841701B2 (en) 2011-08-30 2014-09-23 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device having a channel defined in a diamond-like shape semiconductor structure
US9466696B2 (en) 2012-01-24 2016-10-11 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs and methods for forming the same
US8809131B2 (en) * 2012-07-17 2014-08-19 International Business Machines Corporation Replacement gate fin first wire last gate all around devices
KR102068980B1 (ko) * 2013-08-01 2020-01-22 삼성전자 주식회사 반도체 장치 및 그 제조 방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013243381A (ja) * 2009-09-24 2013-12-05 Taiwan Semiconductor Manufacturing Co Ltd 金属ゲートとストレッサーを有するゲルマニウムフィンｆｅｔ
US20130043536A1 (en) * 2011-08-19 2013-02-21 Irfan Rahim Buffered finfet device

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US10147723B2 (en) 2018-12-04
US9368495B2 (en) 2016-06-14
US9735158B2 (en) 2017-08-15
US20160284703A1 (en) 2016-09-29
US20150333061A1 (en) 2015-11-19
US20170317081A1 (en) 2017-11-02
KR20150130087A (ko) 2015-11-23

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