KR102221224B1 - 반도체 장치의 제조 방법 - Google Patents

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Abstract

반도체 장치의 제조 방법이 제공된다. 상기 반도체 장치의 제조 방법은, 제1 영역 및 제2 영역이 정의된 기판을 준비하고, 상기 제1 및 제2 영역에 각각, 제1 액티브 핀과 제2 액티브 핀을 형성하고, 상기 기판 상에, 상기 제1 및 제2 액티브 핀과 교차하는 방향으로 각각, 제1 게이트 구조물과 제2 게이트 구조물을 형성하고, 상기 제1 게이트 구조물의 일측면에 인접한 상기 제1 액티브 핀에 제1 리세스를 형성하고, 상기 제1 리세스 내부에 제1 에피택셜 층을 형성하고, 상기 제1 에피택셜 층 상에, 제1 실리사이드막을 형성하고, 상기 제2 게이트 구조물의 일측면에 인접한 상기 제2 액티브 핀에 제2 리세스를 형성하고, 상기 제2 리세스 내부에 제2 실리사이드막을 형성하는 것을 포함하되, 상기 제2 실리사이드막은 니켈(Ni)과 백금(Pt)을 포함한다.

Description

반도체 장치의 제조 방법{Method for fabricating the semiconductor device}
본 발명은 반도체 장치의 제조 방법에 관한 것이다.
최근의 반도체 장치는 저전압에서 고속 동작을 할 수 있는 방향으로 발전하고 있으며, 반도체 장치의 제조 공정은 집적도가 향상되는 방향으로 발전되고 있다.
전통적인 전계 효과 트랜지스터에 비해 숏 채널 효과(short channel effect)에 더 잘 견딜 수 있고 저전압에서 더 높은 구동 전류를 제공하기 위해, 3차원의 공간 구조로 채널이 형성되는 핀 전계 효과 트랜지스터(FinFET)에 관심이 높아지고 있다. 최근에는, 이와 같은 반도체 장치의 성능 향상을 위해 스트레스 물질(stress material)을 포함하는 층을 에피택셜 성장 기법으로 형성하여, 반도체 장치의 채널 영역의 캐리어 이동도(carrier mobility)를 증가시키는 기법도 사용되고 있다.
본 발명이 해결하고자 하는 기술적 과제는, 핀펫 소자에서, PMOS 영역의 채널에서의 홀 이동도(hole mobility)를 증가시키기 위해 압축응력(compressive stress)을 제공하는 스트레스막을 형성하고, 동시에 NMOS 영역의 채널에서의 전자 이동도(electron mobility)를 증가시키기 위해 인장응력(tensile stress)을 제공하는 스트레스막을 형성하는 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명의 기술적 과제는 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은, 제1 영역 및 제2 영역이 정의된 기판을 준비하고, 상기 제1 및 제2 영역에 각각, 제1 액티브 핀과 제2 액티브 핀을 형성하고, 상기 기판 상에, 상기 제1 및 제2 액티브 핀과 교차하는 방향으로 각각, 제1 게이트 구조물과 제2 게이트 구조물을 형성하고, 상기 제1 게이트 구조물의 일측면에 인접한 상기 제1 액티브 핀에 제1 리세스를 형성하고, 상기 제1 리세스 내부에 제1 에피택셜 층을 형성하고, 상기 제1 에피택셜 층 상에, 제1 실리사이드막을 형성하고, 상기 제2 게이트 구조물의 일측면에 인접한 상기 제2 액티브 핀에 제2 리세스를 형성하고, 상기 제2 리세스 내부에 제2 실리사이드막을 형성하는 것을 포함하되, 상기 제2 실리사이드막은 니켈(Ni)과 백금(Pt)을 포함한다.
여기에서, 상기 제2 실리사이드막은 (Ni(1-x)Pt(x))Si (0<x<1)을 포함할 수 있다.
상기 제1 실리사이드막을 형성하는 것은, 상기 제1 에피택셜 층 상에 캡 층을 형성한 후, 어닐링 공정을 수행할 수 있다.
상기 캡 층은 Si를 포함할 수 있다.
상기 제1 액티브 핀은 복수개의 핀들로 형성하고, 상기 캡 층은 인접한 상기 제1 액티브 핀들을 머지(merge)하도록 형성할 수 있다.
상기 제1 에피택셜 층은 SiGe를 포함할 수 있다.
상기 제2 실리사이드막을 형성하는 것은, 상기 제2 리세스 내부에 제2 에피택셜 층을 성장시킨 후, 상기 제2 에피택셜 층 상에 금속층을 형성하고, 어닐링 공정을 수행할 수 있다.
상기 제2 에피택셜 층은 SiP를 포함할 수 있다.
상기 제1 영역은 PMOS 영역을 포함하고, 상기 제2 영역은 NMOS 영역을 포함할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법은, 제1 영역 및 제2 영역이 정의된 기판을 준비하고, 상기 제1 및 제2 영역에 각각, 제1 액티브 핀과 제2 액티브 핀을 형성하고, 상기 기판 상에, 상기 제1 및 제2 액티브 핀과 교차하는 방향으로 각각, 제1 게이트 구조물과 제2 게이트 구조물을 형성하고, 상기 제1 게이트 구조물의 일측면에 인접한 상기 제1 액티브 핀에 제1 리세스를 형성하고, 상기 제1 리세스 내부에 제1 에피택셜 층을 형성하고, 상기 제1 에피택셜 층 상에, 제1 실리사이드막을 형성하고, 상기 제2 액티브 핀의 일부를 제2 실리사이드막으로 변환하는 것을 포함하되, 상기 제2 실리사이드막은 니켈(Ni)과 백금(Pt)을 포함한다.
여기에서, 상기 제2 실리사이드막은 (Ni(1-x)Pt(x))Si (0<x<1)을 포함할 수 있다.
상기 제1 실리사이드막을 형성하는 것은, 상기 제1 에피택셜 층 상에 캡 층을 형성한 후, 어닐링 공정을 수행할 수 있다.
상기 제1 액티브 핀은 복수개의 핀들로 형성하고, 상기 캡 층은 인접한 상기 제1 액티브 핀들을 머지(merge)하도록 형성할 수 있다.
상기 제2 실리사이드막으로 변환하는 것은, 상기 제2 액티브 핀 상에 금속층을 형성한 후, 어닐링 공정을 수행할 수 있다.
상기 제1 영역은 PMOS 영역을 포함하고, 상기 제2 영역은 NMOS 영역을 포함할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 또 다른 실시예에 따른 반도체 장치의 제조 방법은, 제1 영역 및 제2 영역이 정의된 기판을 준비하고, 상기 제1 및 제2 영역에 각각, 제1 액티브 핀과 제2 액티브 핀을 형성하고, 상기 기판 상에, 상기 제1 및 제2 액티브 핀과 교차하는 방향으로 각각, 제1 게이트 구조물과 제2 게이트 구조물을 형성하고, 상기 제1 액티브 핀의 적어도 일부에 제1 리세스를 형성하고, 상기 제1 리세스 내부에 제1 에피택셜 층을 형성하고, 상기 제1 에피택셜 층 상에, 제1 실리사이드막을 형성하고, 상기 제2 액티브 핀의 적어도 일부 상에 제2 에피택셜 층을 형성하고, 상기 제2 액티브 핀과 상기 제2 에피택셜 층의 적어도 일부를 제2 실리사이드막으로 변환하는 것을 포함하되, 상기 제2 실리사이드막은 니켈(Ni)과 백금(Pt)을 포함한다.
여기에서, 상기 제2 실리사이드막은 (Ni(1-x)Pt(x))Si (0<x<1)을 포함할 수 있다.
상기 제2 실리사이드막으로 변환하는 것은, 상기 제2 에피택셜 층 상에 금속층을 형성하고, 어닐링 공정을 수행할 수 있다.
상기 제2 에피택셜 층은 SiP를 포함할 수 있다.
상기 제1 영역은 PMOS 영역을 포함하고, 상기 제2 영역은 NMOS 영역을 포함할 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 제1 실시예에 따른 반도체 장치의 사시도이다.
도 2는 도 1의 A1-A1, A2-A2를 절단한 단면도이다.
도 3은 도 1의 B1-B1, B2-B2를 절단한 단면도이다.
도 4 내지 도 14는 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 15는 본 발명의 제2 실시예에 따른 반도체 장치의 사시도이다.
도 16은 도 15의 A1′-A1′, A2′-A2′를 절단한 단면도이다.
도 17은 도 15의 B1′-B1′, B2′-B2′를 절단한 단면도이다.
도 18 및 도 19는 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 20은 본 발명의 제3 실시예에 따른 반도체 장치의 사시도이다.
도 21은 도 20의 A1′′-A1′′, A2′′-A2′′를 절단한 단면도이다.
도 22는 도 20의 B1′′-B1′′, B2′′-B2′′를 절단한 단면도이다.
도 23 및 도 24는 본 발명의 제3 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 25 내지 27은 본 발명의 제4 실시예에 따른 반도체 장치를 설명하기 위한 회로도 및 레이아웃도이다.
도 28은 본 발명의 몇몇 실시예에 따른 반도체 장치를 포함하는 전자 시스템을 설명하기 위한 개략적인 블록도이다.
도 29는 본 발명의 몇몇 실시예에 따른 반도체 장치를 포함하는 전자 시스템의 응용예를 설명하기 위한 개략적인 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 표시된 구성요소의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭하며, "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소 외에 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
비록 제1, 제2 등이 다양한 소자나 구성요소들을 서술하기 위해서 사용되나, 이들 소자나 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자나 구성요소를 다른 소자나 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자나 구성요소는 본 발명의 기술적 사상 내에서 제2 소자나 구성요소 일 수도 있음은 물론이다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하에서, 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법에 대하여 설명한다.
도 1은 본 발명의 제1 실시예에 따른 반도체 장치의 사시도이다. 도 2는 도 1의 A1-A1, A2-A2를 절단한 단면도이다. 도 3은 도 1의 B1-B1, B2-B2를 절단한 단면도이다. 도 4 내지 도 14는 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
우선, 도 1 내지 도 3을 참조하면, 본 발명의 제1 실시예에 따른 반도체 장치(1)는, 기판(100), 소자 분리막(110), 제1 액티브 핀(F1), 제2 액티브 핀(F2), 제1 게이트 구조물(TR1), 제2 게이트 구조물(TR2), 제1 에피택셜 층(200), 제1 실리사이드막(210), 제2 실리사이드막(230)을 포함한다.
기판(100)은 실리콘 기판, SOI(Silicon On Insulator) 기판, 갈륨 비소 기판, 실리콘 게르마늄 기판, 세라믹 기판, 석영 기판, 또는 디스플레이용 유리 기판 등의 강성 기판이거나 폴리이미드(polyimide), 폴리에스테르(polyester) 폴리카보네이트(polycarbonate), 폴리에테르술폰(polyethersulfone), 폴리메틸 메타크릴레이트(polymethylmethacrylate), 폴리에틸렌나프탈레이트(polyethylene naphthalate), 폴리에틸렌테레프탈레이트(polyethyleneterephthalate) 등의 가요성 플라스틱 기판일 수 있다.
기판(100)은 제1 영역(Ⅰ)과 제2 영역(Ⅱ)을 포함할 수 있다. 제1 영역(Ⅰ)과 제2 영역(Ⅱ)은 예를 들어, STI(Shallow Trench Isolation)와 같은 소자 분리막(110)에 의해 구분될 수 있다. 여기에서, 제1 영역(Ⅰ)은 PMOS 영역이고 제2 영역(Ⅱ)은 NMOS 영역일 수 있으나, 이에 한정되는 것은 아니며, 제1 영역(Ⅰ)이 NMOS 영역이고 제2 영역(Ⅱ)이 PMOS 영역일 수 있다. 그러나 설명의 편의를 위해서, 제1 영역(Ⅰ)을 PMOS 영역으로, 제2 영역(Ⅱ)을 NMOS 영역으로 정의하고, 이에 따라 본 발명의 제1 실시예를 설명하기로 한다.
소자 분리막(110)은 기판(100) 상에 형성되어, 소자 분리를 위해 이용된다. 소자 분리막(110)은 절연막으로서, HDP 산화막, SOG 산화막, CVD 산화막 등일 수 있으나, 이에 한정되는 것은 아니다.
제1 액티브 핀(F1)과 제2 액티브 핀(F2)은 기판(100) 상에 돌출되도록 형성된다. 제1 액티브 핀(F1)은 제1 영역(Ⅰ)에, 제2 액티브 핀(F2)은 제2 영역(Ⅱ)에 형성된다. 제1 액티브 핀(F1)과 제2 액티브 핀(F2)은 제2 방향(Y)을 따라서 길게 연장될 수 있다. 제1 액티브 핀(F1)과 제2 액티브 핀(F2)은 기판(100)의 일부일 수 있다. 소자 분리막(110)은 기판(100)의 상면과 제1 및 제2 액티브 핀(F1, F2)의 측면의 일부를 덮을 수 있다.
제1 게이트 구조물(TR1)은 제1 액티브 핀(F1) 상에, 제1 액티브 핀(F1)과 교차하는 방향으로 형성된다. 제1 게이트 구조물(TR1)은 제1 방향(X)을 따라서 길게 연장될 수 있다. 제2 게이트 구조물(TR2)은 제2 액티브 핀(F2) 상에, 제2 액티브 핀(F2)과 교차하는 방향으로 형성된다. 제2 게이트 구조물(TR2)은 제1 방향(X)을 따라서 길게 연장될 수 있다.
제1 게이트 구조물(TR1)과 제2 게이트 구조물(TR2)은 각각, 제1 액티브 핀(F1)과 제2 액티브 핀(F2) 상에 순차적으로 형성된 인터페이스막(120), 게이트 절연막(130), 일함수 조절막(140), 게이트 메탈(150), 게이트 스페이서(160) 등을 포함할 수 있다. 이러한 구조로 인해 제1 액티브 핀(F1)과 제2 액티브 핀(F2)의 양 측면과 상면에 채널이 형성될 수 있다.
인터페이스막(120)은 소자 분리막(110)과 제1 및 제2 액티브 핀(F1, F2) 상에 형성될 수 있다. 인터페이스막(120)은, 소자 분리막(110)과 게이트 절연막(130) 사이의 불량 계면을 방지하는 역할을 할 수 있다. 인터페이스막(120)은 유전율(k)이 9 이하인 저유전 물질층, 예를 들면, 실리콘 산화막(k는 약 4) 또는 실리콘 산질화막(산소 원자 및 질소 원자 함량에 따라 k는 약 4~8)을 포함할 수 있다. 또한, 인터페이스막(120)은 실리케이트로 이루어질 수도 있으며, 앞에서 예시한 막들의 조합으로 이루어질 수도 있다.
게이트 절연막(130)은 인터페이스막(120) 상에 형성될 수 있다. 다만, 인터페이스막(120)이 존재하지 않는 경우, 게이트 절연막(130)은 소자 분리막(110)과 제1 및 제2 액티브 핀(F1, F2) 상에 형성될 수 있다. 게이트 절연막(130)은 고유전율(high-k)을 갖는 물질을 포함할 수 있다. 구체적으로, 게이트 절연막(130)은, 예를 들어, HfSiON, HfO2, ZrO2, Ta2O5, TiO2, SrTiO3, BaTiO3, 및 SrTiO3로 구성된 그룹에서 선택된 물질 중 어느 하나를 포함할 수 있다. 한편, 게이트 절연막(130)은 형성하고자 하는 소자의 종류에 따라 적절한 두께로 형성될 수 있다. 예를 들어, 게이트 절연막(130)이 HfO2인 경우에, 게이트 절연막(130)은 약 50Å 이하의(약 5Å 내지 50Å)의 두께로 형성될 수 있으나, 이에 한정되는 것은 아니다. 본 발명의 몇몇 실시예에 따르면, 도 1에 도시된 바와 같이, 게이트 절연막(130)은 후술할 게이트 스페이서(160)의 측벽을 따라 상부로 연장될 수 있다.
일함수 조절막(140)은 게이트 절연막(130) 상에 형성될 수 있다. 일함수 조절막(140)은 게이트 절연막(130)과 접촉되어 형성될 수 있다. 일함수 조절막(140)은 일함수 조절을 위해 이용된다. 일함수 조절막(140)은, 예를 들어, 메탈 질화물을 포함할 수 있다. 구체적으로, 일함수 조절막(140)은 Mo, Pd, Ru, Pt, TiN, WN, TaN, Ir, TaC, RuN, TiAl, TaAlC, TiAlN, 및 MoN 중 적어도 하나를 포함할 수 있다. 더욱 구체적으로, 일함수 조절막(140)은, 예를 들어, TiN으로 이루어진 단일막, 또는 TiN 하부막과 TaN 상부막으로 이루어진 이중막 등으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 한편, 게이트 절연막(130)과 일함수 조절막(140) 사이에 캡핑막이 형성될 수 있다. 캡핑막은 일함수 조절을 위해 이용될 수 있다. 구체적으로, 캡핑막은 게이트 절연막(130)과 일함수 조절막(140) 사이에서 완충 역할을 하여, 캡핑막이 존재하는 경우, 일함수 조절막(140)만 존재하는 경우보다 정교하게 일함수를 조절할 수 있다. 캡핑막은, 예를 들어, LaO, GdO, DyO, SrO, BaO, 알루미늄산화막, 및 알루미늄 금속 산화막 중 적어도 하나를 포함할 수 있으나, 이에 한정되는 것은 아니다. 본 발명의 몇몇 실시예에 따르면, 도 1에 도시된 바와 같이, 일함수 조절막(140)도 후술할 게이트 스페이서(160)의 측벽을 따라 상부로 연장될 수 있다.
게이트 메탈(150)은 일함수 조절막(140) 상에 형성될 수 있다. 게이트 메탈(150)은, 도시된 것과 같이, 일함수 조절막(140)과 접촉하여 형성될 수 있다. 즉, 게이트 메탈(150)은 일함수 조절막(140)에 의해 생성된 공간을 채우도록 형성될 수 있다. 게이트 메탈(150)은 도전성을 갖는 물질, 예를 들어, W 또는 Al을 포함할 수 있으나, 이에 한정되는 것은 아니다.
게이트 스페이서(160)는 제1 및 제2 게이트 구조물(TR1, TR2)의 측면 중 적어도 일 측에 형성될 수 있다. 게이트 스페이서(160)는 질화막, 산질화막, low-k 물질 중 적어도 하나를 포함할 수 있다. 또한, 게이트 스페이서(160)는 일 측면을 곡선으로 도시하였으나, 본 발명이 이에 한정되는 것은 아니며, 게이트 스페이서(160)의 형상은 이와 다를 수 있다. 예를 들어, 게이트 스페이서(160)의 형상은, 도시된 것과 달리, I자형 또는 L자형으로 형성될 수 있다. 또한, 도면에서는 게이트 스페이서(160)가 단일 층으로 형성되는 것으로 도시되었으나, 이에 한정되는 것은 아니고, 복수 층으로 형성될 수도 있다.
한편, 소오스/드레인은 제1 및 제2 게이트 구조물(TR1, TR2)의 양 측 중 적어도 일 측에 형성되고, 제1 및 제2 액티브 핀(F1, F2) 내에 형성될 수 있다. 소오스/드레인과 제1 및 제2 게이트 구조물(TR1, TR2)은 게이트 스페이서(160)에 의하여 절연될 수 있다.
제1 에피택셜 층(200)은 제1 액티브 핀(F1)의 적어도 일부에 형성된 제1 리세스(R1) 내부를 채워 형성된다. 또는, 제1 에피택셜 층(200)은, 도 1에 도시된 것과 같이, 제1 리세스(R1)가 형성된 제1 액티브 핀(F1) 상에 형성될 수 있다. 제1 에피택셜 층(200)에 의하여 제1 영역(Ⅰ)의 채널 영역에 압축응력(compressive stress)을 제공할 수 있다. 따라서, 제1 에피택셜 층(200)은 기판(100)보다 격자 상수가 큰 물질로 형성될 수 있으며, 예를 들어, 기판(100)이 실리콘(Si)으로 이루어진 경우, 제1 에피택셜 층(200)은 SiGe를 포함할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다.
제1 실리사이드막(210)은 제1 에피택셜 층(200) 상에 형성된다. 제1 실리사이드막(210)은, 제1 에피택셜 층(200)에 의해 제1 영역(Ⅰ)의 채널 영역에 압축응력(compressive stress)을 제공하는 정도를 향상시키는 역할을 한다. 다만, 제1 실리사이드막(210)은 인접한 제1 액티브 핀(F1)들을 머지(merge)시키도록 형성되는 것이 바람직하다. 제1 실리사이드막(210)이 인접한 제1 액티브 핀(F1)들을 머지(merge)시키도록 형성됨으로써, 제1 에피택셜 층(200)이 제공하는 압축응력(compressive stress)의 완화(relaxation)를 줄일 수 있다. 제1 실리사이드막(210)은, Si를 포함할 수 있으며, 제1 에피택셜 층(200) 상에 캡 층(205)을 형성한 후, 어닐링 공정을 수행하여 형성할 수 있다. 이에 관해서는 후술하기로 한다.
제2 실리사이드막(230)은 제2 액티브 핀(F2)의 적어도 일부에 형성된 제2 리세스(R2) 내부를 채워 형성된다. 또는, 제2 실리사이드막(230)은, 도 1에 도시된 것과 같이, 제2 리세스(R1)가 형성된 제2 액티브 핀(F2) 상에 형성될 수 있다. 제2 실리사이드막(230)은, 제2 영역(Ⅱ)의 채널 영역에 인장응력(tensile stress)을 제공하는 역할을 한다. 특히, 제2 실리사이드막(230)은 (Ni1-xPtx)Si (0<x<1)를 포함한다. 이 경우, 제2 실리사이드막(230)은 제2 영역(Ⅱ)의 채널 영역에 높은 인장응력(high tensile stress)을 제공한다. 제2 영역(Ⅱ)에 형성된 제2 실리사이드막(230)이 채널 영역에 제공하는 인장응력(tensile stress)의 정도는, 제2 실리사이드막(230)의 두께와, 제2 실리사이드막(230)이 채널 영역으로부터 이격된 거리에 따라 결정될 수 있다. 다시 말하면, 제2 실리사이드막(230)이 채널 영역에 가까이 형성될수록 채널 영역에 높은 인장응력(high tensile stress)을 제공할 수 있다. 제2 실리사이드막(230)은, 제2 리세스(R2) 내부에 제2 에피택셜 층(225)을 성장시킨 후, 제2 에피택셜 층(225) 상에 금속층(226)을 형성하고, 어닐링 공정을 수행하여 형성할 수 있다. 이에 관해서는 후술하기로 한다.
도 4 내지 도 14를 참조하여, 본 발명의 제1 실시예에 따른 반도체 장치(1)의 제조 방법을 설명한다.
도 1 및 도 4를 참조하면, 우선, 제1 영역(Ⅰ) 및 제2 영역(Ⅱ)이 정의된 기판(100)을 준비하고, 제1 영역(Ⅰ) 및 제2 영역(Ⅱ)에 각각, 제1 액티브 핀(F1)과 제2 액티브 핀(F2)을 형성한다. 그리고, 기판(100) 상에 제1 및 제2 액티브 핀(F1, F2)과 교차하는 방향(X)으로 각각, 제1 게이트 구조물(TR1)과 제2 게이트 구조물(TR2)을 형성한다.
도 5 및 도 6을 참조하면, 제2 영역(Ⅱ)을 덮도록 제1 마스크막(300)을 형성하고, 제1 영역(Ⅰ)에 대하여 제1 게이트 구조물(TR1)의 일측면에 인접한 제1 액티브 핀(F1)의 적어도 일부에 제1 리세스(R1)를 형성한다. 제1 리세스(R1)를 형성하기 위하여 제1 액티브 핀(F1)의 일부를 식각할 수 있다.
도 7을 참조하면, 제1 리세스(R1) 내부에 제1 에피택셜 층(200)을 형성한다. 제1 에피택셜 층(200)은 제1 영역(Ⅰ)에 형성되는 제1 게이트 구조물(TR1) 하부에 위치하는 채널 영역에 압축응력(compressive stress)을 제공하기 위해 형성된다. 따라서, 제1 에피택셜 층(200)은 기판(100)보다 격자 상수가 큰 물질로 형성될 수 있으며, 예를 들어, 기판(100)이 Si로 이루어진 경우, 제1 에피택셜 층(200)은 SiGe를 포함할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다. 제1 에피택셜 층(200)은 SEG(Selective Epitaxial Growth)공정을 통해서 형성될 수 있다.
제1 에피택셜 층(200)은 채널 영역에 압축응력(compressive stress)을 제공해야 하므로, 채널 영역의 양 측면을 덮을 수 있어야 한다. 채널 영역은 제1 게이트 구조물(TR1)의 하면에 배치되므로, 제1 에피택셜 층(200)의 상면은 제1 게이트 구조물(TR1)의 하면보다 높거나 적어도 제1 게이트 구조물(TR1)의 하면과 같은 높이여야 한다.
도 8을 참조하면, 제1 에피택셜 층(200) 상에 캡 층(205)을 형성한다. 캡 층(205)은 추후 어닐링 공정을 통해 제1 실리사이드막(210)이 될 수 있다. 캡 층(205)은 Si를 포함할 수 있으나, 이에 한정되는 것은 아니다. 캡 층(205)은 인접한 제1 액티브 핀(F1)들을 머지(merge)하도록 형성될 수 있다.
도 9를 참조하면, 제1 어닐링 공정을 수행하여, 캡 층(205)을 제1 실리사이드막(210)으로 변환한다. 캡 층(205)이 Si를 포함하는 경우, 제1 실리사이드막(210)도 Si를 포함하게 된다.
도 10을 참조하면, 제1 영역(Ⅰ)에 제1 에피택셜 층(200)과 제1 실리사이드막(210)을 형성하고 난 후, 제2 영역(Ⅱ)을 덮고 있는 제1 마스크막(300)을 제거한다. 그리고, 도 11을 참조하면, 제1 영역(Ⅰ)을 덮도록 제2 마스크막(310)을 형성하고, 제2 영역에 대하여 제2 게이트 구조물(TR2)의 일측면에 인접한 제2 액티브 핀(F2)의 적어도 일부에 제2 리세스(R2)를 형성한다. 제2 리세스(R2)를 형성하기 위하여 제2 액티브 핀(F2)의 일부를 식각할 수 있다.
도 12를 참조하면, 제2 리세스(R2) 내부에 제2 에피택셜 층(225)을 형성한다. 제2 에피택셜 층(225)은 제2 영역(Ⅱ)에 형성되는 제2 게이트 구조물(TR2) 하부에 위치하는 채널 영역에 인장응력(tensile stress)을 제공하기 위해 형성된다. 제2 영역(Ⅱ)에는 NMOS 트랜지스터가 형성되는데, NMOS 트랜지스터는 전자(electron)에 의해서 반도체 소자가 동작하므로, 기판(100)에 인장응력(tensile stress)을 가하는 것이 좋다. 인장응력(tensile stress)을 가하기 위해서 제2 에피택셜 층(225)은 기판(100)보다 격자 상수가 작은 물질로 형성될 수 있다. 예를 들어, 기판(100)이 Si로 이루어진 경우, 제2 에피택셜 층(225)은 Si보다 격자 상수가 작은 SiP를 포함할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다. 제2 에피택셜 층(225)은 SEG(Selective Epitaxial Growth)공정을 통해서 형성될 수 있다.
제2 에피택셜 층(225)은 채널 영역에 인장응력(tensile stress)을 제공해야 하므로, 채널 영역의 양 측면을 덮을 수 있어야 한다. 채널 영역은 제2 게이트 구조물(TR2)의 하면에 배치되므로, 제2 에피택셜 층(225)의 상면은 제2 게이트 구조물(TR2)의 하면보다 높거나 적어도 제2 게이트 구조물(TR2)의 하면과 같은 높이여야 한다.
도 13을 참조하면, 제2 에피택셜 층(225) 상에 금속층(226)을 형성한다. 금속층(226)은 추후 어닐링 공정을 통해, 제2 에피택셜 층(225)을 제2 실리사이드막(230)으로 변환시킬 수 있다.
제2 실리사이드막(230)을 형성하기 위한 제2 어닐링 공정은 짧은 시간에 실시할 수 있다. 제2 에피택셜 층(225)과 금속층(226)이 액화된 상태로 시간이 오래되면, 금속층(226)에 포함된 물질이 제2 게이트 구조물(TR2) 내로 확산되어 트랜지스터의 오작동을 일으킬 수 있다. 따라서, 제2 어닐링 공정은 짧은 시간에 실시할 수 있으며, 예를 들어, 10㎲ 내지 10㎳의 시간으로 실시할 수 있다.
금속층(226)은, 예를 들어, Ni, Pt, NiPt 등을 포함할 수 있다. 금속층(226)이 NiPt를 포함하는 경우, 제2 어닐링 공정을 통해서 제2 실리사이드막(230)은 (Ni1-xPtx)Si (0<x<1)를 포함할 수 있다. 이 때, 제2 실리사이드막(230)을 형성하기 위한 제2 어닐링 공정의 공정 온도는, Pt 함량에 따라 달라질 수 있다. 예를 들어, Pt 함량이 5%인 경우에는 제2 어닐링 공정의 공정 온도는 1100℃ 이상 이고, Pt 함량이 10%인 경우에는 제2 어닐링 공정의 공정 온도는 1150℃ 이상 이어야 한다. 그리고, 제2 어닐링 공정 수행시에, 기판(100)의 온도를 400℃ 이상으로 유지하여야 한다. 왜냐하면, 짧은 시간의 제2 어닐링 공정에 의한 열(heat) 소멸을 고온 상태의 기판(100)에 의하여 억제해야 하기 때문이다. 본 발명에서의 제2 실리사이드막(230)의 구조는 열적으로 안정하며, 균일한 구조 특성을 갖는다.
도 14를 참조하면, 제2 어닐링 공정에 의하여 제2 실리사이드막(230)을 형성한다. 그리고, 제2 영역(Ⅱ)에 형성된 제2 실리사이드막(230)의 상면은, 제1 영역(Ⅰ)에 형성된 제1 실리사이드막(210)의 상면보다 낮을 수 있다.
이하에서는, 본 발명의 다른 실시예들에 따른 반도체 장치의 제조 방법에 대하여 설명하기로 한다.
도 15는 본 발명의 제2 실시예에 따른 반도체 장치의 사시도이다. 도 16은 도 15의 A1′-A1′, A2′-A2′를 절단한 단면도이다. 도 17은 도 15의 B1′-B1′, B2′-B2′를 절단한 단면도이다. 도 18 및 도 19는 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다. 설명의 편의상, 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 설명한 것과 실질적으로 동일한 부분의 설명은 생략하기로 한다.
도 15 내지 도 17을 참조하면, 본 발명의 제2 실시예에 따른 반도체 장치(2)는, 기판(100), 소자 분리막(110), 제1 액티브 핀(F1), 제2 액티브 핀(F2), 제1 게이트 구조물(TR1), 제2 게이트 구조물(TR2), 제1 에피택셜 층(200), 제1 실리사이드막(210), 제2 실리사이드막(240)을 포함한다.
여기에서, 기판(100), 소자 분리막(110), 제1 액티브 핀(F1), 제2 액티브 핀(F2), 제1 게이트 구조물(TR1), 제2 게이트 구조물(TR2), 제1 에피택셜 층(200), 제1 실리사이드막(210)에 대해서는 위에서 설명한 것과 실질적으로 동일하다.
도 18 및 도 19를 참조하면, 본 발명의 제2 실시예에 따른 반도체 장치(2)에서는, 제2 실리사이드막(240)은, 제2 액티브 핀(F2)의 적어도 일부를 변환하여 형성된다. 즉, 제2 실리사이드막(240)은, 제2 액티브 핀(F2)을 리세스 시키지 않고, 제2 액티브 핀(F2) 상에 금속층(226′)을 형성한 후, 어닐링 공정을 수행하여 형성된다. 위에서 설명한 것과 마찬가지로, 제2 실리사이드막(240)은 제2 영역(Ⅱ)의 채널 영역에 인장응력(tensile stress)을 제공하는 역할을 한다. 특히, 제2 실리사이드막(240)은 (Ni1-xPtx)Si (0<x<1)를 포함할 수 있다. 이 경우, 제2 실리사이드막(240)은 제2 영역(Ⅱ)의 채널 영역에 높은 인장응력(high tensile stress)을 제공한다.
제2 실리사이드막(240)을 형성하기 위한 어닐링 공정은 짧은 시간에 실시할 수 있다. 즉, 제2 실리사이드막(240)을 형성하기 위한 어닐링 공정은, 예를 들어, 10㎲ 내지 10㎳의 시간으로 실시할 수 있다.
금속층(226′)은, 예를 들어, Ni, Pt, NiPt 등을 포함할 수 있다. 금속층(226′)이 NiPt를 포함하는 경우, 어닐링 공정을 통해서 제2 실리사이드막(240)은 (Ni1-xPtx)Si (0<x<1)를 포함할 수 있다. 이 때, 제2 실리사이드막(240)을 형성하기 위한 어닐링 공정의 공정 온도는, Pt 함량에 따라 달라질 수 있다. 예를 들어, Pt 함량이 5%인 경우에는 어닐링 공정의 공정 온도는 1100℃ 이상 이고, Pt 함량이 10%인 경우에는 어닐링 공정의 공정 온도는 1150℃ 이상 이어야 한다. 그리고, 어닐링 공정 수행시에, 기판(100)의 온도를 400℃ 이상으로 유지하여야 한다.
도 20은 본 발명의 제3 실시예에 따른 반도체 장치의 사시도이다. 도 21은 도 20의 A1′′-A1′′, A2′′-A2′′를 절단한 단면도이다. 도 22는 도 20의 B1′′-B1′′, B2′′-B2′′를 절단한 단면도이다. 도 23 및 도 24는 본 발명의 제3 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다. 설명의 편의상, 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 설명한 것과 실질적으로 동일한 부분의 설명은 생략하기로 한다.
도 20 내지 도 22를 참조하면, 본 발명의 제3 실시예에 따른 반도체 장치(3)는, 기판(100), 소자 분리막(110), 제1 액티브 핀(F1), 제2 액티브 핀(F2), 제1 게이트 구조물(TR1), 제2 게이트 구조물(TR2), 제1 에피택셜 층(200), 제1 실리사이드막(210), 제2 실리사이드막(250)을 포함한다.
여기에서, 기판(100), 소자 분리막(110), 제1 액티브 핀(F1), 제2 액티브 핀(F2), 제1 게이트 구조물(TR1), 제2 게이트 구조물(TR2), 제1 에피택셜 층(200), 제1 실리사이드막(210)에 대해서는 위에서 설명한 것과 실질적으로 동일하다.
도 23 및 도 24를 참조하면, 본 발명의 제3 실시예에 따른 반도체 장치(3)에서는, 제2 실리사이드막(250)은, 제2 액티브 핀(F2)의 적어도 일부 상에 제2 에피택셜 층(225′)을 형성하고, 제2 액티브 핀(F2)과 제2 에피택셜 층(225′)의 적어도 일부를 변환하여 형성된다. 즉, 제2 실리사이드막(250)은, 제2 액티브 핀(F2)을 리세스 시키지 않고, 제2 액티브 핀(F2) 상에 제2 에피택셜 층(225′)을 형성하고, 제2 에피택셜 층(225′) 상에 금속층(226′′)을 형성한 후, 어닐링 공정을 수행하여 형성된다. 위에서 설명한 것과 마찬가지로, 제2 실리사이드막(250)은 제2 영역(Ⅱ)의 채널 영역에 인장응력(tensile stress)을 제공하는 역할을 한다. 특히, 제2 실리사이드막(250)은 (Ni1-xPtx)Si (0<x<1)를 포함한다. 이 경우, 제2 실리사이드막(250)은 제2 영역(Ⅱ)의 채널 영역에 높은 인장응력(high tensile stress)을 제공한다.
제2 실리사이드막(250)을 형성하기 위한 어닐링 공정은 짧은 시간에 실시할 수 있다. 즉, 제2 실리사이드막(250)을 형성하기 위한 어닐링 공정은, 예를 들어, 10㎲ 내지 10㎳의 시간으로 실시할 수 있다.
금속층(226′′)은, 예를 들어, Ni, Pt, NiPt 등을 포함할 수 있다. 금속층(226′′)이 NiPt를 포함하는 경우, 어닐링 공정을 통해서 제2 실리사이드막(250)은 (Ni1-xPtx)Si (0<x<1)를 포함할 수 있다. 이 때, 제2 실리사이드막(250)을 형성하기 위한 어닐링 공정의 공정 온도는, Pt 함량에 따라 달라질 수 있다. 예를 들어, Pt 함량이 5%인 경우에는 어닐링 공정의 공정 온도는 1100℃ 이상 이고, Pt 함량이 10%인 경우에는 어닐링 공정의 공정 온도는 1150℃ 이상 이어야 한다. 그리고, 어닐링 공정 수행시에, 기판(100)의 온도를 400℃ 이상으로 유지하여야 한다.
도 25 내지 27은 본 발명의 제4 실시예에 따른 반도체 장치를 설명하기 위한 회로도 및 레이아웃도이다.
도 25 및 도 26은 본 발명의 제4 실시예에 따른 반도체 장치를 설명하기 위한 회로도와 레이아웃도이다. 도 27은 도 26의 레이아웃도에서, 다수의 핀과 다수의 게이트 구조물만을 도시한 것이다. 상술한 본 발명의 몇몇 실시예에 따른 반도체 장치는 핀형 트랜지스터를 사용하는 일반적인 로직소자로 구성된 모든 장치에 적용가능하나, 도 25 내지 도 27은 예시적으로 SRAM을 도시한다.
우선, 도 25를 참조하면, 본 발명의 제4 실시예에 따른 반도체 장치는 전원 노드(Vcc)와 접지 노드(Vss) 사이에 병렬 연결된 한 쌍의 인버터(inverter)(INV1, INV2)와, 각각의 인버터(INV1, INV2)의 출력 노드에 연결된 제1 패스 트랜지스터(PS1) 및 제2 패스 트랜지스터(PS2)를 포함할 수 있다. 제1 패스 트랜지스터(PS1)와 제2 패스 트랜지스터(PS2)는 각각 비트 라인(BL)과 상보 비트 라인(/BL)과 연결될 수 있다. 제1 패스 트랜지스터(PS1)와 제2 패스 트랜지스터(PS2)의 게이트는 워드 라인(WL)과 연결될 수 있다.
제1 인버터(INV1)는 직렬로 연결된 제1 풀업 트랜지스터(PU1)와 제1 풀다운 트랜지스터(PD1)를 포함하고, 제2 인버터(INV2)는 직렬로 연결된 제2 풀업 트랜지스터(PU2)와 제2 풀다운 트랜지스터(PD2)를 포함한다. 제1 풀업 트랜지스터(PU1)와 제2 풀업 트랜지스터(PU2)은 PMOS 트랜지스터이고, 제1 풀다운 트랜지스터(PD1)와 제2 풀다운 트랜지스터(PD2)는 NMOS 트랜지스터일 수 있다.
또한, 제1 인버터(INV1) 및 제2 인버터(INV2)는 하나의 래치회로(latch circuit)를 구성하기 위하여, 제1 인버터(INV1)의 입력 노드가 제2 인버터(INV2)의 출력 노드와 연결되고, 제2 인버터(INV2)의 입력 노드는 제1 인버터(INV1)의 출력 노드와 연결될 수 있다.
여기서, 도 25 내지 도 27을 참조하면, 서로 이격된 제1 핀(F1), 제2 핀(F2), 제3 핀(F3), 제4 핀(F4)은 일 방향(예를 들어, 도 26의 상하 방향)으로 길게 연장되도록 형성된다. 제2 핀(F2), 제3 핀(F3)은 제1 핀(F1), 제4 핀(F4)보다 연장된 길이가 짧을 수 있다.
또한, 제1 게이트 구조물(351), 제2 게이트 구조물(352), 제3 게이트 구조물(353), 제4 게이트 구조물(354)은 타 방향(예를 들어, 도 26의 좌우 방향)으로 길게 연장되고, 제1 핀(F1) 내지 제4 핀(F4)과 교차하는 방향으로 형성된다. 구체적으로, 제1 게이트 구조물(351)은 제1 핀(F1)과 제2 핀(F2)을 완전히 교차하고, 제3 핀(F3)의 종단의 일부와 오버랩되도록 형성될 수 있다. 제3 게이트 구조물(353)은 제4 핀(F4)과 제3 핀(F3)을 완전히 교차하고, 제2 핀(F2)의 종단의 일부와 오버랩되도록 형성될 수 있다. 제2 게이트 구조물(352), 제4 게이트 구조물(354)은 각각 제1 핀(F1), 제4 핀(F4)과 교차하도록 형성될 수 있다.
도 26에 도시된 것과 같이, 제1 풀업 트랜지스터(PU1)는 제1 게이트 구조물(351)과 제2 핀(F2)이 교차되는 영역 주변에 정의되고, 제1 풀다운 트랜지스터(PD1)는 제1 게이트 구조물(351)과 제1 핀(F1)이 교차되는 영역 주변에 정의되고, 제1 패스 트랜지스터(PS1)는 제2 게이트 구조물(352)과 제1 핀(F1)이 교차되는 영역 주변에 정의된다. 제2 풀업 트랜지스터(PU2)는 제3 게이트 구조물(353)과 제3 핀(F3)이 교차되는 영역 주변에 정의되고, 제2 풀다운 트랜지스터(PD2)는 제3 게이트 구조물(353)과 제4 핀(F4)이 교차되는 영역 주변에 정의되고, 제2 패스 트랜지스터(PS2)는 제4 게이트 구조물(354)과 제4 핀(F4)이 교차되는 영역 주변에 정의된다.
명확하게 도시하지 않았으나, 제1 내지 제4 게이트 구조물(351~354)과, 제1 내지 제4 핀(F1~F4)이 교차되는 영역의 양측에는 리세스가 형성되고, 리세스 내에 소오스/드레인이 형성될 수 있으며, 다수의 컨택(361)이 형성될 수 있다.
뿐만 아니라, 공유 컨택(shared contact)(362)은 제2 핀(F2), 제3 게이트 구조물(353)과, 배선(371)을 동시에 연결한다. 공유 컨택(363)은 제3 핀(F3), 제1 게이트 구조물(351)과, 배선(372)을 동시에 연결한다.
제1 풀업 트랜지스터(PU1), 제1 풀다운 트랜지스터(PD1), 제1 패스 트랜지스터(PS1), 제2 풀업 트랜지스터(PU2), 제2 풀다운 트랜지스터(PD2), 제2 패스 트랜지스터(PS2)로는 예를 들어, 앞서 설명한 본 발명의 실시예들에 따른 반도체 장치가 채용될 수 있다.
이하에서는 본 발명의 몇몇 실시예에 따른 반도체 장치를 포함하는 전자 시스템을 설명하기로 한다. 도 28은 본 발명의 몇몇 실시예에 따른 반도체 장치를 포함하는 전자 시스템을 설명하기 위한 개략적인 블록도이다.
도 28을 참조하면, 전자 시스템은 제어 장치(510; CONTROLLER), 인터페이스(520; INTERFACE), 입출력 장치(530; I/O), 기억 장치(540; MEMORY), 전원 공급 장치(550; POWER SUPPLY), 버스(560; BUS)를 포함할 수 있다.
제어 장치(510), 인터페이스(520), 입출력 장치(530), 기억 장치(540), 전원 공급 장치(550)는 버스(560)를 통하여 서로 결합될 수 있다. 버스(560)는 데이터들이 이동되는 통로(path)에 해당한다.
제어 장치(510)는 마이크로프로세서, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함하여 데이터를 처리할 수 있다.
인터페이스(520)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(520)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(520)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다.
입출력 장치(530)는 키패드(keypad) 및 디스플레이 장치 등을 포함하여 데이터를 입출력할 수 있다.
기억 장치(540)는 데이터 및/또는 명령어 등을 저장할 수 있다. 본 발명의 몇몇의 실시예에 따른 반도체 장치는 기억 장치(540)의 일부 구성요소로 제공될 수 있다.
전원 공급 장치(550)는 외부에서 입력된 전원을 변환하여, 각 구성요소(510~540)에 제공할 수 있다.
도 29는 본 발명의 몇몇 실시예에 따른 반도체 장치를 포함하는 전자 시스템의 응용예를 설명하기 위한 개략적인 블록도이다.
도 29를 참조하면, 전자 시스템은 중앙 처리 장치(610; CPU), 인터페이스(620; INTERFACE), 주변 장치(630; PERIPHERAL DEVICE), 주 기억 장치(640; MAIN MEMORY), 보조 기억 장치(650, SECONDARY MEMORY), 버스(660; BUS)를 포함할 수 있다.
중앙 처리 장치(610), 인터페이스(620), 주변 장치(630), 주 기억 장치(640), 보조 기억 장치(650)은 버스(660)을 통하여 서로 결합될 수 있다. 버스(660)은 데이터들이 이동되는 통로(path)에 해당한다.
중앙 처리 장치(610)는 제어 장치, 연산 장치 등을 포함하여 프로그램을 수행하고 데이터를 처리할 수 있다.
인터페이스(620)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(520)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(520)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다.
주변 장치(630)는 마우스, 키보드, 디스플레이 장치 및 프린터 장치 등을 포함하여 데이터를 입출력할 수 있다.
주 기억 장치(640)는 중앙 처리 장치(610)와 데이터를 송수신하고, 프로그램 수행에 필요한 데이터 및/또는 명령어 등을 저장할 수 있다. 본 발명의 몇몇의 실시예에 따른 반도체 장치는 주 기억 장치(640)의 일부 구성요소로 제공될 수 있다.
보조 기억 장치(650)는 자기 테이프, 자기 디스크, 플로피 디스크, 하드 디스크, 광 디스크 등의 비휘발성 저장 장치를 포함하여 데이터 및/또는 명령어 등을 저장할 수 있다. 보조 기억 장치(650)는 전자 시스템의 전원이 차단되는 경우에도 데이터를 저장할 수 있다.
이외에도, 본 발명의 몇몇 실시예에 따른 반도체 장치는 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 110: 소자 분리막
F1: 제1 액티브 핀 F2: 제2 액티브 핀
TR1: 제1 게이트 구조물 TR2: 제2 게이트 구조물
200: 제1 에피택셜 층 210: 제1 실리사이드막
225: 제2 에피택셜 층 226: 금속층
230: 제2 실리사이드막

Claims (10)

  1. 제1 영역 및 제2 영역이 정의된 기판을 준비하고,
    상기 제1 및 제2 영역에 각각, 제1 액티브 핀과 제2 액티브 핀을 형성하고,
    상기 기판 상에, 상기 제1 및 제2 액티브 핀과 교차하는 방향으로 각각, 제1 게이트 구조물과 제2 게이트 구조물을 형성하고,
    상기 제1 게이트 구조물의 일측면에 인접한 상기 제1 액티브 핀에 제1 리세스를 형성하고,
    상기 제1 리세스 내부에 제1 에피택셜 층을 형성하고,
    상기 제1 에피택셜 층 상에, 제1 실리사이드막을 형성하고,
    상기 제2 게이트 구조물의 일측면에 인접한 상기 제2 액티브 핀에 제2 리세스를 형성하고,
    상기 제2 리세스 내부에 제2 실리사이드막을 형성하는 것을 포함하되,
    상기 제2 실리사이드막은 니켈(Ni)과 백금(Pt)을 포함하는 반도체 장치의 제조 방법.
  2. 제 1항에 있어서,
    상기 제2 실리사이드막은 (Ni(1-x)Pt(x))Si (0<x<1)을 포함하는 반도체 장치의 제조 방법.
  3. 제 1항에 있어서,
    상기 제1 실리사이드막을 형성하는 것은, 상기 제1 에피택셜 층 상에 캡 층을 형성한 후, 어닐링 공정을 수행하는 반도체 장치의 제조 방법.
  4. 제 3항에 있어서,
    상기 캡 층은 Si를 포함하는 반도체 장치의 제조 방법.
  5. 제 3항에 있어서,
    상기 제1 액티브 핀은 복수개의 핀들을 포함하고,
    상기 캡 층은 인접한 상기 제1 액티브 핀들을 머지(merge)하도록 형성되는 반도체 장치의 제조 방법.
  6. 제 1항에 있어서,
    상기 제1 에피택셜 층은 SiGe를 포함하는 반도체 장치의 제조 방법.
  7. 제 1항에 있어서,
    상기 제2 실리사이드막을 형성하는 것은, 상기 제2 리세스 내부에 제2 에피택셜 층을 성장시킨 후, 상기 제2 에피택셜 층 상에 금속층을 형성하고, 어닐링 공정을 수행하는 것을 포함하는 반도체 장치의 제조 방법.
  8. 제 7항에 있어서,
    상기 제2 에피택셜 층은 SiP를 포함하는 반도체 장치의 제조 방법.
  9. 제1 영역 및 제2 영역이 정의된 기판을 준비하고,
    상기 제1 및 제2 영역에 각각, 제1 액티브 핀과 제2 액티브 핀을 형성하고,
    상기 기판 상에, 상기 제1 및 제2 액티브 핀과 교차하는 방향으로 각각, 제1 게이트 구조물과 제2 게이트 구조물을 형성하고,
    상기 제1 게이트 구조물의 일측면에 인접한 상기 제1 액티브 핀에 제1 리세스를 형성하고,
    상기 제1 리세스 내부에 제1 에피택셜 층을 형성하고,
    상기 제1 에피택셜 층 상에, 제1 실리사이드막을 형성하고,
    상기 제2 액티브 핀의 일부를 제2 실리사이드막으로 변환하는 것을 포함하되,
    상기 제2 실리사이드막은 니켈(Ni)과 백금(Pt)을 포함하는 반도체 장치의 제조 방법.
  10. 제1 영역 및 제2 영역이 정의된 기판을 준비하고,
    상기 제1 및 제2 영역에 각각, 제1 액티브 핀과 제2 액티브 핀을 형성하고,
    상기 기판 상에, 상기 제1 및 제2 액티브 핀과 교차하는 방향으로 각각, 제1 게이트 구조물과 제2 게이트 구조물을 형성하고,
    상기 제1 액티브 핀의 적어도 일부에 제1 리세스를 형성하고,
    상기 제1 리세스 내부에 제1 에피택셜 층을 형성하고,
    상기 제1 에피택셜 층 상에, 제1 실리사이드막을 형성하고,
    상기 제2 액티브 핀의 적어도 일부 상에 제2 에피택셜 층을 형성하고,
    상기 제2 액티브 핀과 상기 제2 에피택셜 층의 적어도 일부를 제2 실리사이드막으로 변환하는 것을 포함하되,
    상기 제2 실리사이드막은 니켈(Ni)과 백금(Pt)을 포함하는 반도체 장치의 제조 방법.
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