KR102497251B1 - 반도체 소자 및 이의 제조 방법 - Google Patents

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Abstract

본 발명은 전계 효과 트랜지스터를 포함하는 반도체 소자 및 이의 제조 방법에 관한 것으로, 보다 상세하게는 그의 상부에 활성 패턴을 갖는 기판; 상기 활성 패턴을 가로지르는 게이트 전극; 및 상기 게이트 전극의 일 측벽 상의 스페이서를 포함한다. 상기 게이트 전극은 상기 활성 패턴과 인접하는 제1 금속 패턴을 포함하고, 상기 제1 금속 패턴은, 이의 가장자리에 제1 부분, 및 이의 중앙에 제2 부분을 갖고, 상기 제1 부분의 상면은, 상기 스페이서로부터 상기 제2 부분을 향하는 방향으로 내려가는 경사를 갖는다.

Description

반도체 소자 및 이의 제조 방법{Semiconductor device and method for manufacturing the same}
본 발명은 반도체 소자 및 이의 제조 방법에 관한 것으로, 전계 효과 트랜지스터를 포함하는 반도체 소자 및 이의 제조 방법에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광 받고 있다. 반도체 소자들은 논리 데이터를 저장하는 반도체 기억 소자, 논리 데이터를 연산 처리하는 반도체 논리 소자, 및 기억 요소와 논리 요소를 포함하는 하이브리드(hybrid) 반도체 소자 등으로 구분될 수 있다. 전자 산업이 고도로 발전함에 따라, 반도체 소자의 특성들에 대한 요구가 점점 증가되고 있다. 예컨대, 반도체 소자에 대한 고 신뢰성, 고속화 및/또는 다기능화 등에 대하여 요구가 점점 증가되고 있다. 이러한 요구 특성들을 충족시키기 위하여 반도체 소자 내 구조들은 점점 복잡해지고 있으며, 또한, 반도체 소자는 점점 고집적화 되고 있다.
본 발명이 해결하고자 하는 과제는 전기적 특성이 보다 향상된 전계 효과 트랜지스터를 포함하는 반도체 장치를 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는 전기적 특성이 보다 향상된 전계 효과 트랜지스터를 포함하는 반도체 장치의 제조 방법을 제공하는데 있다.
본 발명의 개념에 따른, 반도체 소자는, 그의 상부에 활성 패턴을 갖는 기판; 상기 활성 패턴을 가로지르는 게이트 전극; 및 상기 게이트 전극의 일 측벽 상의 스페이서를 포함할 수 있다. 상기 게이트 전극은 상기 활성 패턴과 인접하는 제1 금속 패턴을 포함하고, 상기 제1 금속 패턴은, 이의 가장자리에 제1 부분, 및 이의 중앙(center)에 제2 부분을 갖고, 상기 제1 부분의 상면은, 상기 스페이서로부터 상기 제2 부분을 향하는 방향으로 내려가는 경사를 가질 수 있다.
상기 제1 부분의 상면은, 상기 스페이서와 인접하는 제1 지점, 및 상기 제2 부분과 인접하는 제2 지점을 갖고, 상기 제1 지점은 상기 제2 지점보다 더 높은 레벨에 위치할 수 있다.
상기 제1 부분의 상면의 평균 레벨은, 상기 제2 부분의 상면의 레벨보다 더 높을 수 있다.
상기 제1 부분은, 상기 방향으로의 폭, 및 상기 기판의 상면과 수직한 방향으로의 높이를 갖고, 상기 높이는 상기 폭보다 더 클 수 있다.
상기 게이트 전극은, 상기 제1 금속 패턴 상의 제2 금속 패턴을 더 포함하고, 상기 제2 금속 패턴은, 이의 가장자리에 제3 부분, 및 이의 중앙(center)에 제4 부분을 갖고, 상기 제3 부분의 상면은, 상기 스페이서로부터 상기 제4 부분을 향하는 방향으로 내려가는 경사를 가질 수 있다.
상기 제2 부분의 상면은, 상기 스페이서와 인접하는 제3 지점, 및 상기 제4 부분과 인접하는 제4 지점을 갖고, 상기 제3 지점은 상기 제4 지점보다 더 높은 레벨에 위치할 수 있다.
상기 제3 부분은 상기 제1 부분 상에 배치되며, 서로 수직적으로 중첩될 수 있다.
상기 제1 부분과 상기 제2 부분에 의해 제1 리세스 영역이 정의되고, 상기 제4 부분은 상기 제1 리세스 영역 내에 제공될 수 있다.
상기 제3 부분은, 상기 방향으로의 폭, 및 상기 기판의 상면과 수직한 방향으로의 높이를 갖고, 상기 높이는 상기 폭보다 더 클 수 있다.
상기 제1 금속 패턴은 n형의 일함수 금속을 포함하고, 상기 제2 금속 패턴은 p형의 일함수 금속을 포함할 수 있다.
상기 제3 부분과 상기 제4 부분에 의해 제2 리세스 영역이 정의되고, 상기 게이트 전극은, 상기 제2 리세스 영역 내에 제공되는 제3 금속 패턴을 더 포함할 수 있다.
상기 제3 금속 패턴의 하부는 상기 제4 부분과 인접하고, 상기 제3 금속 패턴의 하부는, 상기 기판과 가까워 질수록 이의 폭이 작아질 수 있다.
상기 게이트 전극과 상기 활성 패턴 사이, 및 상기 게이트 전극과 상기 스페이서 사이에 개재된 게이트 유전 패턴을 더 포함할 수 있다.
상기 제1 부분과 인접하는 상기 게이트 유전 패턴의 일부는 제1 폭을 갖고, 상기 제3 부분과 인접하는 상기 게이트 유전 패턴의 다른 일부는 제2 폭을 갖고, 상기 제1 폭은 상기 제2 폭보다 더 클 수 있다.
상기 제1 금속 패턴은 순차적으로 적층된 제1 서브 패턴 및 제2 서브 패턴을 포함하고, 상기 제1 서브 패턴은 상기 제2 서브 패턴보다 일함수가 더 높은 물질을 포함할 수 있다.
상기 제1 서브 패턴의 상면과 상기 제2 서브 패턴의 상면은 서로 정렬되어, 상기 제1 부분의 상기 상면을 이룰 수 있다.
상기 반도체 소자는, 상기 게이트 전극을 덮는 보호 패턴을 더 포함하되, 상기 보호 패턴의 하부는, 상기 기판과 가까워질수록 이의 폭이 작아질 수 있다.
상기 반도체 소자는, 상기 기판의 상부에 제공되어, 상기 활성 패턴을 정의하는 소자 분리막을 더 포함하되, 상기 활성 패턴의 상부는 상기 소자 분리막 사이로 돌출될 수 있다.
본 발명의 다른 개념에 따른, 반도체 소자는, 그의 상부에 제1 활성 패턴 및 제2 활성 패턴을 갖는 기판; 상기 제1 및 제2 활성 패턴들을 각각 가로지르는 제1 게이트 전극 및 제2 게이트 전극; 및 상기 제1 및 제2 게이트 전극들의 측벽들 상에 각각 배치된 제1 및 제2 스페이서들을 포함할 수 있다. 상기 제1 및 제2 게이트 전극들은, 이들의 하부에 제1 및 제2 금속 패턴들을 각각 포함하고, 상기 제1 금속 패턴은, 상기 제1 스페이서와 인접하는 제1 부분을 갖고, 상기 제2 금속 패턴은, 상기 제2 스페이서와 인접하는 제2 부분을 갖고, 상기 제1 부분의 상면의 평균 레벨과 상기 제2 부분의 상면의 평균 레벨은 서로 다를 수 있다.
상기 제1 부분의 상면은, 상기 제1 스페이서와 인접하는 제1 지점, 및 상기 제1 금속 패턴의 중앙(center)에 인접하는 제2 지점을 갖고, 상기 제2 부분의 상면은, 상기 제2 스페이서와 인접하는 제3 지점, 및 상기 제2 금속 패턴의 중앙에 인접하는 제4 지점을 갖고, 상기 제1 지점은 상기 제2 지점보다 더 높은 레벨에 위치하며, 상기 제3 지점은 상기 제4 지점보다 더 높은 레벨에 위치할 수 있다.
상기 제1 부분의 상면은, 상기 제1 지점에서 상기 제2 지점으로 내려가는 경사를 갖고, 상기 제2 부분의 상면은, 상기 제3 지점에서 상기 제4 지점으로 내려가는 경사를 가질 수 있다.
상기 제1 지점의 레벨과 상기 제3 지점의 레벨은 서로 다를 수 있다.
상기 제2 지점의 레벨과 상기 제4 지점의 레벨은 서로 다를 수 있다.
상기 제1 게이트 전극의 폭과 상기 제2 게이트 전극의 폭은 실질적으로 서로 동일할 수 있다.
상기 제1 금속 패턴의 두께와 상기 제2 금속 패턴의 두께는 서로 다를 수 있다.
상기 제1 활성 패턴 및 상기 제1 게이트 전극은 제1 트랜지스터를 이루고, 상기 제2 활성 패턴 및 상기 제2 게이트 전극은 제2 트랜지스터를 이루며, 상기 제1 트랜지스터의 문턱 전압은 상기 제2 트랜지스터의 문턱 전압과 다를 수 있다.
상기 제1 게이트 전극은, 상기 제1 금속 패턴의 상면을 덮는 제3 금속 패턴을 더 포함하고, 상기 제2 게이트 전극은, 상기 제2 금속 패턴의 상면을 덮는 제4 금속 패턴을 더 포함하며, 상기 제3 금속 패턴은, 상기 제1 스페이서와 인접하는 제3 부분을 갖고, 상기 제4 금속 패턴은, 상기 제2 스페이서와 인접하는 제4 부분을 갖고, 상기 제3 부분의 상면의 평균 레벨과 상기 제4 부분의 상면의 평균 레벨은 서로 다를 수 있다.
상기 제1 게이트 전극은, 상기 제3 금속 패턴 내에 정의된 제1 리세스 영역을 채우는 제5 금속 패턴을 더 포함하고, 상기 제2 게이트 전극은, 상기 제4 금속 패턴 내에 정의된 제2 리세스 영역을 채우는 제6 금속 패턴을 더 포함하며, 상기 제5 금속 패턴의 높이와 상기 제6 금속 패턴의 높이는 서로 다를 수 있다.
본 발명의 또 다른 개념에 따른, 반도체 소자는, 그의 상부에 제1 활성 패턴 및 제2 활성 패턴을 갖는 기판; 및 상기 제1 및 제2 활성 패턴들을 각각 가로지르는 제1 게이트 전극 및 제2 게이트 전극을 포함할 수 있다. 상기 제1 게이트 전극은, 이의 하부의 제1 금속 패턴, 및 상기 제1 금속 패턴의 상면을 덮는 제2 금속 패턴을 포함하고, 상기 제2 게이트 전극은, 이의 하부의 제3 금속 패턴, 및 상기 제3 금속 패턴의 상면을 덮는 제4 금속 패턴을 포함하며, 상기 제2 금속 패턴의 바닥면의 레벨은 상기 제4 금속 패턴의 바닥면의 레벨과 다르고, 상기 제1 활성 패턴 및 상기 제1 게이트 전극은 제1 트랜지스터를 이루고, 상기 제2 활성 패턴 및 상기 제2 게이트 전극은 제2 트랜지스터를 이루며, 상기 제1 및 제2 트랜지스터들은 서로 동일한 도전형을 갖고, 상기 제1 트랜지스터의 문턱 전압은 상기 제2 트랜지스터의 문턱 전압과 다를 수 있다.
상기 제1 금속 패턴은, 이의 가장자리에 제1 부분을 갖고, 상기 제3 금속 패턴은, 이의 가장자리에 제2 부분을 갖고, 각각의 상기 제1 및 제2 부분들은 굴곡진(curved) 상면을 가질 수 있다.
상기 제1 부분의 상기 휘어진 상면의 평균 레벨과 상기 제2 부분의 상기 휘어진 상면의 평균 레벨은 서로 다를 수 있다.
상기 제2 금속 패턴은, 이의 가장자리에 제3 부분을 갖고, 상기 제3 금속 패턴은, 이의 가장자리에 제4 부분을 갖고, 각각의 상기 제3 및 제4 부분들은 휘어진 상면을 가질 수 있다.
상기 제3 부분의 상기 휘어진 상면의 평균 레벨과 상기 제4 부분의 상기 휘어진 상면의 평균 레벨은 서로 다를 수 있다.
상기 제1 금속 패턴의 두께와 상기 제3 금속 패턴의 두께는 서로 다를 수 있다.
상기 제2 금속 패턴의 두께와 상기 제4 금속 패턴의 두께는 서로 다를 수 있다.
본 발명의 또 다른 개념에 따른, 반도체 소자의 제조 방법은, 기판 상부의 제1 활성 패턴을 가로지르는 제1 희생 게이트 패턴을 형성하는 것; 상기 제1 희생 게이트 패턴의 양 측벽들 상에 한 쌍의 제1 스페이서들을 형성하는 것; 상기 제1 희생 게이트 패턴을 제거하여, 상기 한 쌍의 제1 스페이서들에 의해 정의되는 제1 게이트 트렌치를 형성하는 것; 상기 제1 게이트 트렌치 내에, 제1 금속막, 및 상기 제1 금속막 상에 제1 더미 필러 막을 형성하는 것; 및 상기 제1 더미 필러 막을 마스크로 상기 제1 금속막을 식각하여, 제1 금속 패턴을 형성하는 것을 포함할 수 있다. 상기 제1 금속 패턴은, 상기 제1 더미 필러 막과 상기 제1 스페이서 사이에 개재된 제1 부분을 갖도록 형성되고, 상기 제1 부분의 상면은, 상기 제1 스페이서로부터 상기 제1 더미 필러 막을 향하는 방향으로 내려가는 경사를 갖도록 형성될 수 있다.
상기 제조 방법은, 상기 제1 게이트 트렌치 내에, 상기 제1 금속 패턴을 덮는 제2 금속막, 및 상기 제2 금속막 상에 제2 더미 필러 막을 형성하는 것; 및 상기 제2 더미 필러막을 마스크로 상기 제2 금속막을 식각하여, 제2 금속 패턴을 형성하는 것을 더 포함하되, 상기 제2 금속 패턴은, 상기 제1 더미 필러 막과 상기 제1 스페이서 사이에 개재된 제2 부분을 갖도록 형성되고, 상기 제2 부분의 상면은, 상기 제1 스페이서로부터 상기 제1 더미 필러 막을 향하는 방향으로 내려가는 경사를 갖도록 형성될 수 있다.
상기 제조 방법은, 상기 제2 금속 패턴에 형성된 리세스 영역을 채우는 제3 금속 패턴을 형성하는 것을 더 포함할 수 있다.
상기 제조 방법은, 기판 상부의 제2 활성 패턴을 가로지르는 제2 희생 게이트 패턴을 형성하는 것; 상기 제2 희생 게이트 패턴의 양 측벽들 상에 한 쌍의 제2 스페이서들을 형성하는 것; 상기 제2 희생 게이트 패턴을 제거하여, 상기 한 쌍의 제2 스페이서들에 의해 정의되는 제2 게이트 트렌치를 형성하는 것; 상기 제2 게이트 트렌치 내에, 제2 금속막, 및 상기 제2 금속막 상에 제2 더미 필러 막을 형성하는 것; 및 상기 제2 더미 필러 막을 마스크로 상기 제2 금속막을 식각하여, 제2 금속 패턴을 형성하는 것을 더 포함할 수 있다.
상기 제1 금속막 및 제2 금속막을 형성하는 것은: 상기 제1 및 제2 게이트 트렌치들 내에 제1 및 제2 금속막들을 동시에 형성하는 것; 상기 제1 게이트 트렌치를 완전히 채우며 상기 제2 게이트 트렌치를 노출하는 마스크막을 형성하는 것; 및 상기 제2 게이트 트렌치 내의 상기 제2 금속막의 두께를 상기 제1 금속막의 두께와 다르게 하는 것을 포함할 수 있다.
본 발명은, 게이트 전극의 금속 패턴들의 두께 및 형태를 조절하여, 다양한 문턱 전압을 갖는 반도체 소자를 제공할 수 있다. 나아가, 본 발명의 반도체 소자는, 미세한 폭을 가지면서 다층의 금속 패턴들을 포함하는 게이트 전극을 구현할 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 사시도이다.
도 2는 도 1의 I-I'선 및 II-II'선에 따른 단면도이다.
도 3a 내지 도 3e는 본 발명의 실시예들에 따른 게이트 전극에 관한 것으로, 도 2의 M영역을 확대한 단면도들이다.
도 4a 내지 도 9a는 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 사시도들이다.
도 4b 내지 도 9b는, 각각 도 4a 내지 도 9a의 I-I'선 및 II-II'선에 따른 단면도들이다.
도 10 내지 도 15는 본 발명의 실시예들에 따른 게이트 전극의 제조 방법에 관한 것으로, 도 9a 또는 도 1의 II-II'선에 대응하는 단면도들이다.
도 16은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 사시도이다.
도 17은 도 16의 I-I'선 및 II-II'선에 따른 단면도이다.
도 18은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다.
도 19은 도 18의 I-I'선에 따른 단면도이다.
도 20 내지 도 25은 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 것으로, 도 18의 I-I'선에 따른 단면도들이다.
도 26는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 것으로, 도 18의 I-I'선에 따른 단면도이다.
도 27는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 것으로, 도 18의 I-I'선에 따른 단면도이다.
도 28은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 것으로, 도 18의 I-I'선에 따른 단면도이다.
도 29는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 것으로, 도 18의 I-I'선에 따른 단면도이다.
본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라, 여러가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시예들의 설명을 통해 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다.
본 명세서에서, 어떤 구성요소가 다른 구성요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성요소가 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 구성요소들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다. 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 여기에 설명되고 예시되는 실시예들은 그것의 상보적인 실시예들도 포함한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소는 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
도 1은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 사시도이다. 도 2는 도 1의 I-I'선 및 II-II'선에 따른 단면도이다.
도 1 및 도 2를 참조하면, 기판(100)에 복수의 활성 패턴들(AP)을 정의하는 소자 분리막들(104)이 배치될 수 있다. 상기 소자 분리막들(104)은 상기 기판(100)의 상부에 형성될 수 있다. 일 예로, 상기 기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄 등을 포함하는 반도체 기판이거나 화합물 반도체 기판일 수 있다. 상기 소자 분리막들(104)은 실리콘 산화막 같은 절연 물질을 포함할 수 있다.
활성 패턴들(AP)은, 상기 기판(100)의 상면과 평행한 제2 방향(D2)으로 연장될 수 있다. 상기 활성 패턴들(AP)은, 상기 기판(100)의 상면과 평행하면서 상기 제2 방향(D2)과 교차하는 제1 방향(D1)을 따라 배열될 수 있다. 상기 활성 패턴들(AP)은 제1 도전형을 가질 수 있다.
상기 활성 패턴들(AP)은, 본 발명의 실시예들에 따른 반도체 소자의 메모리 영역 또는 비메모리 영역 상에 배치될 수 있다. 일 예로, 상기 메모리 영역은 SRAM 영역, DRAM 영역, MRAM 영역, RRAM 영역, 또는 PRAM 영역을 포함할 수 있고, 상기 비메모리 영역은 로직 영역을 포함할 수 있다.
상기 활성 패턴들(AP)의 상부들은 상기 소자 분리막들(104) 사이로 돌출될 수 있다. 구체적으로, 상기 활성 패턴들(AP)의 상부들은 상기 소자 분리막들(104)로부터 상기 기판(100)의 상면에 수직한 방향인 제3 방향(D3)으로 돌출될 수 있다. 돌출된 상기 활성 패턴들(AP)의 상부들은 핀(fin) 형태를 가질 수 있다. 상기 활성 패턴들(AP)의 상부들 각각은, 소스/드레인 패턴들(SD), 및 상기 소스/드레인 패턴들(SD) 사이에 개재된 채널 영역(CHR)을 포함할 수 있다.
상기 기판(100) 상에, 상기 활성 패턴들(AP)을 가로지르는 게이트 전극(GE)이 배치될 수 있다. 상기 게이트 전극(GE)은 상기 활성 패턴들(AP)의 상기 채널 영역들(CHR)과 각각 수직적으로 중첩될 수 있다. 즉, 상기 게이트 전극(GE)은 상기 소자 분리막들(104) 사이로 돌출된 상기 활성 패턴들(AP)을 가로지르며, 상기 제1 방향(D1)으로 연장되는 라인 형태를 가질 수 있다.
상기 게이트 전극(GE)의 양 측벽들 상에 한 쌍의 게이트 스페이서들(125)이 배치될 수 있다. 상기 게이트 스페이서들(125)은 상기 게이트 전극(GE)을 따라 상기 제1 방향(D1)으로 연장될 수 있다. 상기 게이트 스페이서들(125)의 상면들은 상기 게이트 전극(GE)의 상면보다 높을 수 있다. 나아가, 상기 게이트 스페이서들(125)의 상면들은, 후술할 층간 절연막(150)의 상면과 공면을 이룰 수 있다. 일 예로, 상기 게이트 스페이서들(125)은 SiO2, SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다. 다른 예로, 각각의 상기 게이트 스페이서들(125)은 SiO2, SiCN, SiCON 및 SiN 중 적어도 하나를 포함하는 다중 막(multi-layer)을 포함할 수 있다.
상기 게이트 전극(GE)과 상기 기판(100) 사이, 및 상기 게이트 전극(GE)과 상기 게이트 스페이서들(125) 사이에 게이트 유전 패턴(GI)이 개재될 수 있다. 각각의 상기 게이트 유전 패턴(GI)은 상기 게이트 전극(GE)의 바닥면을 따라 연장될 수 있다. 따라서, 상기 게이트 유전 패턴(GI)은, 서로 인접하는 상기 활성 패턴들(AP) 사이의 상기 소자 분리막(104)의 상면을 부분적으로 덮을 수 있다. 한편, 상기 소자 분리막들(104)의 상면들은 상기 게이트 유전 패턴(GI)에 의해 덮이지 않는 부분들을 가질 수 있다. 상기 게이트 유전 패턴(GI)에 의해 덮이지 않은 상기 소자 분리막들(104)의 부분들은 후술할 층간 절연막(150)에 의해 덮일 수 있다.
상기 게이트 유전 패턴(GI)은 고유전율 물질을 포함할 수 있다. 일 예로, 상기 고유전율 물질은 하프늄 산화물, 하프늄 실리콘 산화물, 란탄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 리튬 산화물, 알루미늄 산화물, 납 스칸듐 탄탈 산화물, 및 납 아연 니오브산염 중 적어도 하나를 포함할 수 있다.
상기 게이트 유전 패턴(GI)과 상기 활성 패턴들(AP) 사이에 계면 패턴들(IL)이 각각 개재될 수 있다. 즉, 각각의 상기 계면 패턴들(IL)은 상기 채널 영역들(CHR)의 상면 및 측벽들을 직접 덮을 수 있다. 상기 계면 패턴들(IL)은 상기 게이트 유전 패턴(GI)과 상기 활성 패턴들(AP) 사이의 계면들을 안정화시킬 수 있다. 한편, 상기 게이트 유전 패턴(GI)과 달리, 상기 계면 패턴들(IL)은 상기 소자 분리막(104) 상으로 연장되지 못하고 상기 제1 방향(D1)으로 서로 이격될 수 있다. 나아가, 상기 계면 패턴들(IL)은 상기 게이트 전극(GE)과 상기 게이트 스페이서들(125) 사이에 개재되지 않을 수 있다. 따라서, 상기 게이트 유전 패턴(GI)은 상기 게이트 스페이서들(125)의 측벽들과 직접 접촉할 수 있다. 예를 들어, 상기 계면 패턴들(IL)은 SiO2 및 SiON 중 적어도 하나를 포함할 수 있다.
상기 게이트 전극(GE) 상에 보호 패턴(145)이 배치될 수 있다. 상기 보호 패턴(145)은 상기 게이트 전극(GE)을 따라 상기 제1 방향(D1)으로 연장될 수 있다. 상기 보호 패턴(145)은 후술하는 층간 절연막(150)에 대하여 식각 선택성이 있는 물질을 포함할 수 있다. 구체적으로, 상기 보호 패턴(145)은 SiON, SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다.
상기 게이트 전극(GE)의 양 측의 상기 활성 패턴(AP)의 상부에 상기 소스/드레인 패턴들(SD)이 배치될 수 있다. 상기 소스/드레인 패턴들(SD)은 상기 활성 패턴들(AP)로부터 에피택시얼하게 성장된 에피택시얼 패턴들일 수 있다. 일 예로, 상기 소스/드레인 패턴들(SD)의 상면들은 상기 채널 영역들(CHR)의 상면들과 같거나 더 높을 수 있다.
상기 소스/드레인 패턴들(SD)은 상기 기판(100)과 다른 반도체 원소를 포함할 수 있다. 일 예로, 상기 소스/드레인 패턴들(SD)은 상기 기판(100)의 반도체 원소의 격자 상수보다 크거나 작은 격자 상수를 갖는 반도체 원소를 포함할 수 있다. 상기 소스/드레인 패턴들(SD)이 상기 기판(100)과 다른 반도체 원소를 포함함으로써, 상기 채널 영역들(CHR)에 압축응력(compressive stress) 또는 인장응력(tensile stress)이 제공될 수 있다. 일 예로, 상기 기판(100)이 실리콘 기판인 경우, 상기 소스/드레인 패턴들(SD)은 실리콘-게르마늄(embedded SiGe) 또는 게르마늄을 포함할 수 있다. 이 경우, 상기 채널 영역들(CHR)에 압축응력을 제공할 수 있으며, 이러한 상기 소스/드레인 패턴들(SD)을 포함하는 전계 효과 트랜지스터는 피모스(PMOS)인 것이 바람직할 수 있다. 다른 예로, 상기 기판(100)이 실리콘 기판인 경우, 상기 소스/드레인 패턴들(SD)은 실리콘 카바이드(SiC)를 포함할 수 있다. 이 경우 상기 채널 영역들(CHR)에 인장응력을 제공할 수 있으며, 이러한 상기 소스/드레인 패턴들(SD)을 포함하는 전계 효과 트랜지스터는 엔모스(NMOS)인 것이 바람직할 수 있다. 이와 같이 상기 소스/드레인 패턴들(SD)은 상기 채널 영역들(CHR)에 압축응력 또는 인장응력을 제공함으로써, 전계 효과 트랜지스터가 동작할 때 상기 채널 영역들(CHR) 내의 캐리어들의 이동도가 향상될 수 있다. 상기 소스/드레인 패턴들(SD)은 상기 활성 패턴들(AP)과 다른 제2 도전형을 가질 수 있다.
상기 기판(100) 상에 층간 절연막(150)이 배치될 수 있다. 상기 층간 절연막(150)은 상기 게이트 스페이서들(125)의 측벽들 및 상기 소스/드레인 패턴들(SD)을 덮을 수 있다. 상기 층간 절연막(150)의 상면은 상기 보호 패턴(145)의 상면과 실질적으로 공면을 이룰 수 있다.
나아가, 도시되진 않았지만, 상기 게이트 전극(GE)의 양 측에, 상기 층간 절연막(150)을 관통하여 상기 소스/드레인 패턴들(SD)과 전기적으로 연결되는 콘택들이 배치될 수 있다.
도 3a 내지 도 3e는 본 발명의 실시예들에 따른 게이트 전극에 관한 것으로, 도 2의 M영역을 확대한 단면도들이다. 이하, 도 3a 내지 도 3e를 참조하여, 본 발명의 실시예들에 따른 게이트 전극(GE)에 대해 보다 상세히 설명한다.
도 1, 도 2 및 도 3a를 참조하면, 게이트 전극(GE)은 순차적으로 적층된 제1 내지 제3 금속 패턴들(MP1, MP2, MP3)을 포함할 수 있다. 앞서 상기 게이트 전극(GE)과 같이, 상기 제1 내지 제3 금속 패턴들(MP1, MP2, MP3)은 제1 방향(D1)으로 연장될 수 있다. 이하, 도 3a를 중심으로 제2 방향(D2)으로의 단면의 관점에서 상기 게이트 전극(GE)을 설명한다.
상기 제1 금속 패턴(MP1)은 이의 양 가장자리들에 한 쌍의 제1 부분들(P1), 및 이의 중앙(center)에 제2 부분(P2)을 포함할 수 있다. 상기 제2 부분(P2)은 상기 제1 부분들(P1) 사이에 개재될 수 있다. 상기 제1 부분들(P1)은, 상기 게이트 전극(GE)의 양 측벽들 상의 게이트 스페이서들(125)과 각각 인접할 수 있다. 상기 제2 부분(P2)은 상기 게이트 유전 패턴(GI)의 바닥을 직접 덮을 수 있다.
상기 제1 부분들(P1)은 상기 게이트 유전 패턴(GI)의 내측벽을 따라 상기 제3 방향(D3)으로 연장될 수 있다. 각각의 상기 제1 부분들(P1)은 상기 제2 방향(D2)으로의 폭, 및 제3 방향(D3)으로의 높이를 가질 수 있으며, 이때 상기 높이가 상기 폭보다 더 클 수 있다.
각각의 상기 제1 부분들(P1)은 굴곡진(curved) 상면(TS1)을 가질 수 있다. 상기 상면(TS1)은, 상기 제1 부분(P1)의 상부에 0이 아닌 곡률을 갖는 표면일 수 있다. 상기 상면(TS1)은 제4 방향(D4)으로 내려가는 경사를 가질 수 있다. 상기 제4 방향(D4)은 상기 제1 부분(P1)과 인접하는 게이트 스페이서(125)(또는 상기 게이트 유전 패턴(GI))로부터 상기 제2 부분(P2)을 향하는 방향일 수 있다.
구체적으로, 상기 제1 부분(P1)의 상기 상면(TS1)은, 상기 게이트 스페이서(125)(또는 상기 게이트 유전 패턴(GI))와 인접하는 제1 지점(TP1)을 가질 수 있고, 상기 제2 부분(P2)과 인접하는 제2 지점(TP2)을 가질 수 있다. 즉, 상기 제1 지점(TP1)과 상기 제2 지점(TP2)은 상기 제4 방향(D4)으로 서로 이격될 수 있다. 이때, 상기 제1 지점(TP1)은 상기 제2 지점(TP2)보다 더 높은 레벨에 위치할 수 있다.
상기 제1 부분(P1)의 상기 상면(TS1)의 평균 레벨은 제1 레벨(LV1)에 위치할 수 있다. 상기 상면(TS1)의 상기 평균 레벨은, 상기 제1 지점(TP1)의 레벨과 상기 제2 지점(TP2)의 레벨의 중간에 위치하는 레벨일 수 있다. 상기 제1 레벨(LV1)은 상기 제2 부분(P2)의 상면(TS2)보다 더 높을 수 있다. 즉, 상기 제1 금속 패턴(MP1)은 U자 형태를 가질 수 있다. 상기 제1 부분들(P1)과 상기 제2 부분(P2)은, 상기 제1 금속 패턴(MP1) 내의 제1 리세스 영역(RS1)을 정의할 수 있다.
상기 제1 금속 패턴(MP1)은, 순차적으로 적층된 제1 서브 패턴(130) 및 제2 서브 패턴(135)을 포함할 수 있다. 상기 제1 서브 패턴(130)의 상면과 상기 제2 서브 패턴(135)의 상면은 서로 정렬되어, 상기 제1 부분(P1)의 상기 상면(TS1)을 이룰 수 있다. 상기 제1 서브 패턴(130)은, 순차적으로 적층된 제1 캐핑 패턴(131) 및 제2 캐핑 패턴(132)을 포함할 수 있다.
상기 제1 캐핑 패턴(131)은 상기 게이트 유전 패턴(GI)을 직접 덮을 수 있다. 상기 제2 캐핑 패턴(132)은, 상기 제1 캐핑 패턴(131)과 상기 제2 서브 패턴(135) 사이에 개재될 수 있다. 상기 제1 및 제2 캐핑 패턴들(131, 132)은 상기 게이트 전극(GE)의 일함수를 조절할 수 있다. 나아가, 상기 제1 및 제2 캐핑 패턴들(131, 132)은, 상기 제2 서브 패턴(135), 상기 제2 금속 패턴(MP2), 및 상기 제3 금속 패턴(MP3)으로부터 상기 게이트 유전 패턴(GI)으로의 금속 물질의 확산을 방지할 수 있다. 또한, 상기 제1 및 제2 캐핑 패턴들(131, 132)은 상기 게이트 유전 패턴(GI)으로부터 상기 제2 서브 패턴(135), 상기 제2 금속 패턴(MP2), 및 상기 제3 금속 패턴(MP3)으로의 고유전 물질의 확산을 방지할 수 있다. 다시 말하면, 상기 제1 및 제2 캐핑 패턴들(131, 132)은 베리어 막의 역할을 수행할 수 있다. 일 예로, 상기 제1 및 제2 캐핑 패턴들(131, 132)은, 각각 독립적으로, Ti 및 Ta 중 적어도 하나를 포함한 금속 질화물(metal-nitride), 금속 탄화물(metal-carbide), 금속 실리사이드(metal-silicide), 금속 실리콘질화물(metal-silicon-nitride), 및 금속 실리콘탄화물(metal-silicon-carbide) 중 적어도 하나를 포함할 수 있다.
상기 제2 서브 패턴(135)은 일함수가 높은 금속 물질을 포함할 수 있다. 상기 일함수가 높은 금속 물질은 n형의 일함수 금속 또는 p형의 일함수 금속을 포함할 수 있다. 상기 n형의 일함수 금속은 NMOS의 게이트 전극에 주로 사용되는 금속 물질일 수 있고, 상기 p형의 일함수 금속은 PMOS의 게이트 전극에 주로 사용되는 금속 물질일 수 있다. 이때, 일반적으로 상기 p형의 일함수 금속의 일함수는 상기 n형의 일함수 금속의 일함수보다 더 클 수 있다. 일 예로, 상기 제2 서브 패턴(135)은 p형의 일함수 금속을 포함할 수 있다. 상기 p형의 일함수 금속은, Ti, Ta, W, Pd, Ru, Ir, Pt, Nb, Mo, 또는 Hf 중에서 선택되는 적어도 하나의 금속, 또는 상기 금속을 함유하는 질화물 또는 탄화물을 포함할 수 있고, 구체적으로, Mo, Pd, Ru, Pt, TiN, WN, TaN, Ir, TaC, RuN, 또는 MoN을 포함할 수 있다. 상기 제2 서브 패턴(135)은 서로 다른 p형의 일함수 금속들로 이루어진 2개 이상의 다중층을 포함할 수 있다.
상기 제2 서브 패턴(135)은, 상기 제1 서브 패턴(130)과 상기 제2 금속 패턴(MP2)간의 원자나 이온들의 확산을 방지할 수 있다. 또한 상기 제2 서브 패턴(135)은, 상기 제1 서브 패턴(130)에 의한 상기 제2 금속 패턴(MP2)의 과도한 일함수 상승을 억제할 수 있다. 다시 말하면, 상기 제2 금속 패턴(MP2), 상기 제2 서브 패턴(135), 및 상기 제1 서브 패턴(130)은 순차적으로 일함수가 높을 수 있다. 이때, 상기 제2 서브 패턴(135)은 상기 제1 서브 패턴(130)의 일함수 조절 기능을 완충(buffering)할 수 있다.
상기 제2 금속 패턴(MP2)은 상기 제1 금속 패턴(MP1)의 상면(TS1, TS2)을 직접 덮을 수 있다. 상기 제2 금속 패턴(MP2)은 이의 양 가장자리들에 한 쌍의 제3 부분들(P3), 및 이의 중앙에 제4 부분(P4)을 포함할 수 있다. 상기 제4 부분(P4)은 상기 제3 부분들(P3) 사이에 개재될 수 있다. 상기 제4 부분(P4)의 하부는 상기 제1 리세스 영역(RS1)을 채울 수 있다.
상기 제3 부분들(P3)은 상기 게이트 유전 패턴(GI)의 내측벽을 따라 상기 제3 방향(D3)으로 연장될 수 있다. 각각의 상기 제3 부분들(P3)은 상기 제2 방향(D2)으로의 폭, 및 상기 제3 방향(D3)으로의 높이를 가질 수 있으며, 이때 상기 높이가 상기 폭보다 더 클 수 있다. 상기 제3 부분들(P3)은 상기 제1 부분들(P1)과 수직적으로 중첩될 수 있다. 다시 말하면, 상기 제3 부분들(P3)은 상기 제1 부분들(P1)의 상면들(TS1)로부터 상기 제3 방향(D3)으로 연장될 수 있다.
각각의 상기 제3 부분들(P3)은 굴곡진 상면(TS3)을 가질 수 있다. 상기 상면(TS3)은, 상기 제3 부분(P3)의 상부에 0이 아닌 곡률을 갖는 표면일 수 있다. 상기 상면(TS3)은 제5 방향(D5)으로 내려가는 경사를 가질 수 있다. 상기 제5 방향(D5)은 상기 제3 부분(P3)과 인접하는 상기 게이트 스페이서(125)(또는 상기 게이트 유전 패턴(GI))로부터 상기 제4 부분(P4)을 향하는 방향일 수 있다.
구체적으로, 상기 제3 부분(P3)의 상기 상면(TS3)은, 상기 게이트 스페이서(125)(또는 상기 게이트 유전 패턴(GI))와 인접하는 제3 지점(TP3)을 가질 수 있고, 상기 제4 부분(P4)과 인접하는 제4 지점(TP4)을 가질 수 있다. 즉, 상기 제3 지점(TP3)과 상기 제4 지점(TP4)은 상기 제5 방향(D5)으로 서로 이격될 수 있다. 이때, 상기 제3 지점(TP3)은 상기 제4 지점(TP4)보다 더 높은 레벨에 위치할 수 있다.
상기 제3 부분(P3)의 상기 상면(TS3)의 평균 레벨은 제2 레벨(LV2)에 위치할 수 있다. 상기 상면(TS3)의 상기 평균 레벨은, 상기 제3 지점(TP3)의 레벨과 상기 제4 지점(TP4)의 레벨의 중간에 위치하는 레벨일 수 있다. 상기 제2 레벨(LV2)은 상기 제4 부분(P4)의 상면(TS4)보다 더 높을 수 있다. 즉, 상기 제2 금속 패턴(MP2)은 Y자 형태를 가질 수 있다. 상기 제3 부분들(P3)과 상기 제4 부분(P4)은, 상기 제2 금속 패턴(MP2) 내의 제2 리세스 영역(RS2)을 정의할 수 있다.
상기 제2 금속 패턴(MP2)은 일함수가 높은 금속 물질을 포함할 수 있으며, 일 예로 n형의 일함수 금속을 포함할 수 있다. 상기 n형의 일함수 금속은, Ti 또는 Ta을 함유한 Al 화합물을 포함할 수 있으며, 구체적으로, TiAlC, TiAlN, TiAlC-N, TiAl, TaAlC, TaAlN, TaAlC-N, 또는 TaAl을 포함할 수 있다. 상기 제2 금속 패턴(MP2)은 서로 다른 n형의 일함수 금속들로 이루어진 2개 이상의 다중층을 포함할 수 있다.
상기 제3 금속 패턴(MP3)은 상기 제2 금속 패턴(MP2)의 상면(TS3, TS4)을 직접 덮을 수 있다. 상기 제3 금속 패턴(MP3)은 상기 제2 리세스 영역(RS2)을 채울 수 있다. 상기 제3 금속 패턴(MP3)은, 상기 제3 부분(P3)과 인접하는 상부, 및 상기 제4 부분(P4)과 인접하는 하부를 포함할 수 있다. 상기 제3 금속 패턴(MP3)의 상기 하부는 상기 상부로부터 기판(100)을 향하여 아래로 돌출될 수 있다. 즉, 상기 제3 금속 패턴(MP3)의 상기 하부는 상기 기판(100)과 가까워질수록 상기 제2 방향(D2)으로의 폭이 감소될 수 있다. 보호 패턴(145)이 상기 제3 금속 패턴(MP3)의 상면을 직접 덮을 수 있다.
일 예로, 상기 제3 금속 패턴(MP3)은 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta) 중 적어도 하나의 저저항 금속을 포함할 수 있다. 상기 제1 및 제2 금속 패턴들(MP1, MP2)은 상기 제3 금속 패턴(MP3)에 비해 상대적으로 높은 저항을 가질 수 있다. 한편, 상기 게이트 전극(GE)의 저항 증가는 AC 성능(AC performance)의 열화를 초래할 수 있다. 다만, 상대적으로 저항이 낮은 상기 제3 금속 패턴(MP3)을 통해 상기 게이트 전극(GE)의 저항을 낮출 수 있고, 결과적으로 AC 성능이 개선될 수 있다.
도 1, 도 2 및 도 3b를 참조하여, 본 발명의 일 예에 따른 게이트 전극(GE)에 대해 상세히 설명한다. 본 예에서는, 앞서 도 1, 도 2 및 도 3a를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 1, 도 2 및 도 3b를 참조하면, 제3 금속 패턴(MP3)의 상면의 레벨은, 제2 금속 패턴(MP2)의 제2 레벨(LV2)보다 더 낮을 수 있다. 다시 말하면, 상기 제2 금속 패턴(MP2)의 제3 부분들(P3)이 상기 제3 금속 패턴(MP3) 상으로 돌출될 수 있다.
한편, 상기 보호 패턴(145)의 하부(P5)는 기판(100)을 향하여 아래로 돌출될 수 있다. 즉, 상기 보호 패턴(145)의 상기 하부(P5)는 상기 기판(100)과 가까워질수록 제2 방향(D2)으로의 폭이 감소될 수 있다.
도 1, 도 2 및 도 3c를 참조하여, 본 발명의 일 예에 따른 게이트 전극(GE)에 대해 상세히 설명한다. 본 예에서는, 앞서 도 1, 도 2 및 도 3a를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
게이트 유전 패턴(GI)은, 제1 금속 패턴(MP1)의 제1 부분(P1)과 제2 금속 패턴(MP2)의 제3 부분(P3) 사이에 형성된 제1 함몰 영역(GIa), 및 상기 제3 부분(P3)과 보호 패턴(145) 사이에 형성된 제2 함몰 영역(GIb)을 포함할 수 있다.
구체적으로, 상기 제1 함몰 영역(GIa) 아래에서, 상기 제1 부분(P1)과 인접하는 상기 게이트 유전 패턴(GI)은 제1 두께(T1)를 가질 수 있다. 상기 제1 함몰 영역(GIa) 위에서, 상기 제2 부분(P2)과 인접하는 상기 게이트 유전 패턴(GI)은 제2 두께(T2)를 가질 수 있다. 이때, 상기 제1 두께(T1)는 상기 제2 두께(T2)보다 더 클 수 있다. 상기 제2 함몰 영역(GIb) 위에서, 상기 보호 패턴(145)과 인접하는 상기 게이트 유전 패턴(GI)은 제3 두께(T3)를 가질 수 있다. 이때, 상기 제2 두께(T2)는 상기 제3 두께(T3)보다 더 클 수 있다. 즉, 상기 게이트 유전 패턴(GI)은 제3 방향(D3)으로 갈수록 이의 두께가 감소할 수 있다.
도 1, 도 2 및 도 3d를 참조하여, 본 발명의 일 예에 따른 게이트 전극(GE)에 대해 상세히 설명한다. 본 예에서는, 앞서 도 1, 도 2 및 도 3a를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
제1 서브 패턴(130)은, 순차적으로 적층된 제1 내지 제3 캐핑 패턴들(131, 132, 133)을 포함할 수 있다. 상기 제1 내지 제3 캐핑 패턴들(131, 132, 133)은, 각각 독립적으로, Ti 및 Ta 중 적어도 하나를 포함한 금속 질화물, 금속 탄화물, 금속 실리사이드, 금속 실리콘질화물, 및 금속 실리콘탄화물 중 적어도 하나를 포함할 수 있다. 일 예로, 상기 제1 캐핑 패턴(131)은 티타늄 질화물(TiN)을 포함할 수 있고, 상기 제2 캐핑 패턴(132)은 탄탈륨 질화물(TaN)을 포함할 수 있으며, 상기 제3 캐핑 패턴(133)은 티타늄 질화물(TiN)을 포함할 수 있다.
도 1, 도 2 및 도 3e를 참조하여, 본 발명의 일 예에 따른 게이트 전극(GE)에 대해 상세히 설명한다. 본 예에서는, 앞서 도 1, 도 2 및 도 3a를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
앞서 도 1, 도 2 및 도 3a를 참조하여 설명한 제1 금속 패턴(MP1)의 제2 서브 패턴(135)은 생략될 수 있다. 다시 말하면, p형의 일함수 금속이 생략될 수 있다. 따라서, 본 예에 따른 상기 게이트 전극(GE)은 NMOS의 게이트 전극으로 사용될 수 있다.
한편, 상기 제1 금속 패턴(MP1)은 순차적으로 적층된 제1 내지 제3 캐핑 패턴들(131, 132, 133)을 포함할 수 있다. 상기 제1 내지 제3 캐핑 패턴들(131, 132, 133)에 관한 구체적인 설명은 앞서 도 3d를 참조하여 설명한 것과 동일할 수 있다.
도 4a 내지 도 9a는 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 사시도들이다. 도 4b 내지 도 9b는, 각각 도 4a 내지 도 9a의 I-I'선 및 II-II'선에 따른 단면도들이다.
도 4a 및 도 4b를 참조하면, 기판(100)을 패터닝하여 활성 패턴들(AP)을 정의하는 소자 분리 트렌치들(105)이 형성될 수 있다. 상기 기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄 등을 포함하는 반도체 기판이거나 화합물 반도체 기판일 수 있다. 상기 활성 패턴들(AP)은 제1 도전형의 도펀트로 도핑될 수 있다.
상기 소자 분리 트렌치들(105)을 형성하는 것은, 상기 기판(100) 상에 마스크 패턴들을 형성한 후, 이를 식각 마스크로 사용하여 상기 기판(100)을 이방성 식각하는 것을 포함할 수 있다. 일 예로, 각각의 상기 마스크 패턴들은, 서로 식각 선택성을 가지면서 순차적으로 적층되는 제1 마스크 패턴(110) 및 제2 마스크 패턴(115)을 포함할 수 있다. 각각의 상기 소자 분리 트렌치들(105) 적어도 5의 종횡비를 갖도록 형성될 수 있다. 일 예로, 각각의 상기 소자분리 트렌치들(105)은 아래로 갈수록 좁아지도록 형성될 수 있다. 이에 따라, 각각의 상기 활성 패턴들(AP)은 위로 갈수록 좁아지는 모양을 갖도록 형성될 수 있다.
도 5a 및 도 5b를 참조하면, 상기 기판(100)의 전면 상에, 상기 소자 분리 트렌치들(105)을 채우는 절연막(102)이 형성될 수 있다. 상기 절연막(102)은 상기 제1 및 제2 마스크 패턴들(110, 115)을 덮도록 형성될 수 있다. 일 예로, 상기 절연막(102)은 실리콘 산화막일 수 있다.
도 6a 및 도 6b를 참조하면, 상기 절연막(102)의 상부를 리세스하여, 상기 소자 분리 트렌치들(105)을 채우는 소자 분리막들(104)이 형성될 수 있다. 구체적으로, 상기 제1 마스크 패턴들(110)의 상면들 또는 상기 제2 마스크 패턴들(115)의 상면들이 노출될 때까지 상기 절연막(102)을 평탄화할 수 있다. 이에 따라, 상기 절연막(102)은 상기 소자 분리 트렌치들(105) 내에 국소적으로 잔류할 수 있다. 이어서, 상기 절연막(102)의 상부를 습식 식각할 수 있다. 상기 절연막(102)의 식각은, 상기 활성 패턴들(AP)에 대해 식각 선택성을 갖는 식각 레서피를 이용할 수 있다. 상기 절연막(102)의 상부를 식각하여 상기 소자 분리막들(104)이 형성되는 동안, 잔류하는 상기 마스크 패턴들(110, 115)이 제거될 수 있다.
상기 절연막(102)의 상부를 식각하는 것은, 상기 활성 패턴들(AP)의 상부들이 상기 소자 분리막들(104)에 의해 노출될 때까지 수행될 수 있다. 노출된 상기 활성 패턴들(AP)의 상부들은 핀(fin) 형태를 가질 수 있다.
도 7a 및 도 7b를 참조하면, 상기 활성 패턴들(AP) 상에 희생 게이트 패턴(106)이 형성될 수 있다. 상기 희생 게이트 패턴(106)은, 상기 활성 패턴들(AP)을 가로지르며 제1 방향(D1)으로 연장되는 라인 형태(line shape) 또는 바 형태(bar shape)로 형성될 수 있다.
구체적으로, 상기 희생 게이트 패턴(106)을 형성하는 것은, 상기 활성 패턴들(AP) 및 상기 소자 분리막들(104) 상에 희생 게이트막 및 상기 희생 게이트 패턴(106)의 형상을 정의하는 게이트 마스크 패턴을 순차적으로 형성하는 것, 및 상기 게이트 마스크 패턴을 식각 마스크로 상기 희생 게이트막을 패터닝하는 것을 포함할 수 있다. 상기 희생 게이트막은 폴리 실리콘막을 포함할 수 있다. 상기 게이트 마스크막은 실리콘 질화막 또는 실리콘 산질화막을 포함할 수 있다.
상기 희생 게이트 패턴(106)의 양 측벽들 상에 게이트 스페이서들(125)이 형성될 수 있다. 상기 게이트 스페이서들(125)은, 상기 기판(100)의 전면 상에 스페이서막을 콘포멀하게 형성하고, 상기 스페이서막에 이방성 식각 공정을 수행하여 형성될 수 있다. 따라서, 노출된 상기 활성 패턴들(AP)의 양 측벽들 상에도 상기 게이트 스페이서들(125)이 형성될 수 있다. 일 예로, 상기 스페이서막은 SiO2, SiCN, SiCON 및 SiN 중 적어도 하나를 이용하여 형성될 수 있다. 다른 예로, 상기 스페이서막은 SiO2, SiCN, SiCON 및 SiN 중 적어도 하나를 포함하는 다중 막(multi-layer)으로 형성될 수 있다.
도 8a 및 도 8b를 참조하면, 상기 희생 게이트 패턴(106) 양측에 소스/드레인 패턴들(SD)이 형성될 수 있다. 구체적으로, 노출된 상기 활성 패턴들(AP)의 상부들이 선택적으로 제거될 수 있다. 상기 활성 패턴들(AP)의 상부들과 함께, 이들의 측벽들 상의 상기 스페이서들(125)도 함께 제거될 수 있다. 일 예로, 상기 활성 패턴들(AP)의 상부들을 제거할 때, 상기 희생 게이트 패턴(106) 및 이의 양 측의 상기 게이트 스페이서들(125)을 보호하는 추가적인 마스크 패턴을 식각 마스크로 이용할 수 있다.
상기 활성 패턴들(AP)의 상부들이 제거된 후, 노출된 상기 활성 패턴들(AP)의 상면들을 씨드층(seed layer)으로 하여 상기 소스/드레인 패턴들(SD)이 형성될 수 있다. 상기 소스/드레인 패턴들(SD)은 선택적 에피택시얼 성장(Selective Epitaxial Growth) 공정에 의해 형성될 수 있다. 일 예로, 상기 선택적 에피택시얼 성장 공정은 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정 또는 분자 빔 에피택시(Molecular Beam Epitaxy: MBE) 공정을 포함할 수 있다. 상기 소스/드레인 패턴들(SD)이 형성됨에 따라, 상기 소스/드레인 패턴들(SD) 사이에는 채널 영역들(CHR)이 정의될 수 있다.
상기 소스/드레인 패턴들(SD)의 상면들은 상기 채널 영역들(CHR)의 상면들보다 높을 수 있다. 또한, 상기 소스/드레인 패턴들(SD)의 상면들은 0이 아닌 곡률을 가질 수 있다. 일 예로, 상기 소스/드레인 패턴들(SD)은 위로 볼록한 상면들을 가질 수 있다.
상기 소스/드레인 패턴들(SD)은 상기 기판(100)과 다른 반도체 원소를 이용해 형성될 수 있다. 일 예로, 상기 소스/드레인 패턴들(SD)은 상기 기판(100)의 반도체 원소의 격자 상수보다 크거나 작은 격자 상수를 갖는 반도체 원소로 형성될 수 있다. 상기 소스/드레인 패턴들(SD)이 상기 기판(100)과 다른 반도체 원소로 형성됨으로써, 상기 채널 영역들(CHR)에 압축응력(compressive stress) 또는 인장응력(tensile stress)이 제공될 수 있다.
상기 소스/드레인 패턴들(SD)은 상기 활성 패턴들(AP)의 제1 도전형과 다른 제2 도전형의 도펀트로 도핑될 수 있다. 일 예로, 상기 제2 도전형의 도펀트는 상기 소스/드레인 패턴들(SD)의 형성 시에 인시튜(in-situ)로 도핑될 수 있다. 다른 예로, 상기 소스/드레인 패턴들(SD)의 형성 후, 상기 소스/드레인 패턴들(SD) 내에 상기 제2 도전형의 도펀트를 주입하는 이온 주입 공정이 수행될 수 있다.
도 9a 및 도 9b를 참조하면, 상기 소스/드레인 패턴들(SD)을 덮는 층간 절연막(150)이 형성될 수 있다. 구체적으로, 상기 층간 절연막(150)을 형성하는 것은, 상기 기판(100)의 전면 상에 상기 희생 게이트 패턴(106) 및 상기 게이트 스페이서들(125)을 덮는 절연막을 형성하는 것을 포함할 수 있다. 일 예로, 상기 층간 절연막(150)은 실리콘 산화막을 포함할 수 있으며, FCVD(Flowable Chemical Vapor Deposition) 공정에 의해 형성될 수 있다.
이어서, 상기 희생 게이트 패턴(106)의 상면이 노출될 때까지 상기 층간 절연막(150)이 평탄화될 수 있다. 상기 층간 절연막(150)의 평탄화는 에치백(Etch Back) 또는 CMP(Chemical Mechanical Polishing) 공정을 이용하여 수행될 수 있다.
노출된 상기 희생 게이트 패턴(106)이 선택적으로 제거되어, 게이트 트렌치(GT)가 형성될 수 있다. 상기 게이트 트렌치(GT)를 형성하는 것은, 상기 희생 게이트 패턴(106)을 선택적으로 제거하는 식각 공정을 수행하는 것을 포함할 수 있다. 상기 게이트 트렌치(GT)에 의해 상기 활성 패턴들(AP)의 상기 채널 영역들(CHR)이 노출될 수 있다.
상기 게이트 트렌치(GT)에 의해 노출된 상기 채널 영역들(CHR)을 덮는 계면 패턴들(IL)이 형성될 수 있다.
구체적으로, 상기 채널 영역들(CHR) 상에 플라즈마를 이용한 산화 공정을 수행하여, 상기 채널 영역들(CHR)로부터 상기 계면 패턴들(IL)을 성장시킬 수 있다. 즉 상기 계면 패턴들(IL)은, 노출된 상기 채널 영역들(CHR)의 열적 산화(Thermal Oxidation) 및/또는 화학적 산화(Chemical Oxidation)의 결과물일 수 있다. 상기 산화 공정은 산소(O2), 오존(O3) 및 수증기(H2O) 중 적어도 하나의 플라즈마를 이용할 수 있다. 상기 계면 패턴들(IL)은 SiO2 및 SiON 중 적어도 하나를 포함할 수 있다.
도 1 및 도 2를 다시 참조하면, 상기 게이트 트렌치(GT) 내에 게이트 유전 패턴(GI) 및 게이트 전극(GE)이 순차적으로 형성될 수 있다. 이어서, 상기 게이트 전극(GE)의 상면을 덮으며 상기 게이트 트렌치(GT)를 완전히 채우는 보호 패턴(145)이 형성될 수 있다.
도 10 내지 도 15는 본 발명의 실시예들에 따른 게이트 전극의 제조 방법에 관한 것으로, 도 9a 또는 도 1의 II-II'선에 대응하는 단면도들이다. 이하, 도 10 내지 도 15를 참조하여, 제2 방향(D2)으로의 단면의 관점에서 게이트 전극(GE)의 제조 방법에 대해 상세히 설명한다.
도 10을 참조하면, 도 9a 및 도 9b의 결과물 상에, 게이트 트렌치(GT)를 채우는 게이트 유전막(GL)이 형성될 수 있다. 상기 게이트 유전막(GL)은 상기 게이트 트렌치(GT)를 완전히 채우지 않도록 콘포말하게 형성될 수 있다. 상기 게이트 유전막(GL)은, 계면 패턴(IL)의 상면 및 게이트 스페이서들(125)의 내측벽들을 직접 덮을 수 있다.
상기 게이트 유전막(GL)은 원자층 증착(ALD) 또는 케미컬 산화막(Chemical Oxidation) 공정에 의해 형성될 수 있다. 일 예로, 상기 게이트 유전막(GL)은 고유전율 물질로 형성될 수 있다. 상기 고유전율 물질은 하프늄 산화물, 하프늄 실리콘 산화물, 란탄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 리튬 산화물, 알루미늄 산화물, 납 스칸듐 탄탈 산화물 및 납 아연 니오브산염 중 적어도 하나를 포함할 수 있다.
도 11을 참조하면, 상기 게이트 트렌치(GT)를 채우는 제1 금속막(ML1)이 형성될 수 있다. 상기 제1 금속막(ML1)은 상기 게이트 트렌치(GT)를 완전히 채우지 않도록 콘포말하게 형성될 수 있다. 상기 제1 금속막(ML1)을 형성하는 것은, 제1 서브 금속막(134) 및 제2 서브 금속막(136)을 순차적으로 형성하는 것을 포함할 수 있다. 일 예로, 상기 제1 서브 금속막(134)은 제1 캐핑막 및 제2 캐핑막을 포함할 수 있다(도 3a 참조).
상기 제1 서브 금속막(134) 및 상기 제2 서브 금속막(136)은 원자층 증착(ALD) 또는 화학 기상 증착(CVD) 공정에 의해 형성될 수 있다. 일 예로, 상기 제1 서브 금속막(134)은, Ti 및 Ta 중 적어도 하나를 포함한 금속 질화물, 금속 탄화물, 금속 실리사이드, 금속 실리콘질화물, 및 금속 실리콘탄화물 중 적어도 하나를 이용해 형성될 수 있다. 상기 제2 서브 금속막(136)은, p형의 일함수 금속을 이용해 형성될 수 있고, 일 예로 상기 p형의 일함수 금속은, Ti, Ta, W, Pd, Ru, Ir, Pt, Nb, Mo, 또는 Hf 중에서 선택되는 적어도 하나의 금속, 또는 상기 금속을 함유하는 질화물 또는 탄화물을 포함할 수 있다.
상기 제1 금속막(ML1)이 형성된 후, 상기 게이트 트렌치(GT)의 일부를 채우는 제1 더미 필러 막(113)이 형성될 수 있다. 일 예로, 상기 제1 더미 필러 막(113)은 탄소를 포함하는 유기 화합물(organic compound)을 포함할 수 있다. 이때, 상기 제1 더미 필러 막(113)은 스핀 코팅 방법으로 상기 기판(100)의 전면 상에 형성될 수 있다. 상기 기판(100)의 전면 상에 형성된 상기 제1 더미 필러 막(113)을 에치백하여, 상기 제1 더미 필러 막(113)을 상기 게이트 트렌치(GT)의 내부에만 잔류시킬 수 있다. 다른 예로, 상기 제1 더미 필러 막(113)은 실리콘 산화막 또는 폴리 실리콘막으로 형성될 수 있다. 상기 제1 더미 필러 막(113)이 실리콘 산화막 또는 폴리 실리콘막으로 형성될 경우, 상기 제1 더미 필러 막(113)은 화학 기상 증착(CVD) 공정으로 형성될 수 있다.
도 12를 참조하면, 상기 제1 금속막(ML1)의 상부가 제거되어, 제1 금속 패턴(MP1)이 형성될 수 있다. 구체적으로, 상기 게이트 트렌치(GT) 내의 상기 제1 금속막(ML1)의 상부가 식각되어 제거되고, 상기 게이트 트렌치(GT) 내의 상기 제1 금속막(ML1)의 하부가 잔류할 수 있다. 이때, 상기 제1 더미 필러 막(113)은 식각 마스크로 이용되어, 이와 인접하는 상기 제1 금속막(ML1)의 하부를 보호할 수 있다. 상기 게이트 트렌치(GT) 내에 잔류하는 상기 제1 금속막(ML1)의 하부는 상기 제1 금속 패턴(MP1)일 수 있다.
상기 게이트 트렌치(GT) 내의 상기 제1 금속막(ML1)의 상부는, 건식 식각 또는 습식 식각을 이용하여 선택적으로 제거될 수 있다. 상기 식각 공정으로 인해, 상기 제1 금속 패턴(MP1)의 노출된 상면은 굴곡질 수 있다. 한편, 상기 제1 더미 필러 막(113)의 상면의 레벨은, 상기 제1 금속 패턴(MP1)의 노출된 상면(TS1)의 제2 지점(TP2)의 레벨과 실질적으로 동일할 수 있다(도 3a 참조).
나아가 본 발명의 일 실시예에 따르면, 상기 제1 금속막(ML1)의 식각 공정 동안, 상기 제1 금속막(ML1)에 의해 노출되는 상기 게이트 유전막(GL)의 일부가 함께 식각될 수 있다. 이로써, 상기 게이트 유전막(GL)에 제1 함몰 영역(GIa)이 형성될 수 있다(도 3c 참조).
도 13을 참조하면, 상기 제1 금속 패턴(MP1) 상에, 상기 게이트 트렌치(GT)를 채우는 제2 금속막(ML2)이 형성될 수 있다. 상기 제2 금속막(ML2)은 상기 게이트 트렌치(GT)를 완전히 채우지 않도록 콘포말하게 형성될 수 있다. 상기 제2 금속막(ML2)을 형성하기 전에, 상기 제1 더미 필러 막(113)은 선택적으로 제거될 수 있다. 상기 제1 더미 필러 막(113)이 제거되어 노출된 제1 리세스 영역(RS1)을 상기 제2 금속막(ML2)이 채울 수 있다.
상기 제2 금속막(ML2)은 원자층 증착(ALD) 또는 화학 기상 증착(CVD) 공정에 의해 형성될 수 있다. 상기 제2 금속막(ML2)은, n형의 일함수 금속을 이용해 형성될 수 있다. 일 예로, 상기 n형의 일함수 금속은 Ti 또는 Ta을 함유한 Al 화합물을 포함할 수 있으며, 구체적으로, TiAlC, TiAlN, TiAlC-N, TiAl, TaAlC, TaAlN, TaAlC-N, 또는 TaAl을 포함할 수 있다.
상기 제2 금속막(ML2)이 형성된 후, 상기 게이트 트렌치(GT)의 일부를 채우는 제2 더미 필러 막(115)이 형성될 수 있다. 상기 제2 더미 필러 막(115)을 형성하는 것은, 앞서 도 11을 참조하여 설명한 제1 더미 필러 막(113)의 형성 방법과 동일할 수 있다.
도 14를 참조하면, 상기 제2 금속막(ML2)의 상부가 제거되어, 제2 금속 패턴(MP2)이 형성될 수 있다. 구체적으로, 상기 게이트 트렌치(GT) 내의 상기 제2 금속막(ML2)의 상부가 식각되어 제거되고, 상기 게이트 트렌치(GT) 내의 상기 제2 금속막(ML2)의 하부가 잔류할 수 있다. 이때, 상기 제2 더미 필러 막(115)은 식각 마스크로 이용되어, 이와 인접하는 상기 제2 금속막(ML2)의 하부를 보호할 수 있다. 상기 게이트 트렌치(GT) 내에 잔류하는 상기 제2 금속막(ML2)의 하부는 상기 제2 금속 패턴(MP2)일 수 있다.
상기 게이트 트렌치(GT) 내의 상기 제2 금속막(ML2)의 상부는, 건식 식각 또는 습식 식각을 이용하여 선택적으로 제거될 수 있다. 상기 식각 공정으로 인해, 상기 제2 금속 패턴(MP2)의 노출된 상면은 굴곡질 수 있다. 한편, 상기 제2 더미 필러 막(115)의 상면의 레벨은, 상기 제2 금속 패턴(MP2)의 노출된 상면(TS3)의 제4 지점(TP4)의 레벨과 실질적으로 동일할 수 있다(도 3a 참조).
나아가 본 발명의 일 실시예에 따르면, 상기 제2 금속막(ML2)의 식각 공정 동안, 상기 제2 금속막(ML2)에 의해 노출되는 상기 게이트 유전막(GL)의 일부가 함께 식각될 수 있다. 이로써, 상기 게이트 유전막(GL)에 제2 함몰 영역(GIb)이 형성될 수 있다(도 3c 참조).
도 15를 참조하면, 상기 제2 금속 패턴(MP2) 상에, 상기 게이트 트렌치(GT)를 채우는 제3 금속 패턴(MP3)이 형성될 수 있다. 구체적으로, 상기 제2 더미 필러 막(115)이 선택적으로 제거될 수 있다. 이로써, 상기 제2 금속 패턴(MP2)에 정의된 제2 리세스 영역(RS2)이 노출될 수 있다. 상기 제2 리세스 영역(RS2)과 상기 게이트 트렌치(GT)를 완전히 채우는 제3 금속막이 형성될 수 있다. 이후, 상기 제3 금속막의 상부를 선택적 식각 공정으로 제거할 수 있다. 상기 제3 금속 패턴(MP3)은, 이의 상면이 상기 층간 절연막(150)의 상면보다 낮도록 식각될 수 있다. 그 결과, 상기 게이트 트렌치(GT) 내에 상기 제3 금속 패턴(MP3)이 형성될 수 있다.
상기 제3 금속막은 원자층 증착(ALD), 화학 기상 증착(CVD), 또는 스퍼터링 공정과 같은 증착 공정에 의해 형성될 수 있다. 상기 제3 금속막은 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta) 중 적어도 하나의 저저항 금속으로 형성될 수 있다.
상기 제3 금속 패턴(MP3) 상에 상기 게이트 트렌치(GT)를 완전히 채우는 보호막(141)이 형성될 수 있다. 상기 보호막(141)은 원자층 증착(ALD), 플라즈마 강화 화학 기상 증착(PECVD) 또는 고밀도 플라스마 화학 기상 증착(HDPCVD)으로 형성될 수 있다. 상기 보호막(141)은 상기 층간 절연막(150)에 대하여 식각 선택성이 있는 물질로 형성될 수 있다. 일 예로, 상기 보호막(141)은 SiON, SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다.
도 1 및 도 2를 다시 참조하면, 상기 층간 절연막(150)의 상면이 노출될 때까지 상기 보호막(141) 및 상기 게이트 유전막(GL)을 평탄화하여, 보호 패턴(145) 및 게이트 유전 패턴(GI)이 형성될 수 있다.
도 16은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 사시도이다. 도 17은 도 16의 I-I'선 및 II-II'선에 따른 단면도이다. 본 실시예에서는, 앞서 도 1, 도 2 및 도 3a를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 16 및 도 17을 참조하면, 기판(100)의 상부에 복수의 활성 패턴들(AP)이 정의될 수 있다. 상기 활성 패턴들(AP)의 상부들 각각은, 소스/드레인 패턴들(SD), 및 상기 소스/드레인 패턴들(SD) 사이에 개재된 채널 영역(CHR)을 포함할 수 있다. 각각의 상기 활성 패턴들(AP)은, 상기 기판(100)의 상면에 수직한 방향인 제3 방향(D3)으로 갈수록 이의 제1 방향(D1)으로의 폭(W1)이 감소할 수 있다. 즉, 상기 활성 패턴(AP)은, 소자 분리막들(104)과 접하는 제1 측벽(SW1)을 가질 수 있고, 상기 제1 측벽(SW1)은 제1 기울기를 가질 수 있다. 상기 제1 기울기는 90°보다 작을 수 있다.
각각의 상기 채널 영역들(CHR)은 상기 소자 분리막들(104)로부터 상기 제3 방향(D3)으로 돌출될 수 있다. 상기 채널 영역(CHR)은, 상기 제3 방향(D3)으로 갈수록 이의 상기 제1 방향(D1)으로의 폭(W2)이 감소할 수 있다. 즉, 상기 채널 영역(CHR)은, 계면 패턴(IL)과 접하는 제3 측벽(SW3)을 가질 수 있고, 상기 제3 측벽(SW3)은 제3 기울기를 가질 수 있다. 상기 제3 기울기는 90°보다 작을 수 있다.
한편, 상기 소자 분리막들(104)과 인접하는 상기 채널 영역(CHR)의 하부에서, 이의 폭(W2)이 상기 제3 방향(D3)으로 갈수록 급격히 감소할 수 있다. 즉, 상기 채널 영역(CHR)의 상기 하부는, 상기 제1 측벽(SW1) 및 상기 제3 측벽(SW3) 사이의 제2 측벽(SW2)을 가질 수 있으며, 상기 제2 측벽(SW2)은 제2 기울기를 가질 수 있다. 상기 제2 기울기는, 상기 제1 기울기보다 완만할 수 있고, 또한 상기 제3 기울기보다 완만할 수 있다.
각각의 상기 소스/드레인 패턴들(SD)은 상기 채널 영역(CHR)과 접하는 측벽(SDw)을 가질 수 있다. 상기 측벽(SDw)은 상기 채널 영역(CHR)을 향하여 볼록할 수 있다. 나아가, 상기 소스/드레인 패턴(SD)은 아래로 볼록한 바닥면(SDb)을 가질 수 있다.
도 18은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다. 도 19은 도 18의 I-I'선에 따른 단면도이다. 본 실시예에서는, 앞서 도 1, 도 2 및 도 3a를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 18 및 도 19을 참조하면, 제1 영역(RG1) 및 제2 영역(RG2)을 포함하는 기판(100)이 제공될 수 있다. 상기 제1 영역(RG1)의 상부에는 적어도 하나의 제1 활성 패턴(APa)이 정의될 수 있고, 상기 제2 영역(RG2)의 상부에는 적어도 하나의 제2 활성 패턴(APb)이 정의될 수 있다.
상기 제1 및 제2 영역들(RG1, RG2)은 서로 연결되어 있는 영역일 수도 있다. 또는, 상기 제1 및 제2 영역들(RG1, RG2)은 서로 이격된 영역일 수도 있다. 일 실시예로, 상기 제1 및 제2 영역들(RG1, RG2)은 동일한 기능을 수행하는 영역일 수 있다. 예를 들어, 상기 제1 영역(RG1)은 로직 영역을 구성하는 일부이고, 상기 제2 영역(RG2)은 상기 로직 영역을 구성하는 다른 일부일 수 있다.
다른 실시예로, 상기 제1 및 제2 영역들(RG1, RG2)은 서로 다른 기능을 수행하는 영역일 수 있다. 예를 들어, 상기 제1 영역(RG1)은 메모리 영역 및 비메모리 영역 중 어느 하나의 영역이고, 상기 제2 영역(RG2)은 상기 메모리 영역 및 비메모리 영역 중 다른 하나의 영역일 수 있다. 상기 메모리 영역은 SRAM 영역, DRAM 영역, MRAM 영역, RRAM 영역, PRAM 영역 등을 포함할 수 있고, 상기 비메모리 영역은 로직 영역을 포함할 수 있다.
상기 제1 및 제2 활성 패턴들(APa, APb)은 서로 연결된 하나의 활성 패턴일 수 있다. 또는, 상기 제1 및 제2 활성 패턴들(APa, APb)은 서로 이격되어 있을 수 있다. 한편, 상기 제1 및 제2 활성 패턴들(APa, APb)은 동일한 도전형을 가질 수 있다. 그러나, 다른 예로, 상기 제1 및 제2 활성 패턴들(APa, APb)은 서로 다른 도전형을 가질 수도 있다.
상기 기판(100) 상에, 상기 제1 및 제2 활성 패턴들(APa, APb)을 가로지르는 제1 및 제2 게이트 전극들(GEa, GEb)이 각각 배치될 수 있다. 상기 제1 및 제2 게이트 전극들(GEa, GEb)은, 서로 실질적으로 동일한 제2 방향(D2)으로의 폭을 가질 수 있다. 상기 제1 게이트 전극(GEa)의 양 측의 상기 제1 활성 패턴(APa)의 상부에 소스/드레인 패턴들(SD)이 배치될 수 있다. 상기 제2 게이트 전극(GEb)의 양 측의 상기 제2 활성 패턴(APb)의 상부에 소스/드레인 패턴들(SD)이 배치될 수 있다.
각각의 상기 제1 및 제2 게이트 전극들(GEa, GEb)의 구체적인 구성 및 구조는, 앞서 도 1, 도 2, 도 3a 및 도 3b를 참조하여 설명한 게이트 전극(GE)과 동일 또는 유사할 수 있다. 한편, 이하의 설명에서, 서수(제1 및 제2)로 명확하게 구별하지 않은 구성요소들의 경우, 참조 번호에 'a'가 붙은 것은 상기 제1 게이트 전극(GEa)의 구성요소일 수 있고, 참조 번호에 'b'가 붙은 것은 상기 제2 게이트 전극(GEb)의 구성요소일 수 있다.
상기 제1 게이트 전극(GEa)의 제1 금속 패턴(MP1a)은 제4 두께(T4)를 가질 수 있다. 상기 제2 게이트 전극(GEb)의 제1 금속 패턴(MP1b)은 제5 두께(T5)를 가질 수 있다. 상기 제4 두께(T4)와 상기 제5 두께(T5)는 서로 다를 수 있으며, 일 예로 상기 제5 두께(T5)는 상기 제4 두께(T4)보다 더 클 수 있다. 구체적으로, 상기 제1 게이트 전극(GEa)의 제2 서브 패턴(135a)이 상기 제2 게이트 전극(GEb)의 제2 서브 패턴(135b)보다 더 얇을 수 있다. 한편, 상기 제1 게이트 전극(GEa)의 제1 서브 패턴(130a)과 상기 제2 게이트 전극(GEb)의 제1 서브 패턴(130b)은 실질적으로 서로 동일한 두께를 가질 수 있다.
도 3a 및 도 19을 다시 참조하면, 상기 제1 금속 패턴(MP1a)의 제2 지점(TP2)의 레벨은 상기 제1 금속 패턴(MP1b)의 제2 지점(TP2)의 레벨과 실질적으로 동일할 수 있다. 그러나, 상기 제1 금속 패턴(MP1a)의 제1 지점(TP1)의 레벨은 상기 제1 금속 패턴(MP1b)의 제1 지점(TP1)의 레벨보다 더 낮을 수 있다. 즉, 상기 제1 금속 패턴(MP1a)의 상면(TS1)의 평균 레벨(LV1)은 상기 제1 금속 패턴(MP1b)의 상면(TS1)의 평균 레벨(LV3)과 서로 다를 수 있다. 구체적으로, 상기 제1 금속 패턴(MP1a)의 상면(TS1)의 평균 레벨(LV1)은 상기 제1 금속 패턴(MP1b)의 상면(TS1)의 평균 레벨(LV3)보다 더 낮을 수 있다.
상기 제1 게이트 전극(GEa)의 제2 금속 패턴(MP2a)은 제6 두께(T6)를 가질 수 있다. 상기 제2 게이트 전극(GEb)의 제2 금속 패턴(MP2b)은 제7 두께(T7)를 가질 수 있다. 상기 제6 두께(T6)와 상기 제7 두께(T7)는 서로 다를 수 있으며, 일 예로 상기 제7 두께(T7)는 상기 제6 두께(T6)보다 더 클 수 있다.
도 3a 및 도 19을 다시 참조하면, 상기 제2 금속 패턴(MP2a)의 제4 지점(TP4)의 레벨은 상기 제2 금속 패턴(MP2b)의 제4 지점(TP4)의 레벨과 실질적으로 동일할 수 있다. 그러나, 상기 제2 금속 패턴(MP2a)의 제3 지점(TP3)의 레벨은 상기 제2 금속 패턴(MP2b)의 제3 지점(TP3)의 레벨보다 더 낮을 수 있다. 즉, 상기 제2 금속 패턴(MP2a)의 상면(TS3)의 평균 레벨(LV2)은 상기 제2 금속 패턴(MP2b)의 상면(TS3)의 평균 레벨(LV4)과 서로 다를 수 있다. 구체적으로, 상기 제2 금속 패턴(MP2a)의 상면(TS3)의 평균 레벨(LV2)은 상기 제2 금속 패턴(MP2b)의 상면(TS3)의 평균 레벨(LV4)보다 더 낮을 수 있다.
상기 제1 게이트 전극(GEa)의 제3 금속 패턴(MP3a)은 제3 방향(D3)으로 제1 높이(H1)를 가질 수 있다. 상기 제2 게이트 전극(GEb)의 제3 금속 패턴(MP3b)은 상기 제3 방향(D3)으로 제2 높이(H2)를 가질 수 있다. 이때, 상기 제1 높이(H1)와 상기 제2 높이(H2)는 서로 다를 수 있으며, 일 예로 상기 제1 높이(H1)는 상기 제2 높이(H2)보다 더 클 수 있다. 이는, 상기 제1 게이트 전극(GEa)의 상기 제1 및 제2 금속 패턴들(MP1a, MP2a)의 두께와 상기 제2 게이트 전극(GEb)의 상기 제1 및 제2 금속 패턴들(MP1b, MP2b)의 두께가 서로 다르기 때문이다.
본 발명의 실시예들에 따른 상기 제1 게이트 전극(GEa) 및 상기 제2 게이트 전극(GEb)은 서로 실질적으로 동일한 폭을 가질 수 있다. 그러나, 상기 제1 게이트 전극(GEa) 및 상기 제2 게이트 전극(GEb)은, 각각 서로 다른 두께와 형태를 갖는 제1 내지 제3 금속 패턴들(MP1~MP3)을 포함할 수 있다. 이로써, 상기 제1 게이트 전극(GEa)과 상기 제1 활성 패턴(APa)으로 구성되는 제1 트랜지스터와, 상기 제2 게이트 전극(GEb)과 상기 제2 활성 패턴(APb)으로 구성되는 제2 트랜지스터는, 서로 다른 문턱 전압을 가질 수 있다. 일 실시예로, 상기 제1 트랜지스터와 상기 제2 트랜지스터는 서로 동일한 제1 도전형의 트랜지스터(예를 들어, PMOS)일 수 있다. 또는, 상기 제1 트랜지스터와 상기 제2 트랜지스터는 서로 동일한 제2 도전형의 트랜지스터(예를 들어, NMOS)일 수 있다. 다른 실시예로, 상기 제1 트랜지스터와 상기 제2 트랜지스터는 서로 다른 도전형의 트랜지스터(각각 NMOS와 PMOS)일 수도 있다.
도 20 내지 도 25은 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 것으로, 도 18의 I-I'선에 따른 단면도들이다. 본 실시예에서는, 앞서 도 4a 내지 도 9a, 도 4b 내지 도 9b, 및 도 10 내지 도 15를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 18 및 도 20을 참조하면, 제1 영역(RG1) 상에 제1 게이트 트렌치(GTa)가 형성될 수 있고, 제2 영역(RG2) 상에 제2 게이트 트렌치(GTb)가 형성될 수 있다. 상기 제1 및 제2 게이트 트렌치들(GTa, GTb)을 형성하는 것은, 앞서 도 4a 내지 도 9a, 및 도 4b 내지 도 9b를 참조하여 설명한 게이트 트렌치의 형성 과정과 동일할 수 있다. 상기 제1 및 제2 게이트 트렌치들(GTa, GTb)은 동시에 형성될 수 있다. 나아가, 상기 제1 및 제2 게이트 트렌치들(GTa, GTb)은 서로 실질적으로 동일한 제2 방향(D2)으로의 폭을 가질 수 있다.
한편, 이하의 설명에서, 서수(제1 및 제2)로 명확하게 구별하지 않은 구성요소들의 경우, 참조 번호에 'a'가 붙은 것은 상기 제1 게이트 트렌치(GTa) 상에 형성되는 구성요소일 수 있고, 참조 번호에 'b'가 붙은 것은 상기 제2 게이트 트렌치(GTb) 상에 형성되는 구성요소일 수 있다.
기판(100)의 전면 상에, 상기 제1 게이트 트렌치(GTa)를 채우는 제1 금속막(ML1a), 및 상기 제2 게이트 트렌치(GTb)를 채우는 제1 금속막(ML1b)이 형성될 수 있다. 상기 제1 게이트 트렌치(GTa)의 상기 제1 금속막(ML1a)과, 상기 제2 게이트 트렌치(GTb)의 상기 제1 금속막(ML1b)은 동시에 형성될 수 있다. 따라서, 상기 제1 게이트 트렌치(GTa)의 상기 제1 금속막(ML1a)의 두께(T4)와 상기 제2 게이트 트렌치(GTb)의 상기 제1 금속막(ML1b)의 두께(T4)는 서로 실질적으로 동일할 수 있다. 상기 제1 금속막(ML1a, ML1b)을 형성하는 것은, 제1 서브 금속막(134) 및 제2 서브 금속막(136)을 순차적으로 형성하는 것을 포함할 수 있다. 상기 제1 금속막(ML1a, ML1b)의 형성 방법은 앞서 도 11을 참조하여 설명한 제1 금속막(ML1)의 형성 방법과 동일할 수 있다.
도 18 및 도 21를 참조하면, 상기 제1 게이트 트렌치(GTa)를 완전히 채우는 제1 마스크막(117)이 형성될 수 있다. 상기 제1 마스크막(117)은 상기 제2 영역(RG2)을 선택적으로 노출할 수 있다. 즉, 상기 제2 게이트 트렌치(GTb) 내의 상기 제1 금속막(ML1b)은 완전히 노출될 수 있다. 상기 제1 마스크막(117)은, 상기 제1 영역(RG1)을 선택적으로 덮는 제1 포토레지스트 패턴(PR1)을 이용한 패터닝 공정으로 형성될 수 있다.
노출된 상기 제1 금속막(ML1b) 상에 금속 물질을 추가로 증착하여, 상기 제2 게이트 트렌치(GTb) 내의 상기 제1 금속막(ML1b)의 두께를 선택적으로 증가시킬 수 있다. 즉, 상기 제2 게이트 트렌치(GTb)의 상기 제1 금속막(ML1b)의 두께(T5)는 상기 제1 게이트 트렌치(GTa)의 상기 제1 금속막(ML1a)의 두께(T4)보다 더 커질 수 있다. 구체적으로, 상기 제1 금속막(ML1b)의 제2 서브 금속막(136) 상에 p형의 일함수 금속 물질을 추가로 증착하여, 이의 두께를 증가시킬 수 있다. 상기 p형의 일함수 금속 물질은, 기 증착된 상기 제2 서브 금속막(136)과 동일한 물질일 수 있고, 또는 기 증착된 상기 제2 서브 금속막(136)과는 다른 물질일 수 있다. 한편, 상기 제1 마스크막(117)에 의해 밀폐된 상기 제1 게이트 트렌치(GTa) 내의 상기 제1 금속막(ML1a)은 이의 두께가 그대로 유지될 수 있다.
도 18 및 도 22을 참조하면, 상기 제1 마스크막(117) 및 상기 제1 포토레지스트 패턴(PR1)이 제거될 수 있다. 상기 제1 및 제2 게이트 트렌치들(GTa, GTb) 내에 제1 더미 필러 막들(113)이 각각 형성될 수 있다. 일 예로, 상기 제1 더미 필러 막들(113)은 함께 형성되어, 서로 실질적으로 동일한 상면 레벨을 가질 수 있다.
이어서, 상기 제1 게이트 트렌치(GTa) 내의 상기 제1 금속막(ML1a)의 상부가 제거되어, 제1 금속 패턴(MP1a)이 형성될 수 있다. 상기 제2 게이트 트렌치(GTb) 내의 상기 제1 금속막(ML1b)의 상부가 제거되어, 제1 금속 패턴(MP1b)이 형성될 수 있다. 상기 제1 더미 필러 막들(113)을 형성하는 것 및 상기 제1 금속 패턴들(MP1a, MP1b)을 형성하는 것은, 앞서 도 11 및 도 12를 참조하여 설명한 것과 동일할 수 있다.
도 18 및 도 23을 참조하면, 상기 기판(100)의 전면 상에, 상기 제1 게이트 트렌치(GTa)를 채우는 제2 금속막(ML2a), 및 상기 제2 게이트 트렌치(GTb)를 채우는 제2 금속막(ML2b)이 형성될 수 있다. 상기 제2 금속막(ML2a, ML2b)을 형성하기 전에, 상기 제1 더미 필러 막들(113)이 선택적으로 제거될 수 있다. 상기 제1 게이트 트렌치(GTa)의 상기 제2 금속막(ML2a)과, 상기 제2 게이트 트렌치(GTb)의 상기 제2 금속막(ML2b)은 동시에 형성될 수 있다. 따라서, 상기 제1 게이트 트렌치(GTa)의 상기 제2 금속막(ML2a)의 두께(T6)와 상기 제2 게이트 트렌치(GTb)의 상기 제2 금속막(ML2b)의 두께(T6)는 서로 실질적으로 동일할 수 있다. 상기 제2 금속막(ML2a, ML2b)의 형성 방법은 앞서 도 13을 참조하여 설명한 제2 금속막(ML2)의 형성 방법과 동일할 수 있다.
도 18 및 도 24를 참조하면, 상기 제1 게이트 트렌치(GTa)를 완전히 채우는 제2 마스크막(118)이 형성될 수 있다. 상기 제2 마스크막(118)은 상기 제2 영역(RG2)을 선택적으로 노출할 수 있다. 즉, 상기 제2 게이트 트렌치(GTb) 내의 상기 제2 금속막(ML2b)은 완전히 노출될 수 있다. 상기 제2 마스크막(118)은, 상기 제1 영역(RG1)을 선택적으로 덮는 제2 포토레지스트 패턴(PR2)을 이용한 패터닝 공정으로 형성될 수 있다.
노출된 상기 제2 금속막(ML2b) 상에 금속 물질을 추가로 증착하여, 상기 제2 게이트 트렌치(GTb) 내의 상기 제2 금속막(ML2b)의 두께를 선택적으로 증가시킬 수 있다. 즉, 상기 제2 게이트 트렌치(GTb)의 상기 제2 금속막(ML2b)의 두께(T7)는 상기 제1 게이트 트렌치(GTa)의 상기 제2 금속막(ML2a)의 두께(T6)보다 더 커질 수 있다. 구체적으로, 상기 제2 금속막(ML2b) 상에 n형의 일함수 금속 물질을 추가로 증착하여, 이의 두께를 증가시킬 수 있다. 상기 n형의 일함수 금속 물질은, 기 증착된 상기 제2 금속막(ML2b)과 동일한 물질일 수 있고, 또는 기 증착된 상기 제2 금속막(ML2b)과는 다른 물질일 수 있다. 한편, 상기 제2 마스크막(118)에 의해 밀폐된 상기 제1 게이트 트렌치(GTa) 내의 상기 제2 금속막(ML2a)은 이의 두께가 그대로 유지될 수 있다.
도 18 및 도 25을 참조하면, 상기 제2 마스크막(118) 및 상기 제2 포토레지스트 패턴(PR2)이 제거될 수 있다. 상기 제1 및 제2 게이트 트렌치들(GTa, GTb) 내에 제2 더미 필러 막들(115)이 각각 형성될 수 있다. 일 예로, 상기 제2 더미 필러 막들(115)은 함께 형성되어, 서로 실질적으로 동일한 상면 레벨을 가질 수 있다.
이어서, 상기 제1 게이트 트렌치(GTa) 내의 상기 제2 금속막(ML2a)의 상부가 제거되어, 제2 금속 패턴(MP2a)이 형성될 수 있다. 상기 제2 게이트 트렌치(GTb) 내의 상기 제2 금속막(ML2b)의 상부가 제거되어, 제2 금속 패턴(MP2b)이 형성될 수 있다. 상기 제2 더미 필러 막들(115)을 형성하는 것 및 상기 제2 금속 패턴들(MP2a, MP2b)을 형성하는 것은, 앞서 도 13 및 도 14를 참조하여 설명한 것과 동일할 수 있다.
도 18 및 도 19을 다시 참조하면, 상기 제2 금속 패턴들(MP2a, MP2b) 상에, 상기 제1 및 제2 게이트 트렌치들(GTa, GTb)을 채우는 제3 금속 패턴들(MP3a, MP3b)이 각각 형성될 수 있다. 상기 제3 금속 패턴들(MP3a, MP3b)을 형성하기 전에, 상기 제2 더미 필러 막들(115)이 선택적으로 제거될 수 있다. 상기 제3 금속 패턴들(MP3a, MP3b) 의 형성 방법은 앞서 도 15를 참조하여 설명한 제3 금속 패턴(MP3)의 형성 방법과 동일할 수 있다. 이어서, 상기 제1 및 제2 게이트 트렌치들(GTa, GTb)을 완전히 채우는 보호 패턴들(145)이 형성될 수 있다.
도 26는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 것으로, 도 18의 I-I'선에 따른 단면도이다. 본 실시예에서는, 앞서 도 18 및 도 19을 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 18 및 도 26를 참조하면, 제1 금속 패턴(MP1a)의 제1 지점(TP1)의 레벨은 제1 금속 패턴(MP1b)의 제1 지점(TP1)의 레벨과 실질적으로 동일할 수 있다. 그러나, 상기 제1 금속 패턴(MP1a)의 제2 지점(TP2)의 레벨은 상기 제1 금속 패턴(MP1b)의 제2 지점(TP2)의 레벨보다 더 높을 수 있다. 즉, 상기 제1 금속 패턴(MP1a)의 상면(TS1)의 평균 레벨(LV1)은 상기 제1 금속 패턴(MP1b)의 상면(TS1)의 평균 레벨(LV3)과 서로 다를 수 있다. 구체적으로, 상기 제1 금속 패턴(MP1a)의 상면(TS1)의 평균 레벨(LV1)은 상기 제1 금속 패턴(MP1b)의 상면(TS1)의 평균 레벨(LV3)보다 더 높을 수 있다.
제2 금속 패턴(MP2a)의 제3 지점(TP3)의 레벨은 제2 금속 패턴(MP2b)의 제3 지점(TP3)의 레벨과 실질적으로 동일할 수 있다. 그러나, 상기 제2 금속 패턴(MP2a)의 제4 지점(TP4)의 레벨은 상기 제2 금속 패턴(MP2b)의 제4 지점(TP4)의 레벨보다 더 높을 수 있다. 즉, 상기 제2 금속 패턴(MP2a)의 상면(TS3)의 평균 레벨(LV2)은 상기 제2 금속 패턴(MP2b)의 상면(TS3)의 평균 레벨(LV4)과 서로 다를 수 있다. 구체적으로, 상기 제2 금속 패턴(MP2a)의 상면(TS3)의 평균 레벨(LV2)은 상기 제2 금속 패턴(MP2b)의 상면(TS3)의 평균 레벨(LV4)보다 더 높을 수 있다.
도 27는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 것으로, 도 18의 I-I'선에 따른 단면도이다. 본 실시예에서는, 앞서 도 18 및 도 19을 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 18 및 도 27를 참조하면, 제1 금속 패턴(MP1a)의 제1 지점(TP1)의 레벨은 제1 금속 패턴(MP1b)의 제1 지점(TP1)의 레벨보다 더 높을 수 있다. 또한, 상기 제1 금속 패턴(MP1a)의 제2 지점(TP2)의 레벨은 상기 제1 금속 패턴(MP1b)의 제2 지점(TP2)의 레벨보다 더 높을 수 있다. 즉, 상기 제1 금속 패턴(MP1a)의 상면(TS1)의 평균 레벨(LV1)은 상기 제1 금속 패턴(MP1b)의 상면(TS1)의 평균 레벨(LV3)과 서로 다를 수 있다. 구체적으로, 상기 제1 금속 패턴(MP1a)의 상면(TS1)의 평균 레벨(LV1)은 상기 제1 금속 패턴(MP1b)의 상면(TS1)의 평균 레벨(LV3)보다 더 낮을 수 있다.
앞서 도 18 및 도 22을 참조하여 설명한 제1 더미 필러 막들(113)은 서로 실질적으로 동일한 상면 레벨을 가질 수 있다. 반면, 본 실시예에 따른 상기 제1 금속 패턴들(MP1a, MP1b)을 형성하는 방법의 경우, 상대적으로 두꺼운 제1 금속막(ML1b) 상에 형성되는 제1 더미 필러 막(113)은, 상대적으로 얇은 제1 금속막(ML1a) 상에 형성되는 제1 더미 필러 막(113)에 비해 더 높은 상면을 갖도록 형성될 수 있다. 이로써, 상기 제1 금속 패턴(MP1b)의 상면(TS1)의 평균 레벨(LV3)은 상기 제1 금속 패턴(MP1a)의 상면(TS1)의 평균 레벨(LV1)보다 더 높을 수 있다.
제2 금속 패턴(MP2a)의 제3 지점(TP3)의 레벨은 제2 금속 패턴(MP2b)의 제3 지점(TP3)의 레벨보다 더 높을 수 있다. 또한, 상기 제2 금속 패턴(MP2a)의 제4 지점(TP4)의 레벨은 상기 제2 금속 패턴(MP2b)의 제4 지점(TP4)의 레벨보다 더 높을 수 있다. 즉, 상기 제2 금속 패턴(MP2a)의 상면(TS3)의 평균 레벨(LV2)은 상기 제2 금속 패턴(MP2b)의 상면(TS3)의 평균 레벨(LV4)과 서로 다를 수 있다. 구체적으로, 상기 제2 금속 패턴(MP2a)의 상면(TS3)의 평균 레벨(LV2)은 상기 제2 금속 패턴(MP2b)의 상면(TS3)의 평균 레벨(LV4)보다 더 낮을 수 있다.
앞서 도 18 및 도 25을 참조하여 설명한 제2 더미 필러 막들(115)은 서로 실질적으로 동일한 상면 레벨을 가질 수 있다. 반면, 본 실시예에 따른 상기 제2 금속 패턴들(MP2a, MP2b)을 형성하는 방법의 경우, 상대적으로 두꺼운 제2 금속막(ML2b) 상에 형성되는 제2 더미 필러 막(115)은, 상대적으로 얇은 제2 금속막(ML2a) 상에 형성되는 제2 더미 필러 막(115)에 비해 더 높은 상면을 갖도록 형성될 수 있다. 이로써, 상기 제2 금속 패턴(MP2b)의 상면(TS3)의 평균 레벨(LV4)은 상기 제2 금속 패턴(MP2a)의 상면(TS3)의 평균 레벨(LV2)보다 더 높을 수 있다.
도 28은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 것으로, 도 18의 I-I'선에 따른 단면도이다. 본 실시예에서는, 앞서 도 18 및 도 19을 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 18 및 도 28을 참조하면, 각각의 제1 및 제2 활성 패턴들(APa, APb)의 상부에 소스/드레인 패턴들(SD)이 배치될 수 있다. 각각의 상기 소스/드레인 패턴들(SD)은 채널 영역(CHR)과 접하는 측벽(SDw)을 가질 수 있다. 상기 측벽(SDw)은 상기 채널 영역(CHR)을 향하여 볼록할 수 있다. 나아가, 상기 소스/드레인 패턴(SD)은 아래로 볼록한 바닥면(SDb)을 가질 수 있다.
일 실시예로, 제1 게이트 전극(GEa)과 상기 제1 활성 패턴(APa)으로 구성되는 제1 트랜지스터와, 제2 게이트 전극(GEb)과 상기 제2 활성 패턴(APb)으로 구성되는 제2 트랜지스터는 서로 동일한 도전형의 트랜지스터들일 수 있다. 즉, 상기 소스/드레인 패턴들(SD)은 동일한 물질을 이용하여 상기 제1 및 제2 활성 패턴들(APa, APb)의 상부에 동시에 형성될 수 있으므로, 실질적으로 동일한 모양을 가질 수 있다.
도 29는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 것으로, 도 18의 I-I'선에 따른 단면도이다. 본 실시예에서는, 앞서 도 18 및 도 28을 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 18 및 도 29를 참조하면, 각각의 제1 및 제2 활성 패턴들(APa, APb)의 상부에 소스/드레인 패턴들(SD)이 배치될 수 있다. 한편, 상기 제1 활성 패턴(APa)의 상기 소스/드레인 패턴들(SD)의 형태는 상기 제2 활성 패턴(APb)의 상기 소스/드레인 패턴들(SD)의 형태와 서로 다를 수 있다. 구체적으로, 상기 제1 활성 패턴(APa)의 상기 소스/드레인 패턴(SD)은 평평하지 않은 상면(SDt)을 가질 수 있다. 일 예로, 상기 제1 활성 패턴(APa)의 상기 소스/드레인 패턴(SD)은 아래로 오목한 상면(SDt)을 가질 수 있다. 반면, 상기 제2 활성 패턴(APb)의 상기 소스/드레인 패턴(SD)은 실질적으로 평평한 상면(SDt)을 가질 수 있다.
일 실시예로, 제1 게이트 전극(GEa)과 상기 제1 활성 패턴(APa)으로 구성되는 제1 트랜지스터와, 제2 게이트 전극(GEb)과 상기 제2 활성 패턴(APb)으로 구성되는 제2 트랜지스터는 서로 다른 도전형의 트랜지스터들일 수 있다. 일 예로, 상기 제1 트랜지스터와 상기 제2 트랜지스터는 각각 NMOS와 PMOS일 수 있다.
상기 제1 활성 패턴(APa)의 상기 소스/드레인 패턴(SD)과 상기 제2 활성 패턴(APb)의 상기 소스/드레인 패턴(SD)은, 각각 서로 다른 물질을 이용하여 에피택시얼하게 성장된 에피택시얼 패턴들일 수 있다. 일 예로, 상기 제1 활성 패턴(APa)의 상기 소스/드레인 패턴(SD)은 실리콘 또는 실리콘-카바이드를 이용해 형성될 수 있으며, 상기 제2 활성 패턴(APb)의 상기 소스/드레인 패턴(SD)은 실리콘-게르마늄을 이용해 형성될 수 있다.

Claims (20)

  1. 그의 상부에 활성 패턴을 갖는 기판;
    상기 활성 패턴을 가로지르는 게이트 전극;
    상기 게이트 전극의 일 측벽 상의 스페이서; 및
    상기 게이트 전극과 상기 활성 패턴 사이, 및 상기 게이트 전극과 상기 스페이서 사이에 개재된 게이트 유전 패턴을 포함하되,
    상기 게이트 전극은 상기 활성 패턴과 인접하는 제1 금속 패턴 및 상기 제1 금속 패턴 상의 제2 금속 패턴을 포함하고,
    상기 제1 금속 패턴은, 이의 가장자리에 제1 부분, 및 이의 중앙(center)에 제2 부분을 갖고,
    상기 제1 부분의 상면은, 상기 스페이서로부터 상기 제2 부분을 향하는 방향으로 내려가는 경사를 가지며,
    상기 제2 금속 패턴은, 이의 가장자리에 제3 부분, 및 이의 중앙(center)에 제4 부분을 갖고,
    상기 제3 부분의 상면은, 상기 스페이서로부터 상기 제4 부분을 향하는 방향으로 내려가는 경사를 가지며,
    상기 제1 부분과 인접하는 상기 게이트 유전 패턴의 일부는 제1 폭을 갖고,
    상기 제3 부분과 인접하는 상기 게이트 유전 패턴의 다른 일부는 제2 폭을 갖고,
    상기 제1 폭은 상기 제2 폭보다 더 큰 반도체 소자.
  2. 제1항에 있어서,
    상기 제1 부분의 상면은, 상기 스페이서와 인접하는 제1 지점, 및 상기 제2 부분과 인접하는 제2 지점을 갖고,
    상기 제1 지점은 상기 제2 지점보다 더 높은 레벨에 위치하는 반도체 소자.
  3. 제1항에 있어서,
    상기 제1 부분의 상면의 평균 레벨은, 상기 제2 부분의 상면의 레벨보다 더 높은 반도체 소자.
  4. 제1항에 있어서,
    상기 제1 부분은, 상기 방향으로의 폭, 및 상기 기판의 상면과 수직한 방향으로의 높이를 갖고,
    상기 높이는 상기 폭보다 더 큰 반도체 소자.
  5. 삭제
  6. 제1항에 있어서,
    상기 제3 부분의 상면은, 상기 스페이서와 인접하는 제3 지점, 및 상기 제4 부분과 인접하는 제4 지점을 갖고,
    상기 제3 지점은 상기 제4 지점보다 더 높은 레벨에 위치하는 반도체 소자.
  7. 제1항에 있어서,
    상기 제3 부분은 상기 제1 부분 상에 배치되며, 서로 수직적으로 중첩되는 반도체 소자.
  8. 제1항에 있어서,
    상기 제1 부분과 상기 제2 부분에 의해 제1 리세스 영역이 정의되고,
    상기 제4 부분은 상기 제1 리세스 영역 내에 제공되는 반도체 소자.
  9. 제1항에 있어서,
    상기 제3 부분은, 상기 방향으로의 폭, 및 상기 기판의 상면과 수직한 방향으로의 높이를 갖고,
    상기 높이는 상기 폭보다 더 큰 반도체 소자.
  10. 제1항에 있어서,
    상기 제1 금속 패턴은 n형의 일함수 금속을 포함하고, 상기 제2 금속 패턴은 p형의 일함수 금속을 포함하는 반도체 소자.
  11. 제1항에 있어서,
    상기 제3 부분과 상기 제4 부분에 의해 제2 리세스 영역이 정의되고,
    상기 게이트 전극은, 상기 제2 리세스 영역 내에 제공되는 제3 금속 패턴을 더 포함하는 반도체 소자.
  12. 제11항에 있어서,
    상기 제3 금속 패턴의 하부는 상기 제4 부분과 인접하고,
    상기 제3 금속 패턴의 하부는, 상기 기판과 가까워 질수록 이의 폭이 작아지는 반도체 소자.
  13. 삭제
  14. 삭제
  15. 제1항에 있어서,
    상기 제1 금속 패턴은 순차적으로 적층된 제1 서브 패턴 및 제2 서브 패턴을 포함하고,
    상기 제1 서브 패턴은 상기 제2 서브 패턴보다 일함수가 더 높은 물질을 포함하는 반도체 소자.
  16. 제15항에 있어서,
    상기 제1 서브 패턴의 상면과 상기 제2 서브 패턴의 상면은 서로 정렬되어, 상기 제1 부분의 상기 상면을 이루는 반도체 소자.
  17. 제1항에 있어서,
    상기 게이트 전극을 덮는 보호 패턴을 더 포함하되,
    상기 보호 패턴의 하부는, 상기 기판과 가까워질수록 이의 폭이 작아지는 반도체 소자.
  18. 제1항에 있어서,
    상기 기판의 상부에 제공되어, 상기 활성 패턴을 정의하는 소자 분리막을 더 포함하되,
    상기 활성 패턴의 상부는 상기 소자 분리막 사이로 돌출된 반도체 소자.
  19. 삭제
  20. 삭제
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