JPH07183315A - 半導体装置及び半導体装置の製造方法 - Google Patents
半導体装置及び半導体装置の製造方法Info
- Publication number
- JPH07183315A JPH07183315A JP34778393A JP34778393A JPH07183315A JP H07183315 A JPH07183315 A JP H07183315A JP 34778393 A JP34778393 A JP 34778393A JP 34778393 A JP34778393 A JP 34778393A JP H07183315 A JPH07183315 A JP H07183315A
- Authority
- JP
- Japan
- Prior art keywords
- gate
- opening
- film
- insulating film
- mask
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
- Electrodes Of Semiconductors (AREA)
- Drying Of Semiconductors (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】
【目的】 微細ゲート長を有するＴ型ゲートの断線や電
気抵抗の増大に起因する半導体装置の信頼性の低下及び
高速動作性の劣化を防止する。 【構成】 微細寸法の開口部９を有するＡｌ膜５をマス
クとして、絶縁膜であるＳｉ3 Ｎ4 膜３にゲート開口部
１０を形成する際、Ｓｉ3 Ｎ4 膜３の上部は等方性エッ
チングにより除去し、マスク開口部９よりも広い開口を
形成する。そして、Ｓｉ3 Ｎ4 膜３の下部は異方性エッ
チングにより除去する。これにより、下端部ではマスク
開口部９にほぼ等しい寸法で、上方に向かって開く方向
に傾斜をもったゲート開口部１０を形成する。その後、
ゲートメタルを堆積し、ほぼＹ字状のゲート電極７を形
成する。これにより、ゲート開口部１０の上端縁がゲー
トメタルで塞がれたり、堆積されるゲート電極７の横方
向の寸法が極端に減小するのを防ぎ、かつゲート長を微
細寸法として、高い信頼性と高速動作性とを得る。
気抵抗の増大に起因する半導体装置の信頼性の低下及び
高速動作性の劣化を防止する。 【構成】 微細寸法の開口部９を有するＡｌ膜５をマス
クとして、絶縁膜であるＳｉ3 Ｎ4 膜３にゲート開口部
１０を形成する際、Ｓｉ3 Ｎ4 膜３の上部は等方性エッ
チングにより除去し、マスク開口部９よりも広い開口を
形成する。そして、Ｓｉ3 Ｎ4 膜３の下部は異方性エッ
チングにより除去する。これにより、下端部ではマスク
開口部９にほぼ等しい寸法で、上方に向かって開く方向
に傾斜をもったゲート開口部１０を形成する。その後、
ゲートメタルを堆積し、ほぼＹ字状のゲート電極７を形
成する。これにより、ゲート開口部１０の上端縁がゲー
トメタルで塞がれたり、堆積されるゲート電極７の横方
向の寸法が極端に減小するのを防ぎ、かつゲート長を微
細寸法として、高い信頼性と高速動作性とを得る。
Description
【０００１】
【産業上の利用分野】本発明は、微細なゲート長を有す
るゲート電極を備えた半導体装置及びその製造方法に係
り、特にＴ型ゲートの形状を改善する対策に関する。
るゲート電極を備えた半導体装置及びその製造方法に係
り、特にＴ型ゲートの形状を改善する対策に関する。
【０００２】
【従来の技術】近年、半導体装置には、高集積化や高速
動作性等が要求されてきており、このような要求を実現
するにはチャネル長の短いゲート電極を形成する技術が
必要となっている。
動作性等が要求されてきており、このような要求を実現
するにはチャネル長の短いゲート電極を形成する技術が
必要となっている。
【０００３】図４（ａ）〜（ｅ）は、ゲート長の短いゲ
ート電極であるいわゆるＴ型ゲートを形成するための例
を示す。各図において、１はＧａＡｓ基板、２はＧａＡ
ｓ基板１の上に形成されたＳｉＯ2 膜、３はＳｉＯ2 膜
２の上に堆積されたＳｉ3 Ｎ4 膜、５はＳｉ3 Ｎ4 膜３
の上に形成されたＡｌ膜である。上記Ａｌ膜５には微細
寸法の開口部９が形成されており、この開口部９下方に
位置するＳｉ3 Ｎ4 膜２及びＳｉＯ2 膜２をエッチング
により除去してゲート電極を形成するようにしている。
つまり、Ａｌ膜５はゲート開口部（コンタクトホール）
形成用マスクとして機能する。以下、その工程について
説明する。
ート電極であるいわゆるＴ型ゲートを形成するための例
を示す。各図において、１はＧａＡｓ基板、２はＧａＡ
ｓ基板１の上に形成されたＳｉＯ2 膜、３はＳｉＯ2 膜
２の上に堆積されたＳｉ3 Ｎ4 膜、５はＳｉ3 Ｎ4 膜３
の上に形成されたＡｌ膜である。上記Ａｌ膜５には微細
寸法の開口部９が形成されており、この開口部９下方に
位置するＳｉ3 Ｎ4 膜２及びＳｉＯ2 膜２をエッチング
により除去してゲート電極を形成するようにしている。
つまり、Ａｌ膜５はゲート開口部（コンタクトホール）
形成用マスクとして機能する。以下、その工程について
説明する。
【０００４】まず、図４（ａ）の状態の基板に対し、Ｓ
ｉ3 Ｎ4 膜３の異方性エッチングを行って、Ａｌ膜５の
開口部９の寸法にほぼ等しいゲート開口部１０をＳｉ3
Ｎ4膜３に形成する（同図（ｂ）参照）。次に、Ａｌ膜
５を除去した後（同図（ｃ）参照）、開口部１０よりも
広幅の開口を有するレジストパターン４ｂを形成する。
さらに、ＳｉＯ2 膜２に対してウェットエッチング（フ
ッ酸等による）を行って、ＳｉＯ2 膜２を開口させ、ゲ
ート開口部１０をＧａＡｓ基板１の表面まで貫通させる
（同図（ｄ）参照）。そして、このゲート開口部１０に
電極材料であるゲートメタルを堆積し、ＧａＡｓ基板１
の活性領域にコンタクトするＴ型ゲート７を形成する
（同図（ｅ）参照）。
ｉ3 Ｎ4 膜３の異方性エッチングを行って、Ａｌ膜５の
開口部９の寸法にほぼ等しいゲート開口部１０をＳｉ3
Ｎ4膜３に形成する（同図（ｂ）参照）。次に、Ａｌ膜
５を除去した後（同図（ｃ）参照）、開口部１０よりも
広幅の開口を有するレジストパターン４ｂを形成する。
さらに、ＳｉＯ2 膜２に対してウェットエッチング（フ
ッ酸等による）を行って、ＳｉＯ2 膜２を開口させ、ゲ
ート開口部１０をＧａＡｓ基板１の表面まで貫通させる
（同図（ｄ）参照）。そして、このゲート開口部１０に
電極材料であるゲートメタルを堆積し、ＧａＡｓ基板１
の活性領域にコンタクトするＴ型ゲート７を形成する
（同図（ｅ）参照）。
【０００５】
【発明が解決しようとする課題】上記図４（ａ）〜
（ｅ）に示す工程によって形成されるいわゆるＴ型ゲー
トであるゲート電極７は、微細なゲート長をもつように
形成されているので、の活性領域に形成されるトランジ
スタのチャネル長が短くなり、微細化，高速動作性に適
した構造となっている。
（ｅ）に示す工程によって形成されるいわゆるＴ型ゲー
トであるゲート電極７は、微細なゲート長をもつように
形成されているので、の活性領域に形成されるトランジ
スタのチャネル長が短くなり、微細化，高速動作性に適
した構造となっている。
【０００６】しかしながら、上記のような製造工程にお
いて、例えば０．３μｍ程度の微細なゲート長を有する
Ｔ型ゲートを形成しようとすると、以下のような問題が
あった。すなわち、図４（ｄ）に示す状態からゲート開
口部１０にゲートメタルを堆積する際に、ゲート開口部
１０の内部ではＧａＡｓ基板１の上面にゲートメタルが
同図の断面内で山状に堆積していくが、同時にＳｉ3 Ｎ
4 膜３の上にもゲートメタルが堆積していく。そのと
き、ゲート開口部１０の上端縁に堆積したゲートメタル
は、上方だけなく横方向にも付着して堆積していくの
で、ゲート開口部１０の上端がゲートメタルによって庇
状に覆われる。従って、ゲート長となるゲート開口部１
０の横方向の寸法が狭いときには、ゲート開口部１０の
内部でＧａＡｓ基板１上に堆積していくゲートメタルが
ゲート開口部１０の上端に達するまでに、この庇状に堆
積したゲートメタルがゲート開口部１０の上端を塞いで
しまうことがある。そのため、ゲート開口部１０の内部
で、ゲートメタルが下方から上端まで連続的に接続され
ない状態となって、断線を生じる虞れがあった。また、
断線に至らなくても、ゲートメタルの上部が極めて細く
なるために電気抵抗が増大して、高速動作性を損ねる虞
れがあった。図５は、上記従来の方法で形成されたＴ型
ゲートのＳＥＭ写真を示し、ゲート開口部の内部でゲー
トメタルが山状に堆積され、上端付近で極めて細くなっ
ているのがわかる。
いて、例えば０．３μｍ程度の微細なゲート長を有する
Ｔ型ゲートを形成しようとすると、以下のような問題が
あった。すなわち、図４（ｄ）に示す状態からゲート開
口部１０にゲートメタルを堆積する際に、ゲート開口部
１０の内部ではＧａＡｓ基板１の上面にゲートメタルが
同図の断面内で山状に堆積していくが、同時にＳｉ3 Ｎ
4 膜３の上にもゲートメタルが堆積していく。そのと
き、ゲート開口部１０の上端縁に堆積したゲートメタル
は、上方だけなく横方向にも付着して堆積していくの
で、ゲート開口部１０の上端がゲートメタルによって庇
状に覆われる。従って、ゲート長となるゲート開口部１
０の横方向の寸法が狭いときには、ゲート開口部１０の
内部でＧａＡｓ基板１上に堆積していくゲートメタルが
ゲート開口部１０の上端に達するまでに、この庇状に堆
積したゲートメタルがゲート開口部１０の上端を塞いで
しまうことがある。そのため、ゲート開口部１０の内部
で、ゲートメタルが下方から上端まで連続的に接続され
ない状態となって、断線を生じる虞れがあった。また、
断線に至らなくても、ゲートメタルの上部が極めて細く
なるために電気抵抗が増大して、高速動作性を損ねる虞
れがあった。図５は、上記従来の方法で形成されたＴ型
ゲートのＳＥＭ写真を示し、ゲート開口部の内部でゲー
トメタルが山状に堆積され、上端付近で極めて細くなっ
ているのがわかる。
【０００７】本発明の第１の目的は、いわゆるＴ型ゲー
トの形状を改善し、特に絶縁膜のコンタクトホール内の
上部におけるゲートメタルのゲート長さ方向の寸法の減
小や断線を有効に防止しうる形状とすることで、半導体
装置の信頼性及び高速動作性の向上を図ることにある。
トの形状を改善し、特に絶縁膜のコンタクトホール内の
上部におけるゲートメタルのゲート長さ方向の寸法の減
小や断線を有効に防止しうる形状とすることで、半導体
装置の信頼性及び高速動作性の向上を図ることにある。
【０００８】また、第２の目的は、絶縁膜に異方性エッ
チングを施す場合、そのエッチングにより除去される領
域の横方向の寸法は、その直上に多少の空間があって
も、さらに上方に狭い開口部を有するマスクがあれば、
その狭い開口部に応じた寸法で絶縁膜が開口されるとい
う点に着目し、微細な開口部を有するマスクを用いて、
絶縁膜にコンタクトホールであるゲート開口部を形成す
る際、絶縁膜の上部では等方性エッチングを行い、その
後絶縁膜の下部では異方性エッチングを行うことによ
り、断面形状の改善されたゲート電極を有する半導体装
置の製造方法を提供することにある。
チングを施す場合、そのエッチングにより除去される領
域の横方向の寸法は、その直上に多少の空間があって
も、さらに上方に狭い開口部を有するマスクがあれば、
その狭い開口部に応じた寸法で絶縁膜が開口されるとい
う点に着目し、微細な開口部を有するマスクを用いて、
絶縁膜にコンタクトホールであるゲート開口部を形成す
る際、絶縁膜の上部では等方性エッチングを行い、その
後絶縁膜の下部では異方性エッチングを行うことによ
り、断面形状の改善されたゲート電極を有する半導体装
置の製造方法を提供することにある。
【０００９】
【課題を解決するための手段】上記目的を達成するた
め、請求項１の発明が具体的に講じた手段は、半導体装
置として、半導体基板と、上記半導体基板上に形成され
た絶縁膜と、上記絶縁膜を貫通して上記半導体基板の活
性領域にコンタクトするように設けられたゲート電極と
を設け、上記ゲート電極を、ゲート幅方向に直交する断
面内で、下部から上方に向かって徐々にゲート長さ方向
の寸法が拡大してなるほぼＹ字状の断面形状を有するよ
うに構成したものである。
め、請求項１の発明が具体的に講じた手段は、半導体装
置として、半導体基板と、上記半導体基板上に形成され
た絶縁膜と、上記絶縁膜を貫通して上記半導体基板の活
性領域にコンタクトするように設けられたゲート電極と
を設け、上記ゲート電極を、ゲート幅方向に直交する断
面内で、下部から上方に向かって徐々にゲート長さ方向
の寸法が拡大してなるほぼＹ字状の断面形状を有するよ
うに構成したものである。
【００１０】請求項２の発明の講じた手段は、上記請求
項１の発明において、上記半導体基板をＧａＡｓ基板と
し、半導体装置を高周波用トランジスタとしたものであ
る。
項１の発明において、上記半導体基板をＧａＡｓ基板と
し、半導体装置を高周波用トランジスタとしたものであ
る。
【００１１】請求項３の発明の講じた手段は、上記請求
項１又は２の発明において、上記ゲート電極のゲート長
の寸法は、０．５μｍ以下としたものである。
項１又は２の発明において、上記ゲート電極のゲート長
の寸法は、０．５μｍ以下としたものである。
【００１２】請求項４の発明の講じた手段は、半導体装
置の製造工程として、半導体基板の上方に絶縁膜を形成
する工程と、上記絶縁膜上に、上記絶縁膜のエッチング
剤に対する抵抗性を有する材料を用いて、所定部位に設
計ゲート長に対応する微細寸法の開口部を有するマスク
を形成する工程と、上記マスクの開口部の下方に位置す
る絶縁膜のうち上部を等方性エッチングにより除去した
後、絶縁膜の下部を異方性エッチングにより除去し、ゲ
ート開口部を形成する工程と、上記マスクを除去する工
程と、上記ゲート開口部に導電性物質を堆積して、ゲー
ト電極を形成する工程とを設けた方法である。
置の製造工程として、半導体基板の上方に絶縁膜を形成
する工程と、上記絶縁膜上に、上記絶縁膜のエッチング
剤に対する抵抗性を有する材料を用いて、所定部位に設
計ゲート長に対応する微細寸法の開口部を有するマスク
を形成する工程と、上記マスクの開口部の下方に位置す
る絶縁膜のうち上部を等方性エッチングにより除去した
後、絶縁膜の下部を異方性エッチングにより除去し、ゲ
ート開口部を形成する工程と、上記マスクを除去する工
程と、上記ゲート開口部に導電性物質を堆積して、ゲー
ト電極を形成する工程とを設けた方法である。
【００１３】請求項５の発明の講じた手段は、上記請求
項４の発明に加えて、上記絶縁膜を形成する工程の前
に、半導体基板上に下敷酸化膜を形成する工程と、マス
クを除去した後に、ウェットエッチングを行って下敷酸
化膜を除去する工程とを設けた方法である。
項４の発明に加えて、上記絶縁膜を形成する工程の前
に、半導体基板上に下敷酸化膜を形成する工程と、マス
クを除去した後に、ウェットエッチングを行って下敷酸
化膜を除去する工程とを設けた方法である。
【００１４】
【作用】以上の構成により、請求項１の発明では、半導
体基板の活性領域に形成されるトランジスタにおいて、
ゲート電極のゲート長さ方向の寸法が下部から上方に向
かって徐々に拡大し、ゲート電極が全体としてほぼＹ字
状の断面形状を有しているので、ゲート電極の上部で寸
法の減小やゲートメタルの断線が生じることがなく、接
続不良や電気抵抗の増大が防止される。従って、高い信
頼性と高速動作性とが得られることになる。
体基板の活性領域に形成されるトランジスタにおいて、
ゲート電極のゲート長さ方向の寸法が下部から上方に向
かって徐々に拡大し、ゲート電極が全体としてほぼＹ字
状の断面形状を有しているので、ゲート電極の上部で寸
法の減小やゲートメタルの断線が生じることがなく、接
続不良や電気抵抗の増大が防止される。従って、高い信
頼性と高速動作性とが得られることになる。
【００１５】請求項２の発明では、特に高周波用トラン
ジスタでは高速動作性が強く要求され、微細なゲート長
を形成する必要があるが、かかる場合にも、電気抵抗が
低く抑制されるので、高速動作性が損なわれることがな
く、優れた高周波特性を有する半導体装置が得られるこ
とになる。
ジスタでは高速動作性が強く要求され、微細なゲート長
を形成する必要があるが、かかる場合にも、電気抵抗が
低く抑制されるので、高速動作性が損なわれることがな
く、優れた高周波特性を有する半導体装置が得られるこ
とになる。
【００１６】請求項３の発明では、特にゲート長が０．
５μｍ以下のゲート電極を有する半導体装置では、接続
不良や電気抵抗の増大が生じやすいが、かかる場合に
も、高い信頼性と高速動作性が維持されることになる。
５μｍ以下のゲート電極を有する半導体装置では、接続
不良や電気抵抗の増大が生じやすいが、かかる場合に
も、高い信頼性と高速動作性が維持されることになる。
【００１７】請求項４の発明では、ゲート開口部を形成
する工程で、マスク開口部の下方に位置する絶縁膜のう
ち上部が等方性エッチングされることで、絶縁膜の上部
はマスク開口部の寸法よりも広く除去される。その後、
絶縁膜の下部が異方性エッチングにより除去されるが、
上方に微細寸法のマスクが設けられているので、エッチ
ングにより除去されるゲート開口部は下方に向かって次
第に狭くなり、最終的にほぼマスク開口部の寸法つまり
設計ゲート長に対応した微細寸法となる。つまり、ゲー
ト開口部は下方で狭く上方に向かって徐々に拡大する傾
斜した側面を有している。したがって、マスクが除去さ
れた状態でゲート開口部に導電性物質が堆積される際、
ゲート開口部上端の開口寸法はマスクの開口寸法よりも
広くなっているので、絶縁膜の上に導電性物質が堆積さ
れ、この導電性物質が横方向に庇状に延びても、ゲート
開口部内に導電性物質が十分供給され、導電性物質の堆
積中にゲート開口部が塞がれるのが防止される。また、
傾斜したゲート開口部の側面に沿って導電性物質が堆積
していくので、ほぼＹ字状の断面形状を有するゲート電
極が形成される。したがって、上記請求項１の発明にお
ける高い信頼性と高速動作性とを有する半導体装置が形
成されることになる。
する工程で、マスク開口部の下方に位置する絶縁膜のう
ち上部が等方性エッチングされることで、絶縁膜の上部
はマスク開口部の寸法よりも広く除去される。その後、
絶縁膜の下部が異方性エッチングにより除去されるが、
上方に微細寸法のマスクが設けられているので、エッチ
ングにより除去されるゲート開口部は下方に向かって次
第に狭くなり、最終的にほぼマスク開口部の寸法つまり
設計ゲート長に対応した微細寸法となる。つまり、ゲー
ト開口部は下方で狭く上方に向かって徐々に拡大する傾
斜した側面を有している。したがって、マスクが除去さ
れた状態でゲート開口部に導電性物質が堆積される際、
ゲート開口部上端の開口寸法はマスクの開口寸法よりも
広くなっているので、絶縁膜の上に導電性物質が堆積さ
れ、この導電性物質が横方向に庇状に延びても、ゲート
開口部内に導電性物質が十分供給され、導電性物質の堆
積中にゲート開口部が塞がれるのが防止される。また、
傾斜したゲート開口部の側面に沿って導電性物質が堆積
していくので、ほぼＹ字状の断面形状を有するゲート電
極が形成される。したがって、上記請求項１の発明にお
ける高い信頼性と高速動作性とを有する半導体装置が形
成されることになる。
【００１８】請求項５の発明では、絶縁膜の下方に下敷
酸化膜が形成されていることで、絶縁膜と半導体基板と
の熱膨張率差に起因する応力の発生や密着性の悪化が抑
制される。そして、この下敷酸化膜にゲート開口部を形
成する際、ウェットエッチングにより下敷酸化膜が除去
されるので、異方性エッチングによる半導体基板の損傷
が回避される。
酸化膜が形成されていることで、絶縁膜と半導体基板と
の熱膨張率差に起因する応力の発生や密着性の悪化が抑
制される。そして、この下敷酸化膜にゲート開口部を形
成する際、ウェットエッチングにより下敷酸化膜が除去
されるので、異方性エッチングによる半導体基板の損傷
が回避される。
【００１９】
【実施例】以下、本発明の実施例について、図面を参照
しながら説明する。
しながら説明する。
【００２０】図１（ａ）〜（ｅ）及び図２（ａ）〜
（ｅ）は、化合物半導体集積回路のゲートの製造工程を
示す断面図である。
（ｅ）は、化合物半導体集積回路のゲートの製造工程を
示す断面図である。
【００２１】まず、図１（ａ）に示すように、ＧａＡｓ
基板１上に、厚さが約１００ｎｍのＳｉＯ2 膜２及び厚
さが約３００ｎｍのＳｉ3 Ｎ4 膜３からなる二層絶縁膜
を形成する。ただし、本発明は、この二層絶縁膜の代わ
りにＳｉＯ2 膜等の単層膜や、３層以上の多層膜を形成
したものにも適用し得る。
基板１上に、厚さが約１００ｎｍのＳｉＯ2 膜２及び厚
さが約３００ｎｍのＳｉ3 Ｎ4 膜３からなる二層絶縁膜
を形成する。ただし、本発明は、この二層絶縁膜の代わ
りにＳｉＯ2 膜等の単層膜や、３層以上の多層膜を形成
したものにも適用し得る。
【００２２】次に、同図（ｂ）に示すように、Ｓｉ3 Ｎ
4 膜３の上にフォトレジストを塗布してレジスト膜４を
形成し、さらに、同図（ｃ）に示すように、５：１のｉ
線ステッパーを用いてパターン寸法０．５μｍのフォト
リソグラフィを行った後、現像してレジストパターン４
ａを形成する。
4 膜３の上にフォトレジストを塗布してレジスト膜４を
形成し、さらに、同図（ｃ）に示すように、５：１のｉ
線ステッパーを用いてパターン寸法０．５μｍのフォト
リソグラフィを行った後、現像してレジストパターン４
ａを形成する。
【００２３】次に、同図（ｄ）に示すように、レジスト
パターン４ａを酸素プラズマ中で等方的にエッチングし
て、レジストパターン４ａを縮小し、同図（ｅ）に示す
ように、上記Ｓｉ3 Ｎ4 膜３及び縮小されたレジストパ
ターン４ａの全面上にＡｌを蒸着し、１００ｎｍの厚み
でＡｌ膜５を形成する。
パターン４ａを酸素プラズマ中で等方的にエッチングし
て、レジストパターン４ａを縮小し、同図（ｅ）に示す
ように、上記Ｓｉ3 Ｎ4 膜３及び縮小されたレジストパ
ターン４ａの全面上にＡｌを蒸着し、１００ｎｍの厚み
でＡｌ膜５を形成する。
【００２４】そして、図２（ａ）に示すように、レジス
トパターン４ａが形成されている部分でＡｌ膜５と共に
レジストパターン４ａを除去するリフトオフを行って、
Ａｌ膜５の一部を開口して、マスク開口部９を形成す
る。このとき、上記図１（ａ）〜（ｅ）のようなリフト
オフ法によるマスク形成を行ったことで、このマスクの
開口部９のゲート長さ方向に対応する寸法は極めて微細
なもの（例えば０．３μｍ以下）となっている。
トパターン４ａが形成されている部分でＡｌ膜５と共に
レジストパターン４ａを除去するリフトオフを行って、
Ａｌ膜５の一部を開口して、マスク開口部９を形成す
る。このとき、上記図１（ａ）〜（ｅ）のようなリフト
オフ法によるマスク形成を行ったことで、このマスクの
開口部９のゲート長さ方向に対応する寸法は極めて微細
なもの（例えば０．３μｍ以下）となっている。
【００２５】そして、同図（ｂ）に示すように、マスク
開口部９が形成されたＡｌ膜５をエッチングマスクとし
て、四フッ化（ＣＦ4 ）プラズマに晒すいわゆるアッシ
ングを行うことにより、Ｓｉ3 Ｎ4 膜３の厚さの約１／
２を等方的にエッチングする。この等方性エッチングに
よってＳｉ3 Ｎ4 膜３の上部には、マスク開口部９の横
方向の寸法よりも広い上側開口部１０ａが形成される。
なお、エッチング条件は、例えばＣＦ4 ／０2 混合ガス
の流量が４５／５ｓｃｃｍ、高周波パワーは１００Ｗ、
圧力０．４Ｔｏｒｒである。
開口部９が形成されたＡｌ膜５をエッチングマスクとし
て、四フッ化（ＣＦ4 ）プラズマに晒すいわゆるアッシ
ングを行うことにより、Ｓｉ3 Ｎ4 膜３の厚さの約１／
２を等方的にエッチングする。この等方性エッチングに
よってＳｉ3 Ｎ4 膜３の上部には、マスク開口部９の横
方向の寸法よりも広い上側開口部１０ａが形成される。
なお、エッチング条件は、例えばＣＦ4 ／０2 混合ガス
の流量が４５／５ｓｃｃｍ、高周波パワーは１００Ｗ、
圧力０．４Ｔｏｒｒである。
【００２６】次に、図２（ｃ）に示すように、ＣＦ4 ガ
スエッチングによる反応性イオンエッチング（ＲＩＥ）
により、Ｓｉ3 Ｎ4 膜３の残部である１／２の厚み分を
異方性エッチングエッチングにより除去する。これによ
り、Ｓｉ3 Ｎ4 膜３の下部には、下方に向かって少しず
つ狭くなりマスク開口部９の寸法にほぼ等しい寸法でＳ
ｉＯ2 膜２の表面まで達する下側開口部１０ｂが形成さ
れる。つまり、下部から上方に向かって開くように傾斜
をもった開口部が形成されている。なお、エッチング条
件は、ＣＦ4 ガスの流量が５０ｓｃｃｍ、高周波パワー
１００Ｗ、圧力０．０８Ｔｏｒｒである。
スエッチングによる反応性イオンエッチング（ＲＩＥ）
により、Ｓｉ3 Ｎ4 膜３の残部である１／２の厚み分を
異方性エッチングエッチングにより除去する。これによ
り、Ｓｉ3 Ｎ4 膜３の下部には、下方に向かって少しず
つ狭くなりマスク開口部９の寸法にほぼ等しい寸法でＳ
ｉＯ2 膜２の表面まで達する下側開口部１０ｂが形成さ
れる。つまり、下部から上方に向かって開くように傾斜
をもった開口部が形成されている。なお、エッチング条
件は、ＣＦ4 ガスの流量が５０ｓｃｃｍ、高周波パワー
１００Ｗ、圧力０．０８Ｔｏｒｒである。
【００２７】次に、図２（ｄ）に示すように、塩酸水溶
液（あるいはＮａＯＨ，ＫＯＨ水溶液等）でＡｌ膜５を
除去し、Ｓｉ3 Ｎ4 膜３の上にゲート電極用のレジスト
パターン４ｂを形成し、ＳｉＯ2 膜２をフッ酸系エッチ
ング液でエッチングする。これにより、ＳｉＯ2 膜に
は、Ｓｉ3 Ｎ4 膜３の下側開口部１０ｂよりも広い開口
が形成され、全体として、カップ状のゲート開口部１０
が形成される。なお、このウェットエッチングでは、異
方性エッチングのようにＧａＡｓ基板１に損傷を与えな
い。
液（あるいはＮａＯＨ，ＫＯＨ水溶液等）でＡｌ膜５を
除去し、Ｓｉ3 Ｎ4 膜３の上にゲート電極用のレジスト
パターン４ｂを形成し、ＳｉＯ2 膜２をフッ酸系エッチ
ング液でエッチングする。これにより、ＳｉＯ2 膜に
は、Ｓｉ3 Ｎ4 膜３の下側開口部１０ｂよりも広い開口
が形成され、全体として、カップ状のゲート開口部１０
が形成される。なお、このウェットエッチングでは、異
方性エッチングのようにＧａＡｓ基板１に損傷を与えな
い。
【００２８】次に、図２（ｅ），（ｆ）に示すように、
基板全体の上にゲートメタルの蒸着を行ってから、リフ
トオフにより、断面形状がほぼＹ字状のゲート電極７を
形成する。
基板全体の上にゲートメタルの蒸着を行ってから、リフ
トオフにより、断面形状がほぼＹ字状のゲート電極７を
形成する。
【００２９】図３は、上記製造方法により形成されたゲ
ート電極のＳＥＭ写真を示し、約０．１７μｍのゲート
パターンが形成されている。そして、この写真では上記
図５の写真のごとく、ゲート電極７のゲート開口部１０
の上部付近におけるゲート長さ方向の寸法の減小はほと
んど見られないことが確認された。
ート電極のＳＥＭ写真を示し、約０．１７μｍのゲート
パターンが形成されている。そして、この写真では上記
図５の写真のごとく、ゲート電極７のゲート開口部１０
の上部付近におけるゲート長さ方向の寸法の減小はほと
んど見られないことが確認された。
【００３０】上記実施例では、上述のごとく、Ｓｉ3 Ｎ
4 膜３（絶縁膜）にコンタクトホールであるゲート開口
部１０を形成する際、Ｓｉ3 Ｎ4 膜３の上部を等方性エ
ッチングにより除去して、マスクとなるＡｌ膜５の開口
部９の寸法よりも広がった上側開口部１０ａを形成した
後、等方性エッチングを行って、Ｓｉ3 Ｎ4 膜３の下部
に、マスク開口部９の寸法とほぼ同じ寸法になるまで徐
々に狭くなる下側開口部１０ｂを形成するようにしてい
る。したがって、ゲート開口部１０におけるＳｉ3 Ｎ4
膜３は、マスク開口部９の寸法にほぼ等しい寸法から上
方に向かって開く方向に傾斜した形状となる。そして、
この上方からゲートメタルが堆積されるので、上方の広
幅のＳｉ3 Ｎ4 膜の開口縁付近でゲートメタルが横方向
に付着しても、開口が塞がれるまでにゲート開口部１０
内に堆積されていくゲートメタルが上方に達する。すな
わち、傾斜した側面にゲートメタルが堆積していくこと
で、ゲート幅方向に垂直な断面内で、ほぼＹ字状の断面
形状を有するゲート電極７が形成される。
4 膜３（絶縁膜）にコンタクトホールであるゲート開口
部１０を形成する際、Ｓｉ3 Ｎ4 膜３の上部を等方性エ
ッチングにより除去して、マスクとなるＡｌ膜５の開口
部９の寸法よりも広がった上側開口部１０ａを形成した
後、等方性エッチングを行って、Ｓｉ3 Ｎ4 膜３の下部
に、マスク開口部９の寸法とほぼ同じ寸法になるまで徐
々に狭くなる下側開口部１０ｂを形成するようにしてい
る。したがって、ゲート開口部１０におけるＳｉ3 Ｎ4
膜３は、マスク開口部９の寸法にほぼ等しい寸法から上
方に向かって開く方向に傾斜した形状となる。そして、
この上方からゲートメタルが堆積されるので、上方の広
幅のＳｉ3 Ｎ4 膜の開口縁付近でゲートメタルが横方向
に付着しても、開口が塞がれるまでにゲート開口部１０
内に堆積されていくゲートメタルが上方に達する。すな
わち、傾斜した側面にゲートメタルが堆積していくこと
で、ゲート幅方向に垂直な断面内で、ほぼＹ字状の断面
形状を有するゲート電極７が形成される。
【００３１】以上のように、ほぼＹ字状の断面形状を有
するゲート電極７が形成されることで、従来のようなゲ
ートメタルがゲート開口部１０内の上部付近でゲート長
さ方向の寸法が減小することによる接続不良の発生や電
気抵抗値の増大が防止され、高速動作性と信頼性との向
上を図ることができるのである。
するゲート電極７が形成されることで、従来のようなゲ
ートメタルがゲート開口部１０内の上部付近でゲート長
さ方向の寸法が減小することによる接続不良の発生や電
気抵抗値の増大が防止され、高速動作性と信頼性との向
上を図ることができるのである。
【００３２】なお、上記実施例では、絶縁膜であるＳｉ
3 Ｎ4 膜３とＧａＡｓ基板１との間に下敷酸化膜である
ＳｉＯ2 膜２を介設し、ゲート開口部１０を形成する際
には、このＳｉＯ2 膜２をウェットエッチングにより除
去するようにしているので、ゲート開口部１０の下端の
寸法がＳｉ3 Ｎ4 膜３の下側開口部１０ｂの寸法よりも
広くなっているが、ゲートメタル蒸着の際には、下側開
口部１０ｂの寸法よりもほとんど広くならないので、最
終的なゲート電極７のゲート長はマスクの開口部９の寸
法にほぼ等しい微細なものとなっている。したがって、
高周波用トランジスタに要求される高速動作性を損ねる
ことはない。
3 Ｎ4 膜３とＧａＡｓ基板１との間に下敷酸化膜である
ＳｉＯ2 膜２を介設し、ゲート開口部１０を形成する際
には、このＳｉＯ2 膜２をウェットエッチングにより除
去するようにしているので、ゲート開口部１０の下端の
寸法がＳｉ3 Ｎ4 膜３の下側開口部１０ｂの寸法よりも
広くなっているが、ゲートメタル蒸着の際には、下側開
口部１０ｂの寸法よりもほとんど広くならないので、最
終的なゲート電極７のゲート長はマスクの開口部９の寸
法にほぼ等しい微細なものとなっている。したがって、
高周波用トランジスタに要求される高速動作性を損ねる
ことはない。
【００３３】上記下敷酸化膜であるＳｉＯ2 膜は必ずし
も設ける必要はない。ただし、絶縁膜がＳｉ3 Ｎ4 膜の
場合、下敷酸化膜を設けることで、下地の半導体基板と
の密着性を向上させ、あるいは応力の発生を抑制しう
る。そのとき、上記実施例のごとく、Ｓｉ3 Ｎ4 膜３の
下部のみを異方性エッチングにより除去し、ＳｉＯ2 膜
２はウェットエッチングにより除去することで、下地で
ある半導体基板の異方性エッチングによる損傷を回避す
ることができる利点がある。
も設ける必要はない。ただし、絶縁膜がＳｉ3 Ｎ4 膜の
場合、下敷酸化膜を設けることで、下地の半導体基板と
の密着性を向上させ、あるいは応力の発生を抑制しう
る。そのとき、上記実施例のごとく、Ｓｉ3 Ｎ4 膜３の
下部のみを異方性エッチングにより除去し、ＳｉＯ2 膜
２はウェットエッチングにより除去することで、下地で
ある半導体基板の異方性エッチングによる損傷を回避す
ることができる利点がある。
【００３４】なお、上記実施例では、Ｓｉ3 Ｎ4 膜３の
厚さの約１／２に相当する上部分を等方性エッチングす
るようにしたが、本発明はかかる実施例に限定されるも
のではない。ただし、等方性エッチングにより除去する
部分があまりに大きいと、下側開口部１０ｂの寸法を絞
り切れなくなり、最終的にゲート長がマスク開口部９の
寸法よりも大きくなってしまう虞れがあるが、その場合
でも、マスク開口部９の寸法を小さめにしておけば、本
発明の効果は得られる。
厚さの約１／２に相当する上部分を等方性エッチングす
るようにしたが、本発明はかかる実施例に限定されるも
のではない。ただし、等方性エッチングにより除去する
部分があまりに大きいと、下側開口部１０ｂの寸法を絞
り切れなくなり、最終的にゲート長がマスク開口部９の
寸法よりも大きくなってしまう虞れがあるが、その場合
でも、マスク開口部９の寸法を小さめにしておけば、本
発明の効果は得られる。
【００３５】また、上記実施例では、半導体基板をＧａ
Ａｓ基板としたが、本発明はかかる実施例に限定される
ものではなく、Ｓｉ基板や、ＧａＡｓ基板以外の化合物
半導体基板についても適用することができる。
Ａｓ基板としたが、本発明はかかる実施例に限定される
ものではなく、Ｓｉ基板や、ＧａＡｓ基板以外の化合物
半導体基板についても適用することができる。
【００３６】さらに、上記実施例におけるマスクである
Ａｌ膜５のパターンを形成する方法は上記実施例のよう
なリフトオフ法等に限定されるものでないことはいうま
でもない。
Ａｌ膜５のパターンを形成する方法は上記実施例のよう
なリフトオフ法等に限定されるものでないことはいうま
でもない。
【００３７】
【発明の効果】以上説明したように、請求項１の発明に
よれば、半導体装置の構成として、ゲート幅方向に直交
する断面内で、下端のゲート長に相当する寸法から上方
に向かって徐々に拡大するほぼＹ字状の断面形状を有す
るゲート電極を設ける構成としたので、ゲート電極の断
線や、ゲート電極の電気抵抗の増大を有効に防止するこ
とができ、よって、信頼性と高速動作性との向上を図る
ことができる。
よれば、半導体装置の構成として、ゲート幅方向に直交
する断面内で、下端のゲート長に相当する寸法から上方
に向かって徐々に拡大するほぼＹ字状の断面形状を有す
るゲート電極を設ける構成としたので、ゲート電極の断
線や、ゲート電極の電気抵抗の増大を有効に防止するこ
とができ、よって、信頼性と高速動作性との向上を図る
ことができる。
【００３８】請求項２の発明によれば、上記請求項１の
発明を、ＧａＡｓ基板に形成された高周波用トランジス
タに適用したので、優れた高周波特性を有する半導体装
置を得ることができる。
発明を、ＧａＡｓ基板に形成された高周波用トランジス
タに適用したので、優れた高周波特性を有する半導体装
置を得ることができる。
【００３９】請求項３の発明によれば、上記請求項１又
は２の発明を、ゲート長が０．５μｍ以下のゲート電極
を有する半導体装置に適用したので、かかる断線や電気
抵抗の増大が生じやすい極めて微細なゲート長を有する
半導体装置についても、高い信頼性と高速動作性とを発
揮することができる。
は２の発明を、ゲート長が０．５μｍ以下のゲート電極
を有する半導体装置に適用したので、かかる断線や電気
抵抗の増大が生じやすい極めて微細なゲート長を有する
半導体装置についても、高い信頼性と高速動作性とを発
揮することができる。
【００４０】請求項４の発明によれば、半導体装置の製
造方法として、微細寸法の開口部を有するマスクを用い
てゲート開口部を形成する工程で、マスク開口部の下方
に位置する絶縁膜のうち上部を等方性エッチングした
後、下部を異方性エッチングするようにしたので、上方
に向かって徐々に拡大する傾斜した側面を有するゲート
開口部が形成されることで、その後の工程でほぼＹ字状
のゲート電極を形成することができ、よって、上記請求
項１の発明における高い信頼性と高速動作性とを有する
半導体装置を製造することができる。
造方法として、微細寸法の開口部を有するマスクを用い
てゲート開口部を形成する工程で、マスク開口部の下方
に位置する絶縁膜のうち上部を等方性エッチングした
後、下部を異方性エッチングするようにしたので、上方
に向かって徐々に拡大する傾斜した側面を有するゲート
開口部が形成されることで、その後の工程でほぼＹ字状
のゲート電極を形成することができ、よって、上記請求
項１の発明における高い信頼性と高速動作性とを有する
半導体装置を製造することができる。
【００４１】請求項５の発明によれば、上記請求項４の
発明において、絶縁膜と半導体基板との間に下敷酸化膜
を形成し、絶縁膜を等方性エッチング，異方性エッチン
グにより除去した後、下敷絶縁膜をウェットエッチング
により除去するようにしたので、絶縁膜と半導体基板と
のなじみがよくなるとともに、下敷酸化膜を異方性エッ
チングで除去する際に生じうる半導体基板の損傷が回避
されることになる。
発明において、絶縁膜と半導体基板との間に下敷酸化膜
を形成し、絶縁膜を等方性エッチング，異方性エッチン
グにより除去した後、下敷絶縁膜をウェットエッチング
により除去するようにしたので、絶縁膜と半導体基板と
のなじみがよくなるとともに、下敷酸化膜を異方性エッ
チングで除去する際に生じうる半導体基板の損傷が回避
されることになる。
【図１】実施例に係る半導体装置のゲート開口部形成用
のマスクを形成するまでの工程における基板の断面図で
ある。
のマスクを形成するまでの工程における基板の断面図で
ある。
【図２】実施例に係る半導体装置のゲート開口部形成用
のマスク形成後ゲート電極を形成するまでの工程におけ
る基板の断面図である。
のマスク形成後ゲート電極を形成するまでの工程におけ
る基板の断面図である。
【図３】実施例の製造方法で形成された半導体装置のゲ
ート電極部の構造を示すＳＥＭ写真図である。
ート電極部の構造を示すＳＥＭ写真図である。
【図４】従来のゲート電極の形成工程における基板の断
面図である。
面図である。
【図５】従来の製造方法で形成された半導体装置のゲー
ト電極部の構造を示すＳＥＭ写真図である。
ト電極部の構造を示すＳＥＭ写真図である。
１ ＧａＡｓ基板（半導体基板） ２ ＳｉＯ2 基板（下敷酸化膜） ３ Ｓｉ3 Ｎ4 基板（絶縁膜） ４ レジスト膜 ４ａ，４ｂ レジストパターン ５ Ａｌ膜（マスク） ７ ゲート電極 ９ マスク開口部 １０ ゲート開口部
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/28 ３０１ Ｈ 8826−4Ｍ 21/027 21/3065 Ｈ０１Ｌ 21/302 Ｍ 9171−4Ｍ 29/80 Ｆ (72)発明者 田邊 充 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 西井 勝則 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 田村 彰良 大阪府門真市大字門真1006番地 松下電器 産業株式会社内
Claims (5)
- 【請求項１】 半導体基板と、 上記半導体基板上に形成された絶縁膜と、 上記絶縁膜を貫通して上記半導体基板の活性領域にコン
タクトするように設けられたゲート電極とを備えるとと
もに、 上記ゲート電極は、ゲート幅方向に直交する断面内で、
下部から上方に向かって徐々にゲート長さ方向の寸法が
拡大してなるほぼＹ字状の断面形状を有することを特徴
とする半導体装置。 - 【請求項２】 請求項１記載の半導体装置において、 上記半導体基板はＧａＡｓ基板であり、半導体装置は高
周波用トランジスタであることを特徴とする半導体装
置。 - 【請求項３】 請求項１又は２記載の半導体装置におい
て、 上記ゲート電極のゲート長の寸法は、０．５μｍ以下で
あることを特徴とする半導体装置。 - 【請求項４】 半導体基板の上方に絶縁膜を形成する工
程と、 上記絶縁膜上に、上記絶縁膜のエッチング剤に対する抵
抗性を有する材料を用いて、所定部位に設計ゲート長に
対応する微細寸法の開口部を有するマスクを形成する工
程と、 上記マスクの開口部の下方に位置する絶縁膜のうち上部
を等方性エッチングにより除去した後、絶縁膜の下部を
異方性エッチングにより除去し、ゲート開口部を形成す
る工程と、 上記マスクを除去する工程と、 上記ゲート開口部に導電性物質を堆積して、ゲート電極
を形成する工程とを備えたことを特徴とする半導体装置
の製造方法。 - 【請求項５】 請求項４記載の半導体装置の製造方法に
おいて、 上記絶縁膜を形成する工程の前に、半導体基板上に下敷
酸化膜を形成する工程と、 マスクを除去した後に、ウェットエッチングを行って下
敷酸化膜を除去する工程とを備えたことを特徴とする半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34778393A JPH07183315A (ja) | 1993-12-24 | 1993-12-24 | 半導体装置及び半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34778393A JPH07183315A (ja) | 1993-12-24 | 1993-12-24 | 半導体装置及び半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07183315A true JPH07183315A (ja) | 1995-07-21 |
Family
ID=18392554
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34778393A Pending JPH07183315A (ja) | 1993-12-24 | 1993-12-24 | 半導体装置及び半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07183315A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6235626B1 (en) | 1997-11-28 | 2001-05-22 | Nec Corporation | Method of forming a gate electrode using an insulating film with an opening pattern |
| WO2006080109A1 (ja) * | 2005-01-25 | 2006-08-03 | Fujitsu Limited | Ｍｉｓ構造を有する半導体装置及びその製造方法 |
| US7311850B2 (en) | 2001-11-01 | 2007-12-25 | Tdk Corporation | Method of forming patterned thin film and method of fabricating micro device |
| JP2008166469A (ja) * | 2006-12-28 | 2008-07-17 | Fujitsu Ltd | 窒化物半導体装置とその製造方法 |
| US10043803B2 (en) | 2015-12-29 | 2018-08-07 | Samsung Electronics Co., Ltd. | Semiconductor device having gate electrodes with stacked metal layers |
-
1993
- 1993-12-24 JP JP34778393A patent/JPH07183315A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6235626B1 (en) | 1997-11-28 | 2001-05-22 | Nec Corporation | Method of forming a gate electrode using an insulating film with an opening pattern |
| US7311850B2 (en) | 2001-11-01 | 2007-12-25 | Tdk Corporation | Method of forming patterned thin film and method of fabricating micro device |
| WO2006080109A1 (ja) * | 2005-01-25 | 2006-08-03 | Fujitsu Limited | Ｍｉｓ構造を有する半導体装置及びその製造方法 |
| JPWO2006080109A1 (ja) * | 2005-01-25 | 2008-06-19 | 富士通株式会社 | Ｍｉｓ構造を有する半導体装置及びその製造方法 |
| US7910955B2 (en) | 2005-01-25 | 2011-03-22 | Fujitsu Limited | Semiconductor device having MIS structure and its manufacture method |
| JP4845872B2 (ja) * | 2005-01-25 | 2011-12-28 | 富士通株式会社 | Ｍｉｓ構造を有する半導体装置及びその製造方法 |
| JP2008166469A (ja) * | 2006-12-28 | 2008-07-17 | Fujitsu Ltd | 窒化物半導体装置とその製造方法 |
| US8519441B2 (en) | 2006-12-28 | 2013-08-27 | Fujitsu Limited | High speed high power nitride semiconductor device |
| US10043803B2 (en) | 2015-12-29 | 2018-08-07 | Samsung Electronics Co., Ltd. | Semiconductor device having gate electrodes with stacked metal layers |
| US10468411B2 (en) | 2015-12-29 | 2019-11-05 | Samsung Electronics Co., Ltd. | Semiconductor device having a multi-portion gate electrode |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4417439B2 (ja) | エッチング・ストップ層を利用する半導体装置構造とその方法 | |
| JPH05283359A (ja) | 改良型自己整合型コンタクトプロセス | |
| KR900001834B1 (ko) | 반도체장치의 제조방법 | |
| JPH07183315A (ja) | 半導体装置及び半導体装置の製造方法 | |
| KR100243280B1 (ko) | 반도체장치의 게이트패턴 및 그 제조방법 | |
| US6060371A (en) | Process for forming a trench device isolation region on a semiconductor substrate | |
| JP3135052B2 (ja) | 半導体装置及びその製造方法 | |
| JPH0697288A (ja) | 半導体装置の製造方法 | |
| JPH07297174A (ja) | 半導体装置の製造方法 | |
| JPH07235594A (ja) | 半導体装置の製造方法 | |
| JP2591480B2 (ja) | 半導体装置およびその製造方法 | |
| JPH0653334A (ja) | 半導体装置の製造方法 | |
| JP2715877B2 (ja) | 半導体装置の製造方法 | |
| KR100265850B1 (ko) | 반도체장치의금속배선형성방법 | |
| JPH11265934A (ja) | 接続部の形成方法 | |
| JPH05198530A (ja) | 半導体装置の製造方法 | |
| JPH07297280A (ja) | 半導体装置の製造方法 | |
| JPH05109729A (ja) | 半導体装置 | |
| JPS5933849A (ja) | 半導体装置およびその製造方法 | |
| JPH06151352A (ja) | 半導体装置の製造方法 | |
| KR20050002010A (ko) | 반도체 소자의 콘택홀 형성방법 | |
| JPH0774249A (ja) | 半導体装置の製造方法 | |
| JPH09270463A (ja) | コンタクト孔の形成方法 | |
| JPS60103615A (ja) | 半導体装置 | |
| JPH0964174A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20001128 |