KR100265850B1 - 반도체장치의금속배선형성방법 - Google Patents

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Abstract

본 발명은 금속배선 공정시 알루미늄의 매립불량 및 보이드로 인한 소자의 동작속도를 개선하도록 한 반도체 장치의 금속배선 형성 방법에 관한 것으로, 이를 위한 본 발명은 소정 공정이 완료된 반도체 기판 상에 상기 반도체 기판의 일부를 노출시키는 절연막을 형성하는 제 1 단계, 상기 노출된 반도체 기판을 포함한 절연막을 충분히 매립하도록 플러그용 텅스텐을 형성하는 제 2 단계, 상기 텅스텐 상부에 상기 반도체 기판의 노출 폭보다 큰 폭을 갖는 하드마스크를 형성하는 제 3 단계, 상기 하드마스크를 이용한 상기 텅스텐의 습식식각으로 과도 언더컷된 텅스텐플러그를 형성하는 제 4 단계, 상기 결과물 상에 알루미늄을 형성하고 전면식각하여 상기 과도언더컷된 텅스텐플러그의 측벽에 접하는 알루미늄스페이서를 형성하는 제 5 단계를 포함하여 이루어진다.

Description

반도체 장치의 금속배선 형성 방법{METHOD FOR FORMING METAL INTERCONNECTION IN SEMICONDUCTOR DEVICE}
본 발명은 반도체 제조 공정에 관한 것으로, 특히 금속 배선 공정시에 발생하는 매립불량 및 보이드를 개선하는데 적합한 반도체 장치의 금속배선 형성 방법에 관한 것이다.
일반적으로, 금속배선은 소자들간의 전기 소통이나 소자들의 상호 연결의 기능을 갖는데, 이러한 금속배선 공정은 집적회로의 수율과 신뢰도에 가장 큰 영향을 미치는 공정이다. 또한 알루미늄은 실리콘과 실리콘산화막에 대한 접착력이 우수하고, 고농도로 도핑된 실리콘(N+,P+)과의 접촉시 오믹 저항 특성을 나타냄으로 해서, 반도체 장치 제조 공정시에 금속 배선을 위한 금속 콘택의 매립 재료로서 가장 널리 사용된다.
최근에 집적회로 제조시 소자가 고집적화되므로써 소자들간의 전기적 연결을 위한 금속콘택의 크기가 작아지고, 이로 인해 금속배선 물질로 알루미늄(Al)을 이용하여 증착할 때 매립불량으로 금속배선을 위한 콘택홀 내 보이드(Void)를 발생하기 되며, 또한 금속콘택의 공간마진(Space margin)이 부족하게 되어 습식식각시 감광막 리프팅(Photoresist lifting)이 발생한다.
이하, 첨부된 도1 과 도2를 참조하여 종래기술의 금속배선 공정에 대해 상세히 설명하기로 한다.
도 1은 반도체 장치의 제조 공정 중 금속배선을 위한 콘택의 매립 물질로 알루미늄을 사용한 공정 단면도를 도시한 것으로, 종래에는 반도체기판(11) 상에 소자들간의 절연을 위한 절연층(12)을 형성한다. 상기 절연층(12)을 등방성 식각과 비등방성 식각을 함께 이용하여 와인글래스(Wine glass)으로 콘택홀을 형성하고 그 상부에 접합스파이킹(Junction spiking)을 방지하기 위한 배리어금속(Barrier metal)(13)을 형성한다. 다음으로 금속배선을 위한 알루미늄(15)을 저온에서 스퍼터링(Sputtering) 방법으로 증착한다. 이 때, 알루미늄의 단차피복성(Step coverage)의 특성으로 인한 매립 불량으로 콘택홀 내에 보이드(14)를 발생시키게 된다. 또한, 금속 콘택의 공간 여유의 부족으로 습식식각시 마스크로 사용된 포토레지스트의 이동이 발생하기도 한다.
도 2는 상기의 문제점을 보완하기 위해 개선된 종래기술로서, 텅스텐플러그(W plug)를 사용한 공정 단면도를 도시하고 있다. 도 2에 도시된 바와 같이, 기판(21)상의 절연층(22)을 비등방성 건식식각하여 우물(Well)형 콘택홀을 형성하고 그 상부에 배리어금속(23)을 도포한다. 그 상부에 고온의 화학기상증착법(Chemical Vapor Deposition; CVD)으로 텅스텐을 전면증착한 다음, 전면식각 공정을 통해 텅스텐플러그(24)를 형성한다. 그리고 저온의 스퍼터링 방법으로 알루미늄(26)을 증착한다. 이 때, 개방된 보이드(Key voide)는 알루미늄 증착시에 성장하여 큰 보이드(25')를 만들고 결과적으로 알루미늄의 매립 불량을 야기한다. 또한 텅스텐은 알루미늄과의 접촉 저항 차이로 동작속도의 문제를 초래할 수 있다.
이렇듯, 종래의 금속배선 공정은 매립특성이 불량하여 반도체 장치의 전기적 특성이 열화되는 문제점이 있다.
상기의 문제점을 해결하기 위하여 안출된 본 발명은 텅스텐 식각시에 과도한 언더컷(Undercut)을 발생시키고 그 상부에 알루미늄을 증착하여 에치백을 실시하여, 금속 배선 공정시의 매립불량을 개선하고 텅스텐을 사용할 때 나타나는 동작속도의 문제점을 개선할 수 있는 금속배선 형성 방법을 제공함에 그 목적이 있다.
도 1은 종래에 금속 배선을 위한 콘택의 매립재료로 알루미늄을 사용한 반도체 장치의 단면도,
도 2는 종래에 텅스텐플러그(W plug)를 사용한 반도체 장치의 단면도,
도 3A 내지 도 3D는 본 발명에 따른 반도체 장치의 금속배선 공정 단면도.
*도면의 주요 부분에 대한 부호의 설명*
31 : 반도체 기판 32 : 절연층
33 : 배리어금속 34' : 텅스텐
34 : 텅스텐플러그 35 : 보이드
36' : 산화막 36 : 하드마스크
37 : 알루미늄 38 : 알루미늄 스페이서
상기의 목적을 달성하기 위하여 본 발명은 소정 공정이 완료된 반도체 기판 상에 상기 반도체 기판의 일부를 노출시키는 절연막을 형성하는 제 1 단계, 상기 노출된 반도체 기판을 포함한 절연막을 충분히 매립하도록 플러그용 텅스텐을 형성하는 제 2 단계, 상기 텅스텐 상부에 상기 반도체 기판의 노출 폭보다 큰 폭을 갖는 하드마스크를 형성하는 제 3 단계, 상기 하드마스크를 이용한 상기 텅스텐의 습식식각으로 과도 언더컷된 텅스텐플러그를 형성하는 제 4 단계, 상기 결과물 상에 알루미늄을 형성하고 전면식각하여 상기 과도언더컷된 텅스텐플러그의 측벽에 접하는 알루미늄스페이서를 형성하는 제 5 단계를 포함하여 이루어짐을 특징으로 한다.
이하, 첨부도면을 참조하여 본 발명을 상세히 설명한다.
도 3A 내지 도 3D는 본 발명의 일실시예에 따른 금속배선 형성 방법을 나타낸 공정 단면도이다.
도 3A에 도시된 바와 같이, 게이트전극, 소오스/드레인 영역(도시 생략)을 포함한 소정 공정이 완료된 반도체 기판(31) 상에 소자간 절연을 위한 절연층(32)을 형성하고, 사진 및 식각 공정으로 상기 절연층(32)의 소정 부위를 선택적으로 식각하여 금속배선을 위한 콘택홀을 형성한다. 이 때, 상기 콘택홀로 인해 반도체 기판의 일정 부분이 노출된다.
이어 상기 구조 전면에 접합스파이킹(Junction spiking)을 방지하기 위해 티타늄/티타늄나이트라이드(이하 Ti/TiN)의 적층막을 스터링법으로 전면증착하여 배리어금속(33)을 형성한다.
이어 상기 배리어금속(33) 상에 화학적기상증착법(Chemical Vapor Deposition; CVD)을 이용하여 텅스텐(34)을 증착하는데, 이 때 콘택홀의 첨점 구조로 인해 콘택홀 내부에 보이드(35)가 발생하게 된다. 이어 상기 텅스텐(34) 상부에 하드마스크용 산화막(Oxide)(도시 생략)을 증착한 다음, 상기 산화막 상에 감광막을 도포하고 사진 및 식각 공정으로 선택적으로 패터닝한다. 이어 상기 패터닝된 감광막(도시 생략)을 마스크로 하고 불소(Fluorine) 계열의 가스분위기에서 산화막을 식각하여 하드마스크(36)를 형성한다. 이 때 상기 하드마스크(36)로는 포토레지스트(Photoresist)를 이용할 수 있으며, 2000Å미만의 두께로 형성되며 그 폭은 상기 콘택홀의 폭보다 큰 크기를 갖는다. 이어 상기 패터닝된 감광막을 스트립(Strip)하고 세정(Cleaning) 공정을 실시한다.
도 3B에 도시된 바와 같이, 상기 하드마스크(36)를 마스크로 하여 텅스텐(34)을 식각하는데, 이 때 등방성을 갖는 습식식각을 이용하여 텅스텐(34)의 과도한 언더컷을 발생시켜 하드마스크(36) 하부에 중심쪽으로 일정 폭 오목하고, 상기 콘택홀 내부에 형성된 보이드(35)를 노출시키지 않는 폭으로 식각하여 텅스텐플러그(34a)를 형성하며, 습식식각 후 하드마스크(36)는 제거하지 않고 남겨둔다. 전술한 바와 같이 통상의 기술과 달리 보이드의 노출을 방지하기 위해 텅스텐(34) 상부에 하드마스크(36)를 형성한 다음, 상기 하드마스크(36)를 이용하여 텅스텐(34)을 습식식각하므로써 텅스텐플러그(34a)를 형성한다.
도 3C에 도시된 바와 같이, 상기 결과물 상부에 금속배선 물질로서 알루미늄(37)을 증착한다.
도 3D에 도시된 바와 같이, 상기 알루미늄(37)을 전면식각하여 상기 오목한 모양의 텅스텐플러그(34a)의 측벽에 접하는 알루미늄스페이서(38)를 형성한다. 이 때, 상기 알루미늄(37)은 염소(Cl)계 가스로 전면식각하는데, 상기 하드마스크(36)는 식각하지 않고 상기 배리어금속(33)을 동시에 전면식각한다.
이처럼 알루미늄(37)을 전면식각하면 텅스텐플러그(34a)의 면적을 감소시킴과 동시에 알루미늄스페이서(38)의 면적을 증가시킬 수 있게 되어 전체적인 금속배선의 저항을 감소시켜 소자의 동작속도를 향상시킬 수 있다.
그리고 텅스텐플러그(34a) 형성 후 하드마스크(36)를 제거하지 않기 때문에 알루미늄스페이서(38)의 면적이 증가하게 되고, 하드마스크를 제거할 경우보다 충분히 금속배선 콘택의 여유 공간을 확보할 수 있다. 또한 텅스텐(34) 식각시 콘택홀 부위가 오픈되지 않으므로 보이드(35)에 따른 알루미늄(37)의 매립불량을 방지할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기와 같이 본 발명은 텅스텐플러그의 면적을 감소시키고 알루미늄의 면적을 증가시켜 접촉저항을 감소시킬 수 있으므로 소자의 동작속도를 향상시킬 수 있으며, 콘택홀에 발생된 보이드의 노출을 방지하여 알루미늄의 매립불량을 향상시킬 수 있으므로 소자의 신뢰성을 개선시킬 수 있는 효과가 있다.

Claims (5)

  1. 소정 공정이 완료된 반도체 기판 상에 상기 반도체 기판의 일부를 노출시키는 절연막을 형성하는 제 1 단계;
    상기 노출된 반도체 기판을 포함한 절연막을 충분히 매립하도록 플러그용 텅스텐을 형성하는 제 2 단계;
    상기 텅스텐 상부에 상기 반도체 기판의 노출 폭보다 큰 폭을 갖는 하드마스크를 형성하는 제 3 단계;
    상기 하드마스크를 이용한 상기 텅스텐의 습식식각으로 과도 언더컷된 텅스텐플러그를 형성하는 제 4 단계; 및
    상기 결과물 상에 알루미늄을 형성하고 전면식각하여 상기 과도언더컷된 텅스텐플러그의 측벽에 접하는 알루미늄스페이서를 형성하는 제 5 단계
    를 포함하여 이루어짐을 특징으로 하는 반도체 장치의 금속 배선 형성 방법.
  2. 제 1 항에 있어서,
    상기 제 2 단계는,
    상기 플러그용 텅스텐을 형성하기 전에 배리어금속막을 형성하는 단계를 더 포함하여 이루어짐을 특징으로 하는 반도체 장치의 금속배선 형성 방법.
  3. 제 1 항에 있어서,
    상기 제 3 단계에서,
    상기 하드마스크로는 산화막 또는 감광막을 이용하는 것을 특징으로 하는 반도체 장치의 금속배선 형성 방법.
  4. 제 1 항에 있어서,
    상기 제 5 단계에서,
    상기 알루미늄스페이서 형성시 상기 하드마스크를 잔류시키는 것을 특징으로 하는 반도체 장치의 금속배선 형성 방법.
  5. 제 1 항에 있어서,
    상기 제 5 단계에서,
    상기 알루미늄을 전면식각할 시 염소분위기의 건식식각 공정을 실시하는 것을 특징으로 하는 반도체 장치의 금속배선 형성 방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100473161B1 (ko) * 1997-12-31 2005-06-22 주식회사 하이닉스반도체 반도체소자의금속배선형성방법

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