JPH02231739A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH02231739A JPH02231739A JP5223689A JP5223689A JPH02231739A JP H02231739 A JPH02231739 A JP H02231739A JP 5223689 A JP5223689 A JP 5223689A JP 5223689 A JP5223689 A JP 5223689A JP H02231739 A JPH02231739 A JP H02231739A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体装置及びその製造方法に関し、特に
半導体基板に溝部を形成し、その中に素子分離用の絶縁
物を埋設したり、渭形キャバンタを形成したりするもの
である． 〔従来の技術〕 従来の半導体装置及びその製造方法について、半導体基
板に形成された溝部に絶縁物を埋設して素子分離領域を
形成するものに例をとり、第４図および第５図に基づい
て説明する． 第４図（Ａ），（Ｂ）は特開昭６３−２５７２４４号公
報に示された従来の半導体装置の構造を示す断面図であ
り、図において、１はシリコン基板、２は素子領域α，
βを分離するためシリコン基板１に形成された溝部、５
はシリコン基板１の表面と同じ高さ（第４図（Ａ））、
あるいはシリコン基板１の表面よりも突出した形状（第
４図（Ｂ））になる様、前記渭部２に埋め込まれた絶縁
物である．ここに絶縁物５としてはＣ Ｖ Ｄ （ Ｃ
ｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）
酸化膜等が用いられる． 次に、第４図（Ｂ）に示した半導体装置についその製造
方法を第５図（Ａ）〜（｝Ｉ）に基づいて説明する．■
まず、第５図（Ａ）に示す様にシリコン基板１上に例え
ば数１００λ程度の薄い熱酸化膜６と、第１の絶縁膜と
しての例えば数１０００人程度の比較的厚い窒化膜７と
、シリコン基板１をエッチングする際のマスクとなる絶
縁膜、例えばＣＶＤ酸化膜８とをその順に形成する．こ
こで、熱酸化膜６は、後に窒化膜７を除去する際にシリ
コン基板１を保護するために設けられたものであり、窒
化膜７を除去する際にシリコン基板１に与える損傷が問
題とならない場合には熱酸化膜６を形成する必要はない
． ■次に、第５図（Ｂ）に示す様に、フォトリソグラフィ
ーによって前記ＣＶＤ酸化膜８をエッチングする． ■そして前記ＣＶＤ酸化膜８のパターンをマスクにして
、窒化膜７、熱酸化膜６をエッチングして溝部２を形成
する箇所に窓開けを行う（第５図（ｃ）参照）． ■次に、窓開けされたパターンをマスクとして、異方性
の反応性イオンエッチングによりシリコン基板１に渭部
２を形成する（第５図（Ｄ）参照）．■そして、ＣＶＤ
酸化膜８を除去した後、素子分離用の絶縁膜として例え
ばＣＶＤ酸化１１５を堆積して、このＣＶＤ酸化１ｇ！
５によって渭部２を埋め込む（第５図（Ｅ）参照）． ■そして前記溝部２の窪みが表面にできるだけ現れない
ようにするために、ＣＶＤ酸化膜５の上にフォトレジス
ト４を厚く塗布する（第５図（Ｆ）参照）． ■このフォトレジスト９とＣＶＤ酸化１ｇＩ５とがほぼ
同じ速度でエッチングされるように、フ才．トレジスト
９とＣＶＤ酸化膜５とを平坦にプラズマエッチングして
行き、窒化膜７に達したところでエッチング処理を停止
する（第５図（Ｇ）参照）．■最後に、窒化膜７を熱燐
酸あるいはプラズマエッチングなどによって険去し、さ
らに、熱酸化膜６をエッチングしてシリコン基板ｌの表
面を露出させる（第５図（Ｈ）参照》． ■これにより、第４図（Ｂ）に示した様なシリコン基板
１の表面から突出した絶縁物５を形成した半導体装置を
得ることができる．但し、窒化膜７の除去によって、絶
縁物５をシリコン基板１の表面から突出させることがで
きるから、この熱酸化膜６の除去は必ずしも必要ではな
い、なお、上述した製造方法の説明では省略したが、Ｃ
ＶＤ酸化膜５を埋め込む前に、溝部２内へチャネルカッ
ト用のボロンを注入したり、熱酸化膜を形成したりする
処理等が適宜に行われている． 〔発明が解決しようとする課題〕 従来の半導体装置は以上のように構成され、溝部２に埋
め込才れた絶縁物５がシリコン基板１の表面と同一面の
高さを有するもの（第４図（Ａ）参照》、あるいはシリ
コン基板１の表面よりも突出させた形状のもの（第４図
（Ｂ）参照）が存在するが、この構造だと素子分離領域
が形成された後に行われる素子形成過程において次のよ
うな問題点が生じる．例えば、トランジスタのゲートを
形成する工程や酸化膜エッチング工程などにおいて希釈
したフッ化水素やフッ化アンモニウムによるエッチング
処理が行われるが、前記溝部２に埋め込まれた絶縁物た
るＣＶＤ酸化膜５は、素子形成過程でシリコン基板１に
形成される熱酸化膜（図示せず）よりも前記エッチング
処理液に対してのエッチング速度が速いために、ＣＶＤ
酸化膜５がシリコン基板１の表面よりも下に落ち込んで
しまう．しかも、このようにして生じた溝部２の段差は
急峻なために、後にゲート電極や配線を形成する際に、
前部段差部に沿ってゲート電極材料や配線材料のエッチ
ング残渣が生じ易く、隣接配線関で短絡現象を引き起こ
すなどの問題を生じる．そして、また素子動作時の電界
集中が段差部のエッジに発生するなどの問題点があった
． この発明は上記のような従来の問題点を解消するために
なされたもので、例えば、後工程においてゲート電極や
配線を形成する際に、絶縁物が埋め込まれる溝部と半導
体基板との境目にエッチング残渣が生じに＜＜、素子動
作時に電界集中が起こらない様な溝部を有する半導体装
置を提供することを目的とする． 〔課題を解決するための手段〕 ■この出願に係る半導体装置の発明は、半導体基板の一
主面に渭部が形成された半導体装置において、前記一主
面から前記溝部の側面にかけての縁が滑らかな曲面を有
するように形成されたものである． ■この出願に係る半導体装置の製造方法の第１の発明は
、半導体基板の一主面上に第１の絶縁膜及びその上に第
２の絶縁膜を形成し、溝部を形成しようとする前記半導
体基板の上部にあたる前記第１の絶縁膜及び第２の絶縁
膜を除去する工程と、前記第２の絶縁膜をエッチング用
マスクとして前記第１の絶縁膜をオーバーサイズにエッ
チングする工程と、前記第２の絶縁膜と前記オーバーサ
イズにエッチングされた第１の絶縁膜とから成る段差を
有するエッチングマスクを介して異方性エッチングを行
い半導体基板の一主面に溝部を形成する工程からなるも
のである． ■この出願に係る半導体装置の製造方法の第２の発明は
、半導体基板の一主面上に第１の絶縁膜及びその上に第
２の絶縁膜を形成し、溝部を形成しようとする前記半導
体基板の上部にあたる前記第１の絶縁膜及び第２の絶縁
膜を除去する工程と、前記第１及び第２の絶縁膜をエッ
チングマスクとして異方性エッチングを行い前記半導体
基板の一主面に渭部を形成する工程と、前記第２の絶縁
膜をエッチングマスクとして前記第１の絶縁膜をオーバ
ーサイズにエッチングする工程と、前記第２の絶縁膜と
前記オーバーサイズにエッチングされた第１の絶縁膜と
からなる段差を有するエッチングマスクを介して前記渭
部の縁を滑らかな曲面となるようエッチングする工程と
からなるものである． 〔作用〕 ■この出願に係る半導体装置の発明は、半導体基板に設
けた溝部の縁をなめらかな曲面に形成することにより、
当該縁部での電界集中、エッチング残渣または断線等を
防ぐことができる．■この出願に係る半導体装置の製造
方法の発明は、オーバーサイズにエッチングされた第１
の絶縁膜と第２の絶縁膜とからなる段差を有するエッチ
ングマスクを介して、溝部の縁をなめらかな曲面に形成
しようとするものである． 〔実施例〕 以下、この発明の一実施例を図について説明する． （Ｉ）第１図はこの発明に係る半導体装置の溝部に素子
分離用の絶縁膜を形成させた構造を示したものであり、
（Ａ）図は絶縁物を基板表面と同じ高さに埋設した断面
図、（Ｂ）図は絶縁物を基板表面より突出させた断面図
である． 図において、１はシリコン基板、２は素子領域α，βを
分離するためにシリコン基板１に形成された渭部、３は
シリコン基板１の表面から前記溝部２の側面にかけてな
めらかな曲面を有している縁である．５はシリコン基板
１の表面とほぼ同じ高さ（第１図（Ａ））を有するか、
あるいは突出した形状（第１図（Ｂ））を有する素子分
離用絶縁膜である．なおこの絶縁膜は例えばＣＶＤ酸化
膜等により形成されている． この半導体装置において、溝部２の開口部の縁３がなめ
らかな曲面となっているため、後工程でゲート電極や配
線層を形成する際に、エッチング残渣や隣接配線間で短
絡現象もなく、素子動作時の電界分布の局所集中を防ぐ
ことができる．特に第１図ＣＢ）に示す様に渭部２に埋
め込まれた素子分離用絶縁膜５をシリコン基板１の表面
よりも突出させることにより、後のエッチング処理によ
り当該絶縁膜５が基板表面より落ち込むことがない．し
かも、基板表面から突出した絶縁物のエッジ部（第１図
（Ｂ）のγ）はエッチング処理により滑らかになり、ゲ
ート電極や配線形成工程において特にエッチング残渣が
生じにくくなる利点がある．（ＩＩ）次に前記半導体装
置についての第１の製造方法の発明を、第２図（Ａ）〜
（｝ｌ）に従って説明する．■まず、第２図（Ａ）に示
す様に、シリコン基板１上に例えば２００人程度の薄い
熱酸化膜６と第１の絶縁膜として３０００人程度の窒化
膜７と、シリコン基板１をエッチングする際のマスクと
なる第２の絶縁膜例えばＣＶＤ酸化膜８ ３０００人を
その順に形成する．ここで熱酸化膜６は、後に窒化膜７
を除去する際にシリコン基板１の表面を保護するために
設けられている． ■次に、第２図（Ｂ）に示す様にフォトリソグラフィー
によって前記ＣＶＤ酸化膜８、窒化膜７、熱酸化膜６を
例えばフッ素系のエッチングを施し、溝部２を形成する
箇所に窓開けを行う．■そして、窓開けしたＣＶＤ酸化
膜８をマスクとして、窒化膜７と熱酸化膜６を０．３〜
０．５μ１程度プラズマエッチングによりオーバーサイ
ズにパターンを形成する（第２図（Ｃ）参照）．■その
後、ＣＶＤ酸化膜８と段差のついた窒化膜７、熱酸化膜
６をマスクにして、塩素系ガスによる異方性の反応性イ
オンエッチングによりシリコン基板１に溝部２を形成す
る《第２図（Ｄ）参照》．この時、異方性のためにエー
ツチングするイオン種やラジカルが基板に対して垂直に
進んで来るが、途中に段差を有するマスクが形成されて
おり、前記ＣＶＤ酸化膜８のマスクの影になっているオ
ーバーサイズ部分４の所にも、前記イオン種又はラジカ
ルが散乱されてわずかながらも斜めに入射し、渭部２の
縁のエッチングが進む．しかも、窓に近い程イオン種や
ラジカルの数は多くなっているのでエッチングが窓の距
離によって進み方が異なり、基板の表面から溝部の側面
にかけてなめらかな縁が得られることになる． ■そして、ＣＶＤ酸化膜８を除去した後、素子分離用の
絶縁腹であるＣＶＤ酸化膜５を堆積させて溝部２を埋め
込む（第２図（Ｅ）参照）．■次に、溝部２の窪みが表
面に出来るだけ現れないようにするために、ＣＶＤ酸化
膜５の上にフォトレジスト９を厚く塗布する（第２図（
Ｆ）参照》．■このフォトレジスト９とＣＶＤ酸化膜５
とがほぼ同じエッチング速度でプラズマエッチングされ
て行き窒化膜７に達した所で少しオーバーエッチングさ
れエッチング処理を停止する（第２図（Ｇ）参照）．こ
こで、窒素ガスの検出によりエッチングの窒化Ｊ１１７
に達したことを知ることができる．■次に、窒化膜７を
熱燐酸あるいはプラズマエッチングなどによって除去す
る．さらに熱酸化膜６をエッチングしてシリコン基板１
の表面を露出させる（第２図（Ｈ）参照）． 以上のようにして、第１図（Ｂ）に示した素子分離領域
を有する半導体装置を得る． ＜１）次に、この出願に係る半導体装置についての第２
の製造方法の発明を、第３図に基づいて説明する． ■まず、シリコン基板１上に、２００人程度の熱酸化膜
６と、第１の絶縁膜として３０００人程度の窒化膜７と
、その上に第２の絶縁膜として３０００人程度のＣＶＤ
酸化膜８をこの順に形成した後、フォトリソグラフィー
により前記ＣＶＤ酸化膜８、窒化膜７、熱酸化膜６をエ
ッチングして、溝部２を形成する箇所に窓開けを行う（
第３図（Ａ）参照》．■次に、第３図に示す様に前記窓
開けを行った箇所を通して、シリコン基板１を塩素系ガ
スによる異方性の反応性イオンエッチングを施し、シリ
コン基板１に溝部２を形成する． ■次に、第３図（Ｃ）に示す様に前記ＣＶＤ酸化膜８を
エッチングマスクとして、窒化膜７と熱酸化膜６を０．
３〜０．５μｍ程度プラズマエッチングして、オーバー
サイズのパターンを形成する．■次に、前記ＣＶＤ酸化
膜′８と段差のついた窒化膜７及び熱酸化膜６をマスク
にして、異方性（あるいは等方性）の反応性イオンエッ
チングを施し、シリコン基板１に設けた溝部２の開口部
の縁をなめらかな曲面を有する縁３に加工する（第３図
（Ｄ）参照）． ■その後、第２図（Ｅ）〜（Ｈ）について説明したもの
と同様の工程により第１図（Ｂ）に示した半導体装置が
得られる． （ＩＶ）■なお、上述の実施例では、溝部２に埋め込ま
れたＣＶＤ酸化膜５のエッチバックを途中で止めるため
に第１の絶縁膜として窒化膜７を用いたが、これはノン
ドープの多結晶シリコン膜などを用いてもよい．■また
、上記実施例では、窒化膜７の上に第２の絶縁膜として
ＣＶＤ酸化膜８をデボさせていたが、これは別の物質で
もよく、三層レジストで使用されるボトムレジストや普
通のレジストであってもよく、上記実施例と同様の効果
を得られる． ■また、上記実施例では半導体装置の講部に、素子分離
用の絶縁膜を形成させたものを示したが、前記溝部にキ
ャパシタ等を形成させるものであってもよく、広く溝部
を有する半導体装置一最に適用できる． 〔発明の効果〕 以上のように、この出願に係る半導体装置の発明によれ
ば、半導体基板に形成された溝部の縁がなめらかな曲面
に形成されているため、後に絶縁物を埋設したり、ゲー
ト電極や配線を形成する際に、エッチング残渣や隣接配
線間での短絡現象等もなく、素子動作時の電界分布の局
所集中も避けることができ、信頼性の優れた装置が得ら
れる効果がある。
半導体基板に溝部を形成し、その中に素子分離用の絶縁
物を埋設したり、渭形キャバンタを形成したりするもの
である． 〔従来の技術〕 従来の半導体装置及びその製造方法について、半導体基
板に形成された溝部に絶縁物を埋設して素子分離領域を
形成するものに例をとり、第４図および第５図に基づい
て説明する． 第４図（Ａ），（Ｂ）は特開昭６３−２５７２４４号公
報に示された従来の半導体装置の構造を示す断面図であ
り、図において、１はシリコン基板、２は素子領域α，
βを分離するためシリコン基板１に形成された溝部、５
はシリコン基板１の表面と同じ高さ（第４図（Ａ））、
あるいはシリコン基板１の表面よりも突出した形状（第
４図（Ｂ））になる様、前記渭部２に埋め込まれた絶縁
物である．ここに絶縁物５としてはＣ Ｖ Ｄ （ Ｃ
ｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）
酸化膜等が用いられる． 次に、第４図（Ｂ）に示した半導体装置についその製造
方法を第５図（Ａ）〜（｝Ｉ）に基づいて説明する．■
まず、第５図（Ａ）に示す様にシリコン基板１上に例え
ば数１００λ程度の薄い熱酸化膜６と、第１の絶縁膜と
しての例えば数１０００人程度の比較的厚い窒化膜７と
、シリコン基板１をエッチングする際のマスクとなる絶
縁膜、例えばＣＶＤ酸化膜８とをその順に形成する．こ
こで、熱酸化膜６は、後に窒化膜７を除去する際にシリ
コン基板１を保護するために設けられたものであり、窒
化膜７を除去する際にシリコン基板１に与える損傷が問
題とならない場合には熱酸化膜６を形成する必要はない
． ■次に、第５図（Ｂ）に示す様に、フォトリソグラフィ
ーによって前記ＣＶＤ酸化膜８をエッチングする． ■そして前記ＣＶＤ酸化膜８のパターンをマスクにして
、窒化膜７、熱酸化膜６をエッチングして溝部２を形成
する箇所に窓開けを行う（第５図（ｃ）参照）． ■次に、窓開けされたパターンをマスクとして、異方性
の反応性イオンエッチングによりシリコン基板１に渭部
２を形成する（第５図（Ｄ）参照）．■そして、ＣＶＤ
酸化膜８を除去した後、素子分離用の絶縁膜として例え
ばＣＶＤ酸化１１５を堆積して、このＣＶＤ酸化１ｇ！
５によって渭部２を埋め込む（第５図（Ｅ）参照）． ■そして前記溝部２の窪みが表面にできるだけ現れない
ようにするために、ＣＶＤ酸化膜５の上にフォトレジス
ト４を厚く塗布する（第５図（Ｆ）参照）． ■このフォトレジスト９とＣＶＤ酸化１ｇＩ５とがほぼ
同じ速度でエッチングされるように、フ才．トレジスト
９とＣＶＤ酸化膜５とを平坦にプラズマエッチングして
行き、窒化膜７に達したところでエッチング処理を停止
する（第５図（Ｇ）参照）．■最後に、窒化膜７を熱燐
酸あるいはプラズマエッチングなどによって険去し、さ
らに、熱酸化膜６をエッチングしてシリコン基板ｌの表
面を露出させる（第５図（Ｈ）参照》． ■これにより、第４図（Ｂ）に示した様なシリコン基板
１の表面から突出した絶縁物５を形成した半導体装置を
得ることができる．但し、窒化膜７の除去によって、絶
縁物５をシリコン基板１の表面から突出させることがで
きるから、この熱酸化膜６の除去は必ずしも必要ではな
い、なお、上述した製造方法の説明では省略したが、Ｃ
ＶＤ酸化膜５を埋め込む前に、溝部２内へチャネルカッ
ト用のボロンを注入したり、熱酸化膜を形成したりする
処理等が適宜に行われている． 〔発明が解決しようとする課題〕 従来の半導体装置は以上のように構成され、溝部２に埋
め込才れた絶縁物５がシリコン基板１の表面と同一面の
高さを有するもの（第４図（Ａ）参照》、あるいはシリ
コン基板１の表面よりも突出させた形状のもの（第４図
（Ｂ）参照）が存在するが、この構造だと素子分離領域
が形成された後に行われる素子形成過程において次のよ
うな問題点が生じる．例えば、トランジスタのゲートを
形成する工程や酸化膜エッチング工程などにおいて希釈
したフッ化水素やフッ化アンモニウムによるエッチング
処理が行われるが、前記溝部２に埋め込まれた絶縁物た
るＣＶＤ酸化膜５は、素子形成過程でシリコン基板１に
形成される熱酸化膜（図示せず）よりも前記エッチング
処理液に対してのエッチング速度が速いために、ＣＶＤ
酸化膜５がシリコン基板１の表面よりも下に落ち込んで
しまう．しかも、このようにして生じた溝部２の段差は
急峻なために、後にゲート電極や配線を形成する際に、
前部段差部に沿ってゲート電極材料や配線材料のエッチ
ング残渣が生じ易く、隣接配線関で短絡現象を引き起こ
すなどの問題を生じる．そして、また素子動作時の電界
集中が段差部のエッジに発生するなどの問題点があった
． この発明は上記のような従来の問題点を解消するために
なされたもので、例えば、後工程においてゲート電極や
配線を形成する際に、絶縁物が埋め込まれる溝部と半導
体基板との境目にエッチング残渣が生じに＜＜、素子動
作時に電界集中が起こらない様な溝部を有する半導体装
置を提供することを目的とする． 〔課題を解決するための手段〕 ■この出願に係る半導体装置の発明は、半導体基板の一
主面に渭部が形成された半導体装置において、前記一主
面から前記溝部の側面にかけての縁が滑らかな曲面を有
するように形成されたものである． ■この出願に係る半導体装置の製造方法の第１の発明は
、半導体基板の一主面上に第１の絶縁膜及びその上に第
２の絶縁膜を形成し、溝部を形成しようとする前記半導
体基板の上部にあたる前記第１の絶縁膜及び第２の絶縁
膜を除去する工程と、前記第２の絶縁膜をエッチング用
マスクとして前記第１の絶縁膜をオーバーサイズにエッ
チングする工程と、前記第２の絶縁膜と前記オーバーサ
イズにエッチングされた第１の絶縁膜とから成る段差を
有するエッチングマスクを介して異方性エッチングを行
い半導体基板の一主面に溝部を形成する工程からなるも
のである． ■この出願に係る半導体装置の製造方法の第２の発明は
、半導体基板の一主面上に第１の絶縁膜及びその上に第
２の絶縁膜を形成し、溝部を形成しようとする前記半導
体基板の上部にあたる前記第１の絶縁膜及び第２の絶縁
膜を除去する工程と、前記第１及び第２の絶縁膜をエッ
チングマスクとして異方性エッチングを行い前記半導体
基板の一主面に渭部を形成する工程と、前記第２の絶縁
膜をエッチングマスクとして前記第１の絶縁膜をオーバ
ーサイズにエッチングする工程と、前記第２の絶縁膜と
前記オーバーサイズにエッチングされた第１の絶縁膜と
からなる段差を有するエッチングマスクを介して前記渭
部の縁を滑らかな曲面となるようエッチングする工程と
からなるものである． 〔作用〕 ■この出願に係る半導体装置の発明は、半導体基板に設
けた溝部の縁をなめらかな曲面に形成することにより、
当該縁部での電界集中、エッチング残渣または断線等を
防ぐことができる．■この出願に係る半導体装置の製造
方法の発明は、オーバーサイズにエッチングされた第１
の絶縁膜と第２の絶縁膜とからなる段差を有するエッチ
ングマスクを介して、溝部の縁をなめらかな曲面に形成
しようとするものである． 〔実施例〕 以下、この発明の一実施例を図について説明する． （Ｉ）第１図はこの発明に係る半導体装置の溝部に素子
分離用の絶縁膜を形成させた構造を示したものであり、
（Ａ）図は絶縁物を基板表面と同じ高さに埋設した断面
図、（Ｂ）図は絶縁物を基板表面より突出させた断面図
である． 図において、１はシリコン基板、２は素子領域α，βを
分離するためにシリコン基板１に形成された渭部、３は
シリコン基板１の表面から前記溝部２の側面にかけてな
めらかな曲面を有している縁である．５はシリコン基板
１の表面とほぼ同じ高さ（第１図（Ａ））を有するか、
あるいは突出した形状（第１図（Ｂ））を有する素子分
離用絶縁膜である．なおこの絶縁膜は例えばＣＶＤ酸化
膜等により形成されている． この半導体装置において、溝部２の開口部の縁３がなめ
らかな曲面となっているため、後工程でゲート電極や配
線層を形成する際に、エッチング残渣や隣接配線間で短
絡現象もなく、素子動作時の電界分布の局所集中を防ぐ
ことができる．特に第１図ＣＢ）に示す様に渭部２に埋
め込まれた素子分離用絶縁膜５をシリコン基板１の表面
よりも突出させることにより、後のエッチング処理によ
り当該絶縁膜５が基板表面より落ち込むことがない．し
かも、基板表面から突出した絶縁物のエッジ部（第１図
（Ｂ）のγ）はエッチング処理により滑らかになり、ゲ
ート電極や配線形成工程において特にエッチング残渣が
生じにくくなる利点がある．（ＩＩ）次に前記半導体装
置についての第１の製造方法の発明を、第２図（Ａ）〜
（｝ｌ）に従って説明する．■まず、第２図（Ａ）に示
す様に、シリコン基板１上に例えば２００人程度の薄い
熱酸化膜６と第１の絶縁膜として３０００人程度の窒化
膜７と、シリコン基板１をエッチングする際のマスクと
なる第２の絶縁膜例えばＣＶＤ酸化膜８ ３０００人を
その順に形成する．ここで熱酸化膜６は、後に窒化膜７
を除去する際にシリコン基板１の表面を保護するために
設けられている． ■次に、第２図（Ｂ）に示す様にフォトリソグラフィー
によって前記ＣＶＤ酸化膜８、窒化膜７、熱酸化膜６を
例えばフッ素系のエッチングを施し、溝部２を形成する
箇所に窓開けを行う．■そして、窓開けしたＣＶＤ酸化
膜８をマスクとして、窒化膜７と熱酸化膜６を０．３〜
０．５μ１程度プラズマエッチングによりオーバーサイ
ズにパターンを形成する（第２図（Ｃ）参照）．■その
後、ＣＶＤ酸化膜８と段差のついた窒化膜７、熱酸化膜
６をマスクにして、塩素系ガスによる異方性の反応性イ
オンエッチングによりシリコン基板１に溝部２を形成す
る《第２図（Ｄ）参照》．この時、異方性のためにエー
ツチングするイオン種やラジカルが基板に対して垂直に
進んで来るが、途中に段差を有するマスクが形成されて
おり、前記ＣＶＤ酸化膜８のマスクの影になっているオ
ーバーサイズ部分４の所にも、前記イオン種又はラジカ
ルが散乱されてわずかながらも斜めに入射し、渭部２の
縁のエッチングが進む．しかも、窓に近い程イオン種や
ラジカルの数は多くなっているのでエッチングが窓の距
離によって進み方が異なり、基板の表面から溝部の側面
にかけてなめらかな縁が得られることになる． ■そして、ＣＶＤ酸化膜８を除去した後、素子分離用の
絶縁腹であるＣＶＤ酸化膜５を堆積させて溝部２を埋め
込む（第２図（Ｅ）参照）．■次に、溝部２の窪みが表
面に出来るだけ現れないようにするために、ＣＶＤ酸化
膜５の上にフォトレジスト９を厚く塗布する（第２図（
Ｆ）参照》．■このフォトレジスト９とＣＶＤ酸化膜５
とがほぼ同じエッチング速度でプラズマエッチングされ
て行き窒化膜７に達した所で少しオーバーエッチングさ
れエッチング処理を停止する（第２図（Ｇ）参照）．こ
こで、窒素ガスの検出によりエッチングの窒化Ｊ１１７
に達したことを知ることができる．■次に、窒化膜７を
熱燐酸あるいはプラズマエッチングなどによって除去す
る．さらに熱酸化膜６をエッチングしてシリコン基板１
の表面を露出させる（第２図（Ｈ）参照）． 以上のようにして、第１図（Ｂ）に示した素子分離領域
を有する半導体装置を得る． ＜１）次に、この出願に係る半導体装置についての第２
の製造方法の発明を、第３図に基づいて説明する． ■まず、シリコン基板１上に、２００人程度の熱酸化膜
６と、第１の絶縁膜として３０００人程度の窒化膜７と
、その上に第２の絶縁膜として３０００人程度のＣＶＤ
酸化膜８をこの順に形成した後、フォトリソグラフィー
により前記ＣＶＤ酸化膜８、窒化膜７、熱酸化膜６をエ
ッチングして、溝部２を形成する箇所に窓開けを行う（
第３図（Ａ）参照》．■次に、第３図に示す様に前記窓
開けを行った箇所を通して、シリコン基板１を塩素系ガ
スによる異方性の反応性イオンエッチングを施し、シリ
コン基板１に溝部２を形成する． ■次に、第３図（Ｃ）に示す様に前記ＣＶＤ酸化膜８を
エッチングマスクとして、窒化膜７と熱酸化膜６を０．
３〜０．５μｍ程度プラズマエッチングして、オーバー
サイズのパターンを形成する．■次に、前記ＣＶＤ酸化
膜′８と段差のついた窒化膜７及び熱酸化膜６をマスク
にして、異方性（あるいは等方性）の反応性イオンエッ
チングを施し、シリコン基板１に設けた溝部２の開口部
の縁をなめらかな曲面を有する縁３に加工する（第３図
（Ｄ）参照）． ■その後、第２図（Ｅ）〜（Ｈ）について説明したもの
と同様の工程により第１図（Ｂ）に示した半導体装置が
得られる． （ＩＶ）■なお、上述の実施例では、溝部２に埋め込ま
れたＣＶＤ酸化膜５のエッチバックを途中で止めるため
に第１の絶縁膜として窒化膜７を用いたが、これはノン
ドープの多結晶シリコン膜などを用いてもよい．■また
、上記実施例では、窒化膜７の上に第２の絶縁膜として
ＣＶＤ酸化膜８をデボさせていたが、これは別の物質で
もよく、三層レジストで使用されるボトムレジストや普
通のレジストであってもよく、上記実施例と同様の効果
を得られる． ■また、上記実施例では半導体装置の講部に、素子分離
用の絶縁膜を形成させたものを示したが、前記溝部にキ
ャパシタ等を形成させるものであってもよく、広く溝部
を有する半導体装置一最に適用できる． 〔発明の効果〕 以上のように、この出願に係る半導体装置の発明によれ
ば、半導体基板に形成された溝部の縁がなめらかな曲面
に形成されているため、後に絶縁物を埋設したり、ゲー
ト電極や配線を形成する際に、エッチング残渣や隣接配
線間での短絡現象等もなく、素子動作時の電界分布の局
所集中も避けることができ、信頼性の優れた装置が得ら
れる効果がある。
また、この出願に係る半導体装置の製造方法の発明によ
れば、前記信頼性の優れた半導体装置を、歩留りよくか
つ簡易正確に製造できる効果がある．
れば、前記信頼性の優れた半導体装置を、歩留りよくか
つ簡易正確に製造できる効果がある．
第１図（Ａ），（Ｂ）はそれぞれ半導体装置の発明の一
実施例を示す断面図、第２図（Ａ）〜（Ｈ）は半導体装
置の製造方法の第１の発明を示す断面工程図、第３図（
Ａ）〜（Ｄ＞は半導体装置の製造方法の第２の発明を示
す断面工程図、第４図（Ａ）， （Ｂ）は従来の半導体
装置を示す断面図、第５図（Ａ）〜（Ｈ）は従来の半導
体装置の製造方法を示す断面工程図である．図において
、１はシリコン基板、２は溝部、３は縁、４はオーバー
サイズ部分、５は素子分離用絶縁膜、６は熱酸化膜、７
は窒化膜（第１の絶縁膜）、８はＣＶＤ酸化膜（第２の
絶縁膜）、９はフォトレジストである．
実施例を示す断面図、第２図（Ａ）〜（Ｈ）は半導体装
置の製造方法の第１の発明を示す断面工程図、第３図（
Ａ）〜（Ｄ＞は半導体装置の製造方法の第２の発明を示
す断面工程図、第４図（Ａ）， （Ｂ）は従来の半導体
装置を示す断面図、第５図（Ａ）〜（Ｈ）は従来の半導
体装置の製造方法を示す断面工程図である．図において
、１はシリコン基板、２は溝部、３は縁、４はオーバー
サイズ部分、５は素子分離用絶縁膜、６は熱酸化膜、７
は窒化膜（第１の絶縁膜）、８はＣＶＤ酸化膜（第２の
絶縁膜）、９はフォトレジストである．
Claims (3)
- （１）半導体基板の一主面に溝部が形成された半導体装
置において、前記一主面から前記溝部の側面にかけての
縁が滑らかな曲面を有するように形成された半導体装置
。 - （２）半導体基板の一主面上に第１の絶縁膜及びその上
に第２の絶縁膜を形成し、溝部を形成しようとする前記
半導体基板の上部にあたる前記第１の絶縁膜及び第２の
絶縁膜を除去する工程と、前記第２の絶縁膜をエッチン
グマスクとして前記第１の絶縁膜をオーバーサイズにエ
ッチングする工程と、前記第２の絶縁膜と前記オーバー
サイズにエッチングされた第１の絶縁膜とから成る段差
を有するエッチングマスクを介して異方性エッチングを
行い半導体基板の一主面に溝部を形成する工程からなる
半導体装置の製造方法。 - （３）半導体基板の一主面上に第１の絶縁膜及びその上
に第２の絶縁膜を形成し、溝部を形成しようとする前記
半導体基板の上部にあたる前記第１の絶縁膜及び第２の
絶縁膜を除去する工程と、前記第１及び第２の絶縁膜を
エッチングマスクとして異方性エッチングを行い前記半
導体基板の一主面に溝部を形成する工程と、前記第２の
絶縁膜をエッチングマスクとして前記第１の絶縁膜をオ
ーバーサイズにエッチングする工程と、前記第２の絶縁
膜と前記オーバーサイズにエッチングされた第１の絶縁
膜とからなる段差を有するエッチングマスクを介して前
記溝部の縁を滑らかな曲面となるようエッチングする工
程とからなる半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1052236A JP2757919B2 (ja) | 1989-03-03 | 1989-03-03 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1052236A JP2757919B2 (ja) | 1989-03-03 | 1989-03-03 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02231739A true JPH02231739A (ja) | 1990-09-13 |
| JP2757919B2 JP2757919B2 (ja) | 1998-05-25 |
Family
ID=12909089
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1052236A Expired - Lifetime JP2757919B2 (ja) | 1989-03-03 | 1989-03-03 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2757919B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0430557A (ja) * | 1990-05-28 | 1992-02-03 | Toshiba Corp | 半導体装置の製造方法 |
| US5514832A (en) * | 1994-10-31 | 1996-05-07 | International Business Machines Corporation | Microcavity structures, fabrication processes, and applications thereof |
| US5858859A (en) * | 1990-05-28 | 1999-01-12 | Kabushiki Kaisha Toshiba | Semiconductor device having a trench for device isolation fabrication method |
| KR100252908B1 (ko) * | 1997-11-04 | 2000-04-15 | 김영환 | 반도체소자의 격리영역 형성방법 |
| KR100286901B1 (ko) * | 1998-08-20 | 2001-05-02 | 황인길 | 반도체 소자 분리를 위한 얕은 트렌치 제조 방법 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56103446A (en) * | 1980-01-22 | 1981-08-18 | Fujitsu Ltd | Semiconductor device |
| JPS5760851A (en) * | 1980-09-17 | 1982-04-13 | Hitachi Ltd | Dielectric isolation of semiconductor integrated circuit |
| JPS60219759A (ja) * | 1984-04-16 | 1985-11-02 | Nippon Telegr & Teleph Corp <Ntt> | 半導体集積回路装置の製造方法 |
-
1989
- 1989-03-03 JP JP1052236A patent/JP2757919B2/ja not_active Expired - Lifetime
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| KR100286901B1 (ko) * | 1998-08-20 | 2001-05-02 | 황인길 | 반도체 소자 분리를 위한 얕은 트렌치 제조 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2757919B2 (ja) | 1998-05-25 |
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