JPH07297280A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH07297280A JPH07297280A JP9101794A JP9101794A JPH07297280A JP H07297280 A JPH07297280 A JP H07297280A JP 9101794 A JP9101794 A JP 9101794A JP 9101794 A JP9101794 A JP 9101794A JP H07297280 A JPH07297280 A JP H07297280A
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Abstract
(57)【要約】
【目的】 ステップカバレージを向上させ配線の信頼性
を向上させる。 【構成】 シリコン基板１上にＣＶＤ法等により全面に
絶縁膜２を形成する。次に、ホトリソグラフィー工程に
よりレジストパターンを作成し、このレジストパターン
をマスクとしてコンタクトホールを開孔する。ＣＶＤ法
によりポリシリコン３、ＴｉＮ４及びＷ５を順次形成す
る。Ｗ５を全面エッチバックする。ＴｉＮ４及びポリシ
リコン３をエッチングガスＣｌ2 、圧力５mTorr で一括
してエッチングする。バリアメタルとしてＴｉＮ６、Ａ
ｌ合金として例えばＡｌ−１％Ｓｉ７を全面に形成し、
ホトリソグラフィー工程でエッチングマスクとなるレジ
ストパターン８を形成する。レジストパターン８をマス
クとしてＡｌ−１％Ｓｉ７とＴｉＮ６をエッチングした
後、レジストバターン８を除去し配線パターンの形成を
終了する。
を向上させる。 【構成】 シリコン基板１上にＣＶＤ法等により全面に
絶縁膜２を形成する。次に、ホトリソグラフィー工程に
よりレジストパターンを作成し、このレジストパターン
をマスクとしてコンタクトホールを開孔する。ＣＶＤ法
によりポリシリコン３、ＴｉＮ４及びＷ５を順次形成す
る。Ｗ５を全面エッチバックする。ＴｉＮ４及びポリシ
リコン３をエッチングガスＣｌ2 、圧力５mTorr で一括
してエッチングする。バリアメタルとしてＴｉＮ６、Ａ
ｌ合金として例えばＡｌ−１％Ｓｉ７を全面に形成し、
ホトリソグラフィー工程でエッチングマスクとなるレジ
ストパターン８を形成する。レジストパターン８をマス
クとしてＡｌ−１％Ｓｉ７とＴｉＮ６をエッチングした
後、レジストバターン８を除去し配線パターンの形成を
終了する。
Description
【０００１】
【産業上の利用分野】本発明は、コンタクトホール内に
タングステンを埋め込み、このタングステン上に配線を
形成する半導体装置の製造方法に関するものである。
タングステンを埋め込み、このタングステン上に配線を
形成する半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】従来、このような分野の技術としては、
例えば、次のような文献に記載されるものがあった。 文献；日経マイクロデバイス、５９［５］（１９９
０），Ｐ．４１−５３ 以下、タングステン（Ｗ）を全面エッチングすることに
よってコンタクトホール内に埋め込む従来の方法につい
て説明する。まず、シリコン基板上に絶縁膜を形成し、
この絶縁膜上に開口径０．８μｍのコンタクトホールを
形成し、スパッタ法により絶縁膜との密着層として膜厚
１００ｎｍのＴｉＮを形成する。このＴｉＮは次に形成
するＷの剥離防止を目的とするものである。その後、化
学的気相成長法（以下、ＣＶＤ法と呼ぶ）により、膜厚
８００ｎｍのＷを形成する。これによりコンタクトホー
ルがＷによって完全に埋まる。その後、以下のエッチン
グ条件で全面エッチバックすることによりＷ及びＴｉＮ
を順次エッチングしコンタクトホール内にＷを埋め込
む。 次に、スパッタ法により、ＴｉＮ等によりバリアメタル
層、Ａｌ−１％Ｓｉ等によりＡｌ合金を形成する。その
後、ホトリソグラフィ工程によりエッチングマスクとな
るレジストパターンを形成し、レジストパターンをマス
クとしてドライエッチング法によりＡｌ合金とバリアメ
タルをエッチングし、レジストパターンを除去してＡｌ
合金の配線パターンを形成する。
例えば、次のような文献に記載されるものがあった。 文献；日経マイクロデバイス、５９［５］（１９９
０），Ｐ．４１−５３ 以下、タングステン（Ｗ）を全面エッチングすることに
よってコンタクトホール内に埋め込む従来の方法につい
て説明する。まず、シリコン基板上に絶縁膜を形成し、
この絶縁膜上に開口径０．８μｍのコンタクトホールを
形成し、スパッタ法により絶縁膜との密着層として膜厚
１００ｎｍのＴｉＮを形成する。このＴｉＮは次に形成
するＷの剥離防止を目的とするものである。その後、化
学的気相成長法（以下、ＣＶＤ法と呼ぶ）により、膜厚
８００ｎｍのＷを形成する。これによりコンタクトホー
ルがＷによって完全に埋まる。その後、以下のエッチン
グ条件で全面エッチバックすることによりＷ及びＴｉＮ
を順次エッチングしコンタクトホール内にＷを埋め込
む。 次に、スパッタ法により、ＴｉＮ等によりバリアメタル
層、Ａｌ−１％Ｓｉ等によりＡｌ合金を形成する。その
後、ホトリソグラフィ工程によりエッチングマスクとな
るレジストパターンを形成し、レジストパターンをマス
クとしてドライエッチング法によりＡｌ合金とバリアメ
タルをエッチングし、レジストパターンを除去してＡｌ
合金の配線パターンを形成する。
【０００３】
【発明が解決しようとする課題】しかしながら、従来の
タングステンのコンタクトホール埋め込み方法において
は、次のような課題があった。 （１） 下地の絶縁膜に段差を有する場合には、配線が
ショートすることを防ぐためにＷ及びＴｉＮが絶縁膜上
に残らないようにＷのオーバエッチングを行う必要があ
り、そのためにコンタクトホール内のＷプラグ量がロス
するため、次のＡｌ合金を形成する際にステップカバレ
ージが悪化し、配線の信頼性が得られないという問題点
があった。 （２） 密着層ＴｉＮがコンタクトホールのコーナー部
でオーバーハング形状となり、この影響でコンタクトホ
ール内にＷが十分に埋め込まれず、コンタクトホール内
に空洞（以下、”す”と呼ぶ）が発生し、そのためＷを
エッチバックする際シリコン基板までもエッチングして
しまうという問題点があった。
タングステンのコンタクトホール埋め込み方法において
は、次のような課題があった。 （１） 下地の絶縁膜に段差を有する場合には、配線が
ショートすることを防ぐためにＷ及びＴｉＮが絶縁膜上
に残らないようにＷのオーバエッチングを行う必要があ
り、そのためにコンタクトホール内のＷプラグ量がロス
するため、次のＡｌ合金を形成する際にステップカバレ
ージが悪化し、配線の信頼性が得られないという問題点
があった。 （２） 密着層ＴｉＮがコンタクトホールのコーナー部
でオーバーハング形状となり、この影響でコンタクトホ
ール内にＷが十分に埋め込まれず、コンタクトホール内
に空洞（以下、”す”と呼ぶ）が発生し、そのためＷを
エッチバックする際シリコン基板までもエッチングして
しまうという問題点があった。
【０００４】
【課題を解決するための手段】第１の発明は、前記課題
を解決するために、半導体基板上に形成された絶縁膜に
コンタクトホールを開孔する工程と前記コンタクトホー
ル内にタングステンを埋め込む工程と、前記タングステ
ン上に配線を形成する工程とを有する半導体装置の製造
方法において、以下の工程を順に施す。すなわち、前記
半導体基板上に形成された絶縁膜にコンタクトホールを
開孔した後、タングステン及び前記絶縁膜に対して高い
エッチング比でエッチング可能な薄膜を形成する工程
と、前記薄膜上に密着層を形成する工程と、前記コンタ
クトホールが完全に埋まるようにタングステンを全面に
形成する工程と、前記密着層が残存するように前記タン
グステンを選択的にエッチングし前記コンタクトホール
内にタングステンを埋め込む工程と、前記絶縁膜上の密
着層を選択的にエッチングする工程と、前記絶縁膜上の
薄膜を選択的にエッチングする工程と、前記タングステ
ン上に配線を形成する工程と、を順に施す。第２の発明
は、第１の発明と同様の半導体装置の製造方法におい
て、以下の工程を順に施す。即ち、前記半導体基板上に
形成された絶縁膜上にタングステン及び前記絶縁膜に対
して高いエッチング比でエッチング可能な薄膜を形成す
る工程と、前記絶縁膜にコンタクトホールを開孔する工
程と、全面に密着層を形成する工程と、前記コンタクト
ホールが完全に埋まるようにタングステンを全面に形成
する工程と、前記密着層が残存するように前記タングス
テンを選択的にエッチングし前記コンタクトホール内に
タングステンを埋め込む工程と、前記絶縁膜上の前記密
着層を選択的にエッチングする工程と、前記絶縁膜上の
前記薄膜を選択的にエッチングする工程と、前記タング
ステン上に配線を形成する工程と、を順に施す。第３の
発明は、第２の発明において、前記薄膜の端がテーパー
形状となるコンタクトホールを開孔する。
を解決するために、半導体基板上に形成された絶縁膜に
コンタクトホールを開孔する工程と前記コンタクトホー
ル内にタングステンを埋め込む工程と、前記タングステ
ン上に配線を形成する工程とを有する半導体装置の製造
方法において、以下の工程を順に施す。すなわち、前記
半導体基板上に形成された絶縁膜にコンタクトホールを
開孔した後、タングステン及び前記絶縁膜に対して高い
エッチング比でエッチング可能な薄膜を形成する工程
と、前記薄膜上に密着層を形成する工程と、前記コンタ
クトホールが完全に埋まるようにタングステンを全面に
形成する工程と、前記密着層が残存するように前記タン
グステンを選択的にエッチングし前記コンタクトホール
内にタングステンを埋め込む工程と、前記絶縁膜上の密
着層を選択的にエッチングする工程と、前記絶縁膜上の
薄膜を選択的にエッチングする工程と、前記タングステ
ン上に配線を形成する工程と、を順に施す。第２の発明
は、第１の発明と同様の半導体装置の製造方法におい
て、以下の工程を順に施す。即ち、前記半導体基板上に
形成された絶縁膜上にタングステン及び前記絶縁膜に対
して高いエッチング比でエッチング可能な薄膜を形成す
る工程と、前記絶縁膜にコンタクトホールを開孔する工
程と、全面に密着層を形成する工程と、前記コンタクト
ホールが完全に埋まるようにタングステンを全面に形成
する工程と、前記密着層が残存するように前記タングス
テンを選択的にエッチングし前記コンタクトホール内に
タングステンを埋め込む工程と、前記絶縁膜上の前記密
着層を選択的にエッチングする工程と、前記絶縁膜上の
前記薄膜を選択的にエッチングする工程と、前記タング
ステン上に配線を形成する工程と、を順に施す。第３の
発明は、第２の発明において、前記薄膜の端がテーパー
形状となるコンタクトホールを開孔する。
【０００５】
【作用】第１の発明によれば、以上のように半導体装置
の製造方法を構成したので、コンタクトホールが完全に
埋まるようにタングステンを全面に形成した後、絶縁膜
上の密着層が残存するようにタングステンを選択的にエ
ッチングすることにより、薄膜の膜厚分だけコンタクト
ホール内のタングステン表面の位置を高くする働きがあ
る。絶縁膜上の密着層及び薄膜を選択的にエッチングす
る。この時、密着層及び薄膜のエッチング比がタングス
テンに対して高いのでタングステンがエッチングされな
い。第２の発明によれば、タングステン及び絶縁膜に対
して高いエッチング比でエッチング可能な薄膜を形成し
た後、コンタクトホールを開孔するのでコンタクトホー
ルには薄膜が形成されることがなくコンタクトホールの
開孔部を大きさを狭めることがない。第３の発明によれ
ば、薄膜の端がテーパー形状となるコンタクトホールを
開孔するので、コンタクトホールの端部の開孔部を大き
くする働きがある。従って、前記課題を解決できるので
ある。
の製造方法を構成したので、コンタクトホールが完全に
埋まるようにタングステンを全面に形成した後、絶縁膜
上の密着層が残存するようにタングステンを選択的にエ
ッチングすることにより、薄膜の膜厚分だけコンタクト
ホール内のタングステン表面の位置を高くする働きがあ
る。絶縁膜上の密着層及び薄膜を選択的にエッチングす
る。この時、密着層及び薄膜のエッチング比がタングス
テンに対して高いのでタングステンがエッチングされな
い。第２の発明によれば、タングステン及び絶縁膜に対
して高いエッチング比でエッチング可能な薄膜を形成し
た後、コンタクトホールを開孔するのでコンタクトホー
ルには薄膜が形成されることがなくコンタクトホールの
開孔部を大きさを狭めることがない。第３の発明によれ
ば、薄膜の端がテーパー形状となるコンタクトホールを
開孔するので、コンタクトホールの端部の開孔部を大き
くする働きがある。従って、前記課題を解決できるので
ある。
【０００６】
【実施例】第１の実施例 図１は、本発明の第１の実施例の半導体装置の製造方法
を示す工程図である。図１（ａ）の工程 シリコン基板１上にＣＶＤ法等により全面にシリコン酸
化膜等の絶縁膜２を形成する。次に、ホトリソグラフィ
ー工程によりレジストパターンを作成し、このレジスト
パターンをマスクとしてエッチングにより開口径０．８
μｍのコンタクトホールを開孔する。次に、ＣＶＤ法に
より薄膜として膜厚８００ｎｍのポリシリコン３、スパ
ッタ法により密着層として膜厚１００ｎｍのＴｉＮ４、
ＣＶＤ法によりＷ５を順次形成する。図１（ｂ）の工程 エッチングガスＳＦ6 、圧力５mTorr で、有磁場マイク
ロ波プラズマエッチング装置を用いて、Ｗ５を全面エッ
チバックしコンタクトホール内にＷ５を埋め込む。この
時、コンタクトホールに埋め込まれるＷ５表面はポリシ
リコン膜３の膜厚分だけ従来よりも絶縁膜２表面に対し
て高くなる。図１（ｃ）の工程 ＴｉＮ４及びポリシリコン３をエッチングガスＣｌ2 、
圧力５mTorr で一括してエッチングする。このとき、Ｃ
ｌ2 でエッチングするためＷ５は殆どエッチングされな
い。その結果、コンタクトホールに埋め込まれるＷ５表
面はポリシリコン膜３の膜厚分だけ従来よりも絶縁膜２
表面に対して高くなり、コンタクトホール内のＷ５のロ
ス量が低減される。図１（ｄ）の工程 スパッタ法によりバリアメタル層としてＴｉＮ６、Ａｌ
合金として例えばＡｌ−１％Ｓｉ７を全面に形成する。
この時、コンタクトホール内のＷ５のロス量が低減され
ているのでＡｌ−１％Ｓｉ７のステップカバレージを向
上させることができる。その後、ホトリソグラフィー工
程によりエッチングマスクとなるレジストパターン８を
形成する。図１（ｅ）の工程 ドライエッチング法によりレジストパターン８をマスク
としてＡｌ−１％Ｓｉ７とＴｉＮ６をエッチングした
後、レジストバターン８を除去しＷ５上に配線パターン
の形成を終了する。以上説明したように、本第１の実施
例では、絶縁膜２上に薄膜としてポリシリコン３、密着
層としてＴｉＮ４、Ｗ５を形成し、Ｗ５を選択的にエッ
チングし、その後ＴｉＮ４及びポリシリコン３を選択的
にエッチングするのでコンタクトホール内のＷ５のロス
量が低減され、Ａｌ合金７の形成でステップカバレージ
が向上し、配線の信頼性が向上するという利点がある。
を示す工程図である。図１（ａ）の工程 シリコン基板１上にＣＶＤ法等により全面にシリコン酸
化膜等の絶縁膜２を形成する。次に、ホトリソグラフィ
ー工程によりレジストパターンを作成し、このレジスト
パターンをマスクとしてエッチングにより開口径０．８
μｍのコンタクトホールを開孔する。次に、ＣＶＤ法に
より薄膜として膜厚８００ｎｍのポリシリコン３、スパ
ッタ法により密着層として膜厚１００ｎｍのＴｉＮ４、
ＣＶＤ法によりＷ５を順次形成する。図１（ｂ）の工程 エッチングガスＳＦ6 、圧力５mTorr で、有磁場マイク
ロ波プラズマエッチング装置を用いて、Ｗ５を全面エッ
チバックしコンタクトホール内にＷ５を埋め込む。この
時、コンタクトホールに埋め込まれるＷ５表面はポリシ
リコン膜３の膜厚分だけ従来よりも絶縁膜２表面に対し
て高くなる。図１（ｃ）の工程 ＴｉＮ４及びポリシリコン３をエッチングガスＣｌ2 、
圧力５mTorr で一括してエッチングする。このとき、Ｃ
ｌ2 でエッチングするためＷ５は殆どエッチングされな
い。その結果、コンタクトホールに埋め込まれるＷ５表
面はポリシリコン膜３の膜厚分だけ従来よりも絶縁膜２
表面に対して高くなり、コンタクトホール内のＷ５のロ
ス量が低減される。図１（ｄ）の工程 スパッタ法によりバリアメタル層としてＴｉＮ６、Ａｌ
合金として例えばＡｌ−１％Ｓｉ７を全面に形成する。
この時、コンタクトホール内のＷ５のロス量が低減され
ているのでＡｌ−１％Ｓｉ７のステップカバレージを向
上させることができる。その後、ホトリソグラフィー工
程によりエッチングマスクとなるレジストパターン８を
形成する。図１（ｅ）の工程 ドライエッチング法によりレジストパターン８をマスク
としてＡｌ−１％Ｓｉ７とＴｉＮ６をエッチングした
後、レジストバターン８を除去しＷ５上に配線パターン
の形成を終了する。以上説明したように、本第１の実施
例では、絶縁膜２上に薄膜としてポリシリコン３、密着
層としてＴｉＮ４、Ｗ５を形成し、Ｗ５を選択的にエッ
チングし、その後ＴｉＮ４及びポリシリコン３を選択的
にエッチングするのでコンタクトホール内のＷ５のロス
量が低減され、Ａｌ合金７の形成でステップカバレージ
が向上し、配線の信頼性が向上するという利点がある。
【０００７】第２の実施例 図２は、本発明の第２の実施例の半導体装置の製造方法
を示す工程図である。図２（ａ）の工程 シリコン基板１１上にＣＶＤ法等により全面にシリコン
酸化膜等の絶縁膜１２、薄膜として膜厚１５０ｎｍのポ
リシリコン１３を順次形成した後、ホトリソグラフィー
工程によりコンタクトホールのエッチングマスクとなる
レジストパターン１４を形成する。図２（ｂ）の工程 レジストパターン１４をマスクとしてドライエッチング
法により、ポリシリコン１３、絶縁膜１２をエッチング
しコンタクトホールを開孔した後、レジストパターン１
４を除去する。コンタクトホール内にはポリシリコン１
３が形成されていないのでコンタクホールの径の大きさ
を狭めることはない。その後、スパッタ法により密着層
として膜厚１００ｎｍのＴｉＮ１５とＣＶＤ法により膜
厚８００ｎｍのＷ１６を順次形成する。この時、ＴｉＮ
１５がシリコン基板１１に直接接触する。図２（ｃ）の工程 有磁場マイクロ波プラズマエッチング装置を用いて、エ
ッチングガスＳＦ6 、圧力５mTorr で、Ｗ１６を全面エ
ッチバックしコンタクトホール内にＷ１６を埋め込む。
この時コンタクトホールに埋め込まれるＷ１６のプラグ
量はポリシリコン膜１３の膜厚分だけ従来の方法よりも
多くなり、Ｗ１６表面の位置が従来よりも絶縁膜１２表
面に対して高くなる。図２（ｄ）の工程 ＴｉＮ１４及びポリシリコン１３をエッチングガスＣｌ
2 、圧力５mTorr で一括してエッチングする。このと
き、Ｃｌ2 でエッチングするためＷ１６は殆どエッチン
グされない。その結果、コンタクトホールに埋め込まれ
るＷ１６表面はポリシリコン膜１３の膜厚分だけ従来よ
りも絶縁膜２表面に対して高くなり、コンタクトホール
内のＷ１６のロス量が低減される。図２（ｅ）の工程 スパッタ法によりバリアメタル層としてＴｉＮ１７、Ａ
ｌ合金として例えばＡｌ−１％Ｓｉ１８を全面に形成し
た後、ホトリソグラフィー工程でエッチングマスクとな
るレジストパターン１９を形成する。
を示す工程図である。図２（ａ）の工程 シリコン基板１１上にＣＶＤ法等により全面にシリコン
酸化膜等の絶縁膜１２、薄膜として膜厚１５０ｎｍのポ
リシリコン１３を順次形成した後、ホトリソグラフィー
工程によりコンタクトホールのエッチングマスクとなる
レジストパターン１４を形成する。図２（ｂ）の工程 レジストパターン１４をマスクとしてドライエッチング
法により、ポリシリコン１３、絶縁膜１２をエッチング
しコンタクトホールを開孔した後、レジストパターン１
４を除去する。コンタクトホール内にはポリシリコン１
３が形成されていないのでコンタクホールの径の大きさ
を狭めることはない。その後、スパッタ法により密着層
として膜厚１００ｎｍのＴｉＮ１５とＣＶＤ法により膜
厚８００ｎｍのＷ１６を順次形成する。この時、ＴｉＮ
１５がシリコン基板１１に直接接触する。図２（ｃ）の工程 有磁場マイクロ波プラズマエッチング装置を用いて、エ
ッチングガスＳＦ6 、圧力５mTorr で、Ｗ１６を全面エ
ッチバックしコンタクトホール内にＷ１６を埋め込む。
この時コンタクトホールに埋め込まれるＷ１６のプラグ
量はポリシリコン膜１３の膜厚分だけ従来の方法よりも
多くなり、Ｗ１６表面の位置が従来よりも絶縁膜１２表
面に対して高くなる。図２（ｄ）の工程 ＴｉＮ１４及びポリシリコン１３をエッチングガスＣｌ
2 、圧力５mTorr で一括してエッチングする。このと
き、Ｃｌ2 でエッチングするためＷ１６は殆どエッチン
グされない。その結果、コンタクトホールに埋め込まれ
るＷ１６表面はポリシリコン膜１３の膜厚分だけ従来よ
りも絶縁膜２表面に対して高くなり、コンタクトホール
内のＷ１６のロス量が低減される。図２（ｅ）の工程 スパッタ法によりバリアメタル層としてＴｉＮ１７、Ａ
ｌ合金として例えばＡｌ−１％Ｓｉ１８を全面に形成し
た後、ホトリソグラフィー工程でエッチングマスクとな
るレジストパターン１９を形成する。
【０００８】図２（ｆ）の工程 ドライエッチング法によりレジストパターン１９をマス
クとしてＡｌ−１％Ｓｉ１８とＴｉＮ１７をエッチング
した後、レジストバターン１９を除去し配線パターンの
形成を終了する。以上説明したように、本第２の実施例
では、第１の実施例と同様の利点がある上に、絶縁膜１
２上にポリシリコン１３を形成した後、コンタクトホー
ルを開孔し、コンタクトホール内にポリシリコン１３を
形成しないようにしたので、コンタクトホールの開孔部
を狭めることがなく微細なコンタクトホールにも適用す
ることができるという利点があると共に、コンタクト底
部にポリシリコン１３がないため、密着層１５がシリコ
ン基板１１に直接接触し、コンタクト抵抗が上昇といっ
た問題がない。第３の実施例 図３は、本発明の第３の実施例の半導体装置の製造方法
を示す工程図である。図３（ａ）の工程 シリコン基板２１上にＣＶＤ法等により全面にシリコン
酸化膜等の絶縁膜２２、薄膜として膜厚１５０ｎｍのポ
リシリコン２３を順次形成した後、ホトリソグラフィー
工程によりコンタクトホールのエッチングマスクとなる
レジストパターン２４を形成する。図３（ｂ）の工程 レジストパターン２４をマスクとして等方性エッチング
によりポリシリコン２３の端部がテーパ形状となるよう
にエッチングする。次に、絶縁膜２２を異方性エッチン
グした後、レジストパターン１４を除去しコンタクトホ
ールを形成する。その後、スパッタ法により密着層とし
て膜厚１００ｎｍのＴｉＮ２５とＣＶＤ法により膜厚８
００ｎｍのＷ２６を順次形成する。このとき、ポリシリ
コン２３の端部がテーパ形状であるので、ＴｉＮ２５が
コンタクトホールのコーナー部で張り出さず、Ｗ２６が
コンタクトホール内に十分に埋め込まれ、”す”が発生
しなくなる。
クとしてＡｌ−１％Ｓｉ１８とＴｉＮ１７をエッチング
した後、レジストバターン１９を除去し配線パターンの
形成を終了する。以上説明したように、本第２の実施例
では、第１の実施例と同様の利点がある上に、絶縁膜１
２上にポリシリコン１３を形成した後、コンタクトホー
ルを開孔し、コンタクトホール内にポリシリコン１３を
形成しないようにしたので、コンタクトホールの開孔部
を狭めることがなく微細なコンタクトホールにも適用す
ることができるという利点があると共に、コンタクト底
部にポリシリコン１３がないため、密着層１５がシリコ
ン基板１１に直接接触し、コンタクト抵抗が上昇といっ
た問題がない。第３の実施例 図３は、本発明の第３の実施例の半導体装置の製造方法
を示す工程図である。図３（ａ）の工程 シリコン基板２１上にＣＶＤ法等により全面にシリコン
酸化膜等の絶縁膜２２、薄膜として膜厚１５０ｎｍのポ
リシリコン２３を順次形成した後、ホトリソグラフィー
工程によりコンタクトホールのエッチングマスクとなる
レジストパターン２４を形成する。図３（ｂ）の工程 レジストパターン２４をマスクとして等方性エッチング
によりポリシリコン２３の端部がテーパ形状となるよう
にエッチングする。次に、絶縁膜２２を異方性エッチン
グした後、レジストパターン１４を除去しコンタクトホ
ールを形成する。その後、スパッタ法により密着層とし
て膜厚１００ｎｍのＴｉＮ２５とＣＶＤ法により膜厚８
００ｎｍのＷ２６を順次形成する。このとき、ポリシリ
コン２３の端部がテーパ形状であるので、ＴｉＮ２５が
コンタクトホールのコーナー部で張り出さず、Ｗ２６が
コンタクトホール内に十分に埋め込まれ、”す”が発生
しなくなる。
【０００９】図３（ｃ）の工程 有磁場マイクロ波プラズマエッチング装置を用いて、エ
ッチングガスＳＦ6 、圧力５mTorr で、Ｗ２６を全面エ
ッチバックしコンタクトホール内にＷ２６を埋め込む。
この時、コンタクトホールに埋め込まれるＷ２６のプラ
グ量はポリシリコン膜２３の膜厚分だけ従来の方法より
も多くなり、Ｗ２６表面の位置が従来よりも絶縁膜２２
表面に対して高くなる。図３（ｄ）の工程 ＴｉＮ２４及びポリシリコン膜２３をエッチングガスＣ
ｌ2 、圧力５mTorr で一括してエッチングする。このと
き、Ｃｌ2 でエッチングするためＷ２６は殆どエッチン
グされない。その結果、コンタクトホールに埋め込まれ
るＷ２６表面はポリシリコン膜２３の膜厚分だけ従来よ
りも絶縁膜２表面に対して高くなり、コンタクトホール
内のＷ２６のロス量が低減される。図３（ｅ）の工程 スパッタ法によりバリアメタルとしてＴｉＮ膜２７、Ａ
ｌ合金として例えばＡｌ−１％Ｓｉ２８を全面に形成し
た後、ホトリソグラフィー工程でエッチングマスクとな
るレジストパターン２９を形成する。図３（ｆ）の工程 ドライエッチング法によりレジストパターン２９をマス
クとしてＡｌ−１％Ｓｉ２８とＴｉＮ２７をエッチング
し、その後レジストバターン２９を除去し配線パターン
の形成を終了する。以上説明したように、本第３の実施
例では、第２の実施例と同様の利点がある上に、ポリシ
リコン２３がテーパ形状となるようにしたのでＷ２６が
コンタクトホール内に十分に埋め込まれ、”す”が発生
するようなことがない。よって、Ｗ２６のエッチバック
の際にシリコン基板２１のエッチングをなくし、半導体
装置の信頼性が向上する。なお、本発明は、上記実施例
に限定されず種々の変形が可能である。その変形例とし
ては、例えば次のようなものがある。 （１） 図１（ｃ）、図２（ｄ）、又は図３（ｄ）の工
程においてポリシリコン３、，１３，２３、ＴｉＮ４，
１４，２４を選択的にエッチングするガスとして臭素ガ
スＢｒ2 を使用してもよい。 （２） 薄膜３，１３，２３は、Ｗ５，１５，２６及び
絶縁膜２，１２，２２に対して高いエッチング比でエッ
チング可能であればよく、例えばＴｉ、ＴｉＮ、ＴｉＷ
等であってもよい。そして、ＴｉＮ４，１４，２４と薄
膜３、１３、２３をそれぞれ別のエッチングガスを使用
して、別々にエッチングしてもよい。
ッチングガスＳＦ6 、圧力５mTorr で、Ｗ２６を全面エ
ッチバックしコンタクトホール内にＷ２６を埋め込む。
この時、コンタクトホールに埋め込まれるＷ２６のプラ
グ量はポリシリコン膜２３の膜厚分だけ従来の方法より
も多くなり、Ｗ２６表面の位置が従来よりも絶縁膜２２
表面に対して高くなる。図３（ｄ）の工程 ＴｉＮ２４及びポリシリコン膜２３をエッチングガスＣ
ｌ2 、圧力５mTorr で一括してエッチングする。このと
き、Ｃｌ2 でエッチングするためＷ２６は殆どエッチン
グされない。その結果、コンタクトホールに埋め込まれ
るＷ２６表面はポリシリコン膜２３の膜厚分だけ従来よ
りも絶縁膜２表面に対して高くなり、コンタクトホール
内のＷ２６のロス量が低減される。図３（ｅ）の工程 スパッタ法によりバリアメタルとしてＴｉＮ膜２７、Ａ
ｌ合金として例えばＡｌ−１％Ｓｉ２８を全面に形成し
た後、ホトリソグラフィー工程でエッチングマスクとな
るレジストパターン２９を形成する。図３（ｆ）の工程 ドライエッチング法によりレジストパターン２９をマス
クとしてＡｌ−１％Ｓｉ２８とＴｉＮ２７をエッチング
し、その後レジストバターン２９を除去し配線パターン
の形成を終了する。以上説明したように、本第３の実施
例では、第２の実施例と同様の利点がある上に、ポリシ
リコン２３がテーパ形状となるようにしたのでＷ２６が
コンタクトホール内に十分に埋め込まれ、”す”が発生
するようなことがない。よって、Ｗ２６のエッチバック
の際にシリコン基板２１のエッチングをなくし、半導体
装置の信頼性が向上する。なお、本発明は、上記実施例
に限定されず種々の変形が可能である。その変形例とし
ては、例えば次のようなものがある。 （１） 図１（ｃ）、図２（ｄ）、又は図３（ｄ）の工
程においてポリシリコン３、，１３，２３、ＴｉＮ４，
１４，２４を選択的にエッチングするガスとして臭素ガ
スＢｒ2 を使用してもよい。 （２） 薄膜３，１３，２３は、Ｗ５，１５，２６及び
絶縁膜２，１２，２２に対して高いエッチング比でエッ
チング可能であればよく、例えばＴｉ、ＴｉＮ、ＴｉＷ
等であってもよい。そして、ＴｉＮ４，１４，２４と薄
膜３、１３、２３をそれぞれ別のエッチングガスを使用
して、別々にエッチングしてもよい。
【００１０】
【発明の効果】以上詳細に説明したように、第１〜第３
の発明によれば、絶縁膜にコンタクトホールを開孔した
後、タングステン及び絶縁膜に対して高いエッチング比
でエッチング可能な薄膜を形成し、コンタクトホールに
タングステンを埋め込む。そのため、コンタクトホール
内のタングステンのロス量が低減し、配線を形成する際
ステップカバレージが向上し配線の信頼性が向上する。
の発明によれば、絶縁膜にコンタクトホールを開孔した
後、タングステン及び絶縁膜に対して高いエッチング比
でエッチング可能な薄膜を形成し、コンタクトホールに
タングステンを埋め込む。そのため、コンタクトホール
内のタングステンのロス量が低減し、配線を形成する際
ステップカバレージが向上し配線の信頼性が向上する。
【図１】本発明の第１の実施例の半導体装置の製造方法
を示す工程図である。
を示す工程図である。
【図２】本発明の第２の実施例の半導体装置の製造方法
を示す工程図である。
を示す工程図である。
【図３】本発明の第３の実施例の半導体装置の製造方法
を示す工程図である。
を示す工程図である。
２、１２、２２ 絶縁膜 ３、１３、２３ ポリシリコン ４、１５，２５ 密着層 ５、１６、２６ Ｗ ６、１７，２７ バリアメタル層 ７、１８、２８ Ａｌ合金
Claims (3)
- 【請求項１】 半導体基板上に形成された絶縁膜にコン
タクトホールを開孔する工程と、 前記コンタクトホール内にタングステンを埋め込む工程
と、 前記タングステン上に配線を形成する工程と、 を有する半導体装置の製造方法において、 前記半導体基板上に形成された絶縁膜にコンタクトホー
ルを開孔した後、タングステン及び前記絶縁膜に対して
高いエッチング比でエッチング可能な薄膜を形成する工
程と、 前記薄膜上に密着層を形成する工程と、 前記コンタクトホールが完全に埋まるようにタングステ
ンを全面に形成する工程と、 前記密着層が残存するように前記タングステンを選択的
にエッチングし前記コンタクトホール内にタングステン
を埋め込む工程と、 前記絶縁膜上の密着層を選択的にエッチングする工程
と、 前記絶縁膜上の薄膜を選択的にエッチングする工程と、 前記タングステン上に配線を形成する工程と、 を順に施すことを特徴とする半導体装置の製造方法。 - 【請求項２】 半導体基板上に形成された絶縁膜にコン
タクトホールを開孔する工程と、 前記コンタクトホール内にタングステンを埋め込む工程
と、 前記タングステン上に配線を形成する工程と、 を有する半導体装置の製造方法において、 前記半導体基板上に形成された絶縁膜上にタングステン
及び前記絶縁膜に対して高いエッチング比でエッチング
可能な薄膜を形成する工程と、 前記絶縁膜にコンタクトホールを開孔する工程と、 全面に密着層を形成する工程と、 前記コンタクトホールが完全に埋まるようにタングステ
ンを全面に形成する工程と、 前記密着層が残存するように前記タングステンを選択的
にエッチングし前記コンタクトホール内にタングステン
を埋め込む工程と、 前記絶縁膜上の密着層を選択的にエッチングする工程
と、 前記絶縁膜上の薄膜を選択的にエッチングする工程と、 前記タングステン上に配線を形成する工程と、 を順に施すことを特徴とする半導体装置の製造方法。 - 【請求項３】 前記薄膜の端部がテーパー形状となるコ
ンタクトホールを開孔することを特徴とする請求項２記
載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9101794A JPH07297280A (ja) | 1994-04-28 | 1994-04-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9101794A JPH07297280A (ja) | 1994-04-28 | 1994-04-28 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07297280A true JPH07297280A (ja) | 1995-11-10 |
Family
ID=14014805
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9101794A Withdrawn JPH07297280A (ja) | 1994-04-28 | 1994-04-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07297280A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6479394B1 (en) * | 2000-05-03 | 2002-11-12 | Maxim Integrated Products, Inc. | Method of low-selective etching of dissimilar materials having interfaces at non-perpendicular angles to the etch propagation direction |
| KR100376810B1 (ko) * | 1998-09-23 | 2003-06-12 | 유나이티드 마이크로일렉트로닉스 코퍼레이션 | 배리어막을갖는반도체소자및그제조방법 |
| US6664585B2 (en) | 2001-01-17 | 2003-12-16 | Samsung Electronics Co., Ltd. | Semiconductor memory device having multilayered storage node contact plug and method for fabricating the same |
-
1994
- 1994-04-28 JP JP9101794A patent/JPH07297280A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100376810B1 (ko) * | 1998-09-23 | 2003-06-12 | 유나이티드 마이크로일렉트로닉스 코퍼레이션 | 배리어막을갖는반도체소자및그제조방법 |
| US6479394B1 (en) * | 2000-05-03 | 2002-11-12 | Maxim Integrated Products, Inc. | Method of low-selective etching of dissimilar materials having interfaces at non-perpendicular angles to the etch propagation direction |
| US6664585B2 (en) | 2001-01-17 | 2003-12-16 | Samsung Electronics Co., Ltd. | Semiconductor memory device having multilayered storage node contact plug and method for fabricating the same |
| US6984568B2 (en) | 2001-01-17 | 2006-01-10 | Samsung Electronics Co., Ltd. | Semiconductor memory device having multi-layered storage node contact plug and method for fabricating the same |
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