JP3118785B2 - バリヤメタル構造の形成方法 - Google Patents

バリヤメタル構造の形成方法

Info

Publication number
JP3118785B2
JP3118785B2 JP03149892A JP14989291A JP3118785B2 JP 3118785 B2 JP3118785 B2 JP 3118785B2 JP 03149892 A JP03149892 A JP 03149892A JP 14989291 A JP14989291 A JP 14989291A JP 3118785 B2 JP3118785 B2 JP 3118785B2
Authority
JP
Japan
Prior art keywords
contact hole
barrier metal
forming
metal layer
metal structure
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP03149892A
Other languages
English (en)
Other versions
JPH04346224A (ja
Inventor
博文 角
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
Priority to JP03149892A priority Critical patent/JP3118785B2/ja
Priority to KR1019920008392A priority patent/KR100225554B1/ko
Priority to US07/886,092 priority patent/US5254498A/en
Publication of JPH04346224A publication Critical patent/JPH04346224A/ja
Application granted granted Critical
Publication of JP3118785B2 publication Critical patent/JP3118785B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/7682—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing the dielectric comprising air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76865—Selective removal of parts of the layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53257—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being a refractory metal
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/10—Applying interconnections to be used for carrying current between separate components within a device
    • H01L2221/1005—Formation and after-treatment of dielectrics
    • H01L2221/1052—Formation of thin functional dielectric layers
    • H01L2221/1057—Formation of thin functional dielectric layers in via holes or trenches
    • H01L2221/1063—Sacrificial or temporary thin dielectric films in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/02—Contacts, special

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Drying Of Semiconductors (AREA)

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、半導体等の基板上の
絶縁膜に形成されるコンタクトホールのバリヤメタル構
造の形成方法に関する。
【０００２】
【従来の技術】半導体素子の基本的構造として、シリコ
ン等の半導体基板上の層間絶縁膜にコンタクトホールを
開口し、そのコンタクトホールにアルミニウム等の配線
メタルを埋め込んだ構造がある。
【０００３】このような構造において、例えば配線層で
あるアルミニウムと基板のシリコンとが反応してアロイ
ピットが形成され両者の接合が破壊されたり、また、コ
ンタクトホール表面にシリコン粒が析出して配線層と基
板との間のコンタクト抵抗が著しく上昇するために、半
導体素子自体の信頼性が低下することが問題となってい
た。
【０００４】このため、半導体素子の信頼性向上を目的
として、下地となるＳｉ等の基板とアルミニウム等の配
線層との反応を防止するために、コンタクトホール内に
ＴｉＮやＴｉＷ等のバリヤメタル層を、例えばスパッタ
リング法で堆積させることが広く行われている。
【０００５】
【発明が解決しようとする課題】コンタクトホールにバ
リヤメタル層や配線層を形成する場合、従来の半導体素
子のデザインルールでは、十分なカバレージを確保する
ことが可能であった。
【０００６】しかしながら、近年の超ＬＳＩの開発にお
いては、そのデザインルールが非常に微細化しつつあ
り、そのような技術動向の中で、半導体基板上の絶縁層
に形成されるコンタクトホールも微細化する。
【０００７】このような微細なコンタクトホールに対す
るバリヤメタル層や配線メタルのカバレージ、特にコン
タクトホール底部周辺部のカバレージが不十分となると
いう問題がある。即ち、図２に示すように、Ｓｉ基板２
１上の層間絶縁膜２２に開口されたコンタクトホール２
３には、配線メタルであるアルミニウムと下地であるＳ
ｉ基板２１との反応防止のためにＴｉＮ，ＴｉＷ等のバ
リヤメタル又はＴｉＳｉｘ等のシリサイド等からなるバ
リヤメタル層２４が形成され、更にその上にアルミニウ
ム等の配線層２５が形成されるのであるが、その際に、
バリヤメタル層２４のカバレージが十分でないために、
図中矢印で示すように配線メタルが下地Ｓｉ基板２１中
へ突き抜けて接合リークが生じたり、また、配線メタル
そのもののカバレージが十分でないために配線層中にボ
イド２６が生じたりするため、素子の信頼性が非常に低
下するという問題があった。
【０００８】この発明は、以上のような従来技術の課題
を解決しようとするものであり、微細なコンタクトホー
ルを形成する場合に、カバレージの良好なバリヤメタル
構造を形成することを可能とするバリヤメタル構造形成
方法を提供することを目的とする。
【０００９】
【課題を解決するための手段】上記の目的を達成するた
めに、この発明は、基板上に形成された絶縁膜に所期の
大きさの径よりも大きい径を有するコンタクトホールを
開口する工程；全面にバリヤメタル層を形成する工程；
コンタクトホールの径が所期の大きさになるように、酸
化膜を全面に形成する工程；異方性エッチングにより該
酸化膜をエッチバックする工程；コンタクトホールにメ
タルを埋め込んでメタルプラグを形成する工程；及びメ
タルプラグが埋め込まれたコンタクトホール底部にバリ
ヤメタル層が残るように、選択的にバリヤメタル層をエ
ッチングする工程含んでなるバリヤメタル構造形成方法
を提供する。
【００１０】即ち、この発明のバリヤメタル構造形成方
法は、所期の大きさの径よりも大きめの径のコンタクト
ホールに対してバリヤメタル層を形成し、その後に所期
の大きさの径に成るようにコンタクトホール側壁に酸化
膜を形成させることを特徴とするものである。
【００１１】なお、この発明においては、コンタクトホ
ール底部にバリヤメタル層が残るように、メタルプラグ
を形成した後に選択的にバリヤメタル層をエッチングす
る。これにより絶縁膜表面上のバリヤメタル層が除去さ
れる。
【００１２】
【作用】この発明のバリヤメタル構造形成方法において
は、所期の大きさよりも大きめ径のコンタクトホール、
例えば、従来法で精度よくパターニングできる大きさの
コンタクトホールを形成した後に、そのコンタクトホー
ルの全面にバリヤメタル層を形成するので、カバレージ
の良好なバリヤメタル層を形成することが可能となる。
【００１３】続いて、コンタクトホールの径が所期の大
きさとなるように、コンタクトホール側壁にも酸化膜が
形成されるように、基板の全面に酸化膜を形成し、その
後に、コンタクトホール側壁に形成された酸化膜がエッ
チングされないように異方性エッチングにより酸化膜を
エッチバックするので、コンタクトホールの径を所期の
微細な大きさのものとすることが可能となる。これによ
り、コンタクトホールの径の微細化が、リソグラフィ工
程を経ずに可能となる。
【００１４】
【実施例】以下、この発明を図面を参照しながら具体的
に説明する。ただし、この発明はこれらの実施例に限定
されるものではない。なお、図中、同じ符号は同一又は
同等の構成要素を表わしている。
【００１５】図１はこの発明の方法によって、０．３μ
ｍ径のコンタクトホールにバリヤメタル構造を形成する
場合を説明する図である。
【００１６】即ち、この方法においては、まずシリコン
ウェハからなる基板１上に設けられたＴＥＯＳ−ＣＶＤ
法によるＳｉＯ２平坦化膜２とＢＰＳＧ塗布膜３からな
る絶縁膜４に、ｇ線で露光可能な大きさである０．９μ
ｍ径のコンタクトホール５を常法に従い開口する（図１
の（Ａ））。
【００１７】次いで、ＴｉＮからなるバリヤメタル層６
をコンタクトホールの側壁に０．１μｍの厚みで堆積す
るように全面にスパッタリング法により形成する（図１
の（Ｂ））。このように比較的大きなコンタクトホール
５に対しては、バリヤメタル層６は十分にコンタクトホ
ール５の底部の周辺部にも形成できる。
【００１８】ついで、カバレージの良好な酸化膜７、例
えばＴＥＯＳ−ＣＶＤ法によるＳｉＯ２からなる酸化膜
７を上面が０．３μｍの膜厚となるように全面に堆積さ
せると、コンタクトホール側壁には約０．２μｍの膜厚
で堆積する（図１の（Ｃ））。
【００１９】なお、ＴＥＯＳ−ＣＶＤ法によって堆積し
たＳｉＯ２からなる酸化膜７は、エッジ部８が丸くなる
傾向があるので、コンタクトホール入口にわずかなテー
パーが形成されるので、その後に形成するメタル配線層
のコンタクトホールに対するカバレージの改善に役立
つ。
【００２０】続いて、通常の異方性ドライエッチング
で、酸化膜７を堆積した膜厚分、即ち０．３μｍ分だけ
全面エッチバックする（図１の（Ｄ）。この際、異方性
エッチングによるエッチバックでは、コンタクトホール
側壁に堆積した酸化膜７は殆どエッチングされないの
で、エッチバック終了時のコンタクトホール径の大きさ
は所期の大きさである０．３μｍとなる。なお、基板１
上にはバリヤメタル層６が形成されているので、エッチ
バック時に基板１がエッチングされることはない。
【００２１】なお、異方性エッチングでは、コンタクト
ホール５の入口周辺部がエッチングされやすいことか
ら、図１の（Ｄ）に示すように、その後のメタルを埋め
込む時のカバレージ改善のために十分でかつ滑らかなテ
ーパーがコンタクトホール５の入口部９に形成される。
【００２２】続いて、このように形成されたコンタクト
ホール５に配線層となるメタルもしくはコンタクトプラ
グとなるメタルを埋め込むことにより、カバレージが良
好で、下地の基板への突き抜けの問題も生じないコンタ
クトホールのバリヤメタル構造を形成することができ
る。
【００２３】なお、コンタクトホール５にメタルを埋め
込む場合の例としては、図１の（Ｅ）に示すように、カ
バレージ特性が良好なブランケットＣＶＤタングステン
層１０を形成することが挙げられる。
【００２４】このようにして、この発明により形成され
るバリヤメタル構造は、種々の利用態様をとることがで
きる。例えば、このタングステン層１０をＣ２Ｃｌ３Ｆ
３ガスでエッチバックすることにより、図１の（Ｆ）に
示すように、タングステンからなるメタルプラグ１１を
形成することができる。
【００２５】続けてエッチングガスをＢＣｌ３とＣｌ２
との混合ガスに代えることにより、ほぼ選択的にＴｉＮ
からなるバリヤメタル層６をエッチングすると、図１の
（Ｇ）に示すようにメタルプラグ１１の側部に酸化膜７
を挟んで間隙部１２が形成され、メタルプラグ１１の底
部のみにバリヤメタル層６が存在するバリヤメタル構造
となる。
【００２６】更に、このバリヤメタル構造体上にＳＯＧ
を塗布しエッチバックを行うか、もしくはポリシリコン
を堆積して酸化しその後にエッチバックを行うことによ
り、図１の（Ｈ）に示すように、間隙部１２に絶縁体１
３を形成できる。
【００２７】このようにしてタングステンのメタルプラ
グ１１が形成されたバリヤメタル構造上には、図１の
（Ｉ）に示すように、ＴｉＮ層１４を設け更にアルミニ
ウム配線層１５を設けることができる。
【００２８】また、間隙部１２に絶縁体を埋め込むこと
なく、図１の（Ｊ）に示すように，ＴｉＮ層１４を設け
更にアルミニウム配線層１５を設けることもできる。
【００２９】なお、この発明のコンタクトホール形成方
法は、ＭＯＳトランジスタ等の個別半導体の他、超ＬＳ
Ｉなどの集積回路の製造に好ましく適用できる。
【００３０】
【発明の効果】この発明のコンタクトホールのバリヤメ
タル構造形成方法によれば、コンタクトホールの中に形
成するバリヤメタル層や配線層のカバレージを向上させ
ることができ、従ってバリヤ性を向上させることができ
る。また、従来の簡素で信頼性のあり且つ量産に適した
プロセスで、微細なコンタクトホールのバリヤメタル構
造を形成できるので、この発明を使用して製造した素子
の信頼性や再現性は非常に高いものとなる。
【図面の簡単な説明】
【図１】図１は、この発明のバリヤメタル構造形成方法
を説明する図である。
【図２】図２は、従来法でコンタクトホールにバリヤメ
タル層を形成した場合の説明図である。
【符号の説明】
１ 基板 ４ 絶縁膜 ５ コンタクトホール ６ バリヤメタル層 ７ 酸化膜
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/28 301 H01L 21/28 H01L 21/768

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項１】 基板上に形成された絶縁膜に所期の大き
    さの径よりも大きい径を有するコンタクトホールを開口
    する工程；全面にバリヤメタル層を形成する工程；コン
    タクトホールの径が所期の大きさになるように、酸化膜
    を全面に形成する工程；異方性エッチングにより該酸化
    膜をエッチバックする工程；コンタクトホールにメタル
    を埋め込んでメタルプラグを形成する工程；及びメタル
    プラグが埋め込まれたコンタクトホールの底部にバリヤ
    メタル層が残るように、選択的にバリヤメタル層をエッ
    チングする工程を含んでなるバリヤメタル構造形成方
    法。
  2. 【請求項２】 請求項１の方法により形成されたバリヤ
    メタル構造体。
JP03149892A 1991-05-23 1991-05-23 バリヤメタル構造の形成方法 Expired - Fee Related JP3118785B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP03149892A JP3118785B2 (ja) 1991-05-23 1991-05-23 バリヤメタル構造の形成方法
KR1019920008392A KR100225554B1 (ko) 1991-05-23 1992-05-19 배리어메탈구조의 형성방법
US07/886,092 US5254498A (en) 1991-05-23 1992-05-21 Method for forming barrier metal structure

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP03149892A JP3118785B2 (ja) 1991-05-23 1991-05-23 バリヤメタル構造の形成方法

Publications (2)

Publication Number Publication Date
JPH04346224A JPH04346224A (ja) 1992-12-02
JP3118785B2 true JP3118785B2 (ja) 2000-12-18

Family

ID=15484910

Family Applications (1)

Application Number Title Priority Date Filing Date
JP03149892A Expired - Fee Related JP3118785B2 (ja) 1991-05-23 1991-05-23 バリヤメタル構造の形成方法

Country Status (3)

Country Link
US (1) US5254498A (ja)
JP (1) JP3118785B2 (ja)
KR (1) KR100225554B1 (ja)

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3166221B2 (ja) * 1991-07-23 2001-05-14 日本電気株式会社 半導体装置及びその製造方法
JP3240724B2 (ja) * 1993-02-09 2001-12-25 ソニー株式会社 配線形成方法
JP3326698B2 (ja) * 1993-03-19 2002-09-24 富士通株式会社 集積回路装置の製造方法
US5364817A (en) * 1994-05-05 1994-11-15 United Microelectronics Corporation Tungsten-plug process
US5554254A (en) * 1995-03-16 1996-09-10 Taiwan Semiconductor Manufacturing Company Post contact layer etch back process which prevents precipitate formation
US5527736A (en) * 1995-04-03 1996-06-18 Taiwan Semiconductor Manufacturing Co. Dimple-free tungsten etching back process
US5521121A (en) * 1995-04-03 1996-05-28 Taiwan Semiconductor Manufacturing Company Oxygen plasma etch process post contact layer etch back
US5554563A (en) * 1995-04-04 1996-09-10 Taiwan Semiconductor Manufacturing Company In situ hot bake treatment that prevents precipitate formation after a contact layer etch back step
US5496773A (en) * 1995-04-28 1996-03-05 Micron Technology, Inc. Semiconductor processing method of providing an electrically conductive interconnecting plug between an elevationally inner electrically conductive node and an elevationally outer electrically conductive node
US5994220A (en) 1996-02-02 1999-11-30 Micron Technology, Inc. Method for forming a semiconductor connection with a top surface having an enlarged recess
US5654234A (en) * 1996-04-29 1997-08-05 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming a void-free tungsten-plug contact in the presence of a contact opening overhang
JPH1064848A (ja) * 1996-08-13 1998-03-06 Toshiba Corp 半導体装置の製造装置および製造方法
US5891805A (en) * 1996-12-13 1999-04-06 Intel Corporation Method of forming contacts
US5807786A (en) * 1997-07-30 1998-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method of making a barrier layer to protect programmable antifuse structure from damage during fabrication sequence
US5994775A (en) * 1997-09-17 1999-11-30 Lsi Logic Corporation Metal-filled via/contact opening with thin barrier layers in integrated circuit structure for fast response, and process for making same
KR100457408B1 (ko) * 1997-12-30 2005-02-23 주식회사 하이닉스반도체 반도체소자의텅스텐플러그형성방법
US6433429B1 (en) 1999-09-01 2002-08-13 International Business Machines Corporation Copper conductive line with redundant liner and method of making
KR100386034B1 (ko) * 2000-12-06 2003-06-02 에이에스엠 마이크로케미스트리 리미티드 확산 방지막의 결정립계를 금속산화물로 충진한 구리 배선구조의 반도체 소자 제조 방법
US7297078B2 (en) 2005-04-01 2007-11-20 Libonati Michael R Ball sports training aid
DE102007004884A1 (de) * 2007-01-31 2008-08-14 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Herstellung einer Metallschicht über einem strukturierten Dielektrikum durch stromlose Abscheidung unter Anwendung einer selektiv vorgesehenen Aktivierungsschicht
JP6247551B2 (ja) * 2014-01-29 2017-12-13 新日本無線株式会社 半導体装置
US10580693B2 (en) 2018-07-11 2020-03-03 Taiwan Semiconductor Manufacturing Company, Ltd. Contact conductive feature formation and structure

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2143372B (en) * 1983-07-12 1987-07-01 Control Data Corp Applying barrier metal to a semiconductor
KR900003618B1 (ko) * 1986-05-30 1990-05-26 후지쓰가부시끼가이샤 반도체장치 및 그 제조방법
JP2585662B2 (ja) * 1987-12-23 1997-02-26 株式会社日立製作所 ヘテロ接合バイポーラトランジスタの製造方法
US4962414A (en) * 1988-02-11 1990-10-09 Sgs-Thomson Microelectronics, Inc. Method for forming a contact VIA
US5093710A (en) * 1989-07-07 1992-03-03 Seiko Epson Corporation Semiconductor device having a layer of titanium nitride on the side walls of contact holes and method of fabricating same
JP2972238B2 (ja) * 1989-09-26 1999-11-08 日本電気株式会社 半導体記憶素子
JPH03150871A (ja) * 1989-11-07 1991-06-27 Matsushita Electron Corp 溝形積層キャパシタの製造方法
US5066612A (en) * 1990-01-05 1991-11-19 Fujitsu Limited Method of forming wiring of a semiconductor device
US5098860A (en) * 1990-05-07 1992-03-24 The Boeing Company Method of fabricating high-density interconnect structures having tantalum/tantalum oxide layers
US5057447A (en) * 1990-07-09 1991-10-15 Texas Instruments Incorporated Silicide/metal floating gate process

Also Published As

Publication number Publication date
KR100225554B1 (ko) 1999-10-15
US5254498A (en) 1993-10-19
JPH04346224A (ja) 1992-12-02

Similar Documents

Publication Publication Date Title
JP3118785B2 (ja) バリヤメタル構造の形成方法
US4994410A (en) Method for device metallization by forming a contact plug and interconnect using a silicide/nitride process
US5470793A (en) Method of via formation for the multilevel interconnect integrated circuits
KR950013737B1 (ko) 실리콘 함유 기판 및 절연막을 갖는 반도체 장치
US4926237A (en) Device metallization, device and method
US5001079A (en) Method of manufacturing a semiconductor device by forming insulating side walls with voids below overhangs
JP3123092B2 (ja) 半導体装置の製造方法
JPH0645329A (ja) 高集積半導体装置およびその製造方法
US20070141842A1 (en) Method of Manufacturing Semiconductor Device
JPH04307934A (ja) タングステンプラグの形成方法
JPH05504446A (ja) ポリイミド絶縁材を用いた半導体相互接続構造
US6583054B2 (en) Method for forming conductive line in semiconductor device
US6812142B1 (en) Method and interlevel dielectric structure for improved metal step coverage
JPH10223897A (ja) 半導体装置及びその製造方法
KR100606544B1 (ko) 반도체 소자의 구리 배선 방법
JP3116432B2 (ja) 半導体装置の製造方法
JPH05299418A (ja) 半導体装置の製造方法
JP3466796B2 (ja) 半導体装置の製造方法
JP2779186B2 (ja) 半導体装置の製造方法
JPH1074837A (ja) 半導体装置及びその製造方法
JPH07297280A (ja) 半導体装置の製造方法
JP2840675B2 (ja) 半導体装置の製造方法
JPH06236931A (ja) 配線構造及びその製造方法
JPS62190849A (ja) 半導体装置の製造方法
JPH0567688A (ja) 半導体装置とその製造方法

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees