JPH1064848A - 半導体装置の製造装置および製造方法 - Google Patents
半導体装置の製造装置および製造方法Info
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Abstract
(57)【要約】
【課題】本発明は、Ｓｉウェーハ上のコンタクトホール
内にＷを埋め込む半導体製造装置において、アスペクト
比の大きなコンタクトホールの底部にも良質なＴｉＳｉ
x 膜を効率よく形成できるようにすることを最も主要な
特徴とする。 【解決手段】たとえば、Ｌ／ＵＬ室１１内にセットされ
たＳｉウェーハを、高真空の状態で搬送室４１を経てＴ
ｉチャンバ２１に送る。そして、Ｓｉウェーハを加熱機
構２５により３００℃以上に加熱した後、ガスライン２
２からのＡｒガスをキャリアガス、ガスライン２３から
のＴｉＣｌ4 をソースガスとして用いたプラズマＣＶＤ
法により、ＳｉとＴｉとを自己整合させて、コンタクト
ホールの底部にＴｉＳｉx 膜を形成する。この後、Ｔｉ
Ｓｉx 膜が形成されたＳｉウェーハを、大気に晒すこと
なく、搬送室４１を介してＷチャンバ３１に送り、選択
的ＣＶＤ法によるＷ膜の成膜を連続して行う構成となっ
ている。
内にＷを埋め込む半導体製造装置において、アスペクト
比の大きなコンタクトホールの底部にも良質なＴｉＳｉ
x 膜を効率よく形成できるようにすることを最も主要な
特徴とする。 【解決手段】たとえば、Ｌ／ＵＬ室１１内にセットされ
たＳｉウェーハを、高真空の状態で搬送室４１を経てＴ
ｉチャンバ２１に送る。そして、Ｓｉウェーハを加熱機
構２５により３００℃以上に加熱した後、ガスライン２
２からのＡｒガスをキャリアガス、ガスライン２３から
のＴｉＣｌ4 をソースガスとして用いたプラズマＣＶＤ
法により、ＳｉとＴｉとを自己整合させて、コンタクト
ホールの底部にＴｉＳｉx 膜を形成する。この後、Ｔｉ
Ｓｉx 膜が形成されたＳｉウェーハを、大気に晒すこと
なく、搬送室４１を介してＷチャンバ３１に送り、選択
的ＣＶＤ法によるＷ膜の成膜を連続して行う構成となっ
ている。
Description
【０００１】
【発明の属する技術分野】この発明は、たとえば多層配
線構造を有する半導体装置の製造装置および製造方法に
関するもので、特に、第１の導電層と第２の導電層との
間を接続するためのコンタクトホールなどの接続孔内へ
のプラグ材の埋め込みに用いられるものである。
線構造を有する半導体装置の製造装置および製造方法に
関するもので、特に、第１の導電層と第２の導電層との
間を接続するためのコンタクトホールなどの接続孔内へ
のプラグ材の埋め込みに用いられるものである。
【０００２】
【従来の技術】一般に、多層配線構造を有する半導体装
置の製造においては、配線の相互間を接続するヴィアホ
ールなどの接続孔内を導電性のプラグ材（たとえば、Ｗ
（タングステン））により埋め込むことで、上層の配線
（たとえば、Ａｌ（アルミニウム））の信頼性を向上で
きることが知られている。
置の製造においては、配線の相互間を接続するヴィアホ
ールなどの接続孔内を導電性のプラグ材（たとえば、Ｗ
（タングステン））により埋め込むことで、上層の配線
（たとえば、Ａｌ（アルミニウム））の信頼性を向上で
きることが知られている。
【０００３】一方、半導体基板上に形成された第１の導
電層（たとえば、Ｓｉ（シリコン））を、その上層の第
２の導電層と接続するための、コンタクトホールなどの
接続孔内へＷを選択的ＣＶＤ法により埋め込む場合、Ｗ
によるＳｉへの食い込みを防止するためにバリアメタル
層が必要となる。
電層（たとえば、Ｓｉ（シリコン））を、その上層の第
２の導電層と接続するための、コンタクトホールなどの
接続孔内へＷを選択的ＣＶＤ法により埋め込む場合、Ｗ
によるＳｉへの食い込みを防止するためにバリアメタル
層が必要となる。
【０００４】図６および図７は、従来の、選択的ＣＶＤ
法による、コンタクトホール内へのプラグ材の埋め込み
にかかる処理を示すものである。なお、図６はかかる処
理を概略的に示す半導体装置の断面図であり、図７はか
かる処理を概略的に示すフローチャートである。
法による、コンタクトホール内へのプラグ材の埋め込み
にかかる処理を示すものである。なお、図６はかかる処
理を概略的に示す半導体装置の断面図であり、図７はか
かる処理を概略的に示すフローチャートである。
【０００５】たとえば、Ｓｉウェーハ１上の絶縁膜２に
形成されたコンタクトホール３内をＷにより埋め込む場
合（図６（ａ））、まず、上記コンタクトホール３に沿
うようにしてスパッタ法によりＴｉ膜４とＴｉＮ膜５と
を形成する（図６（ｂ））。
形成されたコンタクトホール３内をＷにより埋め込む場
合（図６（ａ））、まず、上記コンタクトホール３に沿
うようにしてスパッタ法によりＴｉ膜４とＴｉＮ膜５と
を形成する（図６（ｂ））。
【０００６】そして、Ｔｉ膜４とＴｉＮ膜５とをスパッ
タした後に、Ｎ2 雰囲気中にて２００℃以上の温度でア
ニールし、Ｓｉウェーハ１とＴｉ膜４との界面でシリサ
イデーション（シリサイド化）させることにより、コン
タクトホール３の底部にバリアメタル層（ＴｉＳｉx
膜）６を形成する（図６（ｃ））。
タした後に、Ｎ2 雰囲気中にて２００℃以上の温度でア
ニールし、Ｓｉウェーハ１とＴｉ膜４との界面でシリサ
イデーション（シリサイド化）させることにより、コン
タクトホール３の底部にバリアメタル層（ＴｉＳｉx
膜）６を形成する（図６（ｃ））。
【０００７】また、ＴｉＳｉx 膜６を形成した後、シリ
サイド化に関与しなかった余剰なＴｉ膜４、および、上
記アニール時にＴｉが窒化または酸化するのを防ぐため
のキャップ材であるＴｉＮ膜５を、それぞれ剥離する。
サイド化に関与しなかった余剰なＴｉ膜４、および、上
記アニール時にＴｉが窒化または酸化するのを防ぐため
のキャップ材であるＴｉＮ膜５を、それぞれ剥離する。
【０００８】しかる後、選択的ＣＶＤ法によりプラグ材
の埋め込みを行う際に、その前処理として、上記ＴｉＳ
ｉx 膜６の表面に形成される自然酸化膜７を除去する
（図６（ｄ））。
の埋め込みを行う際に、その前処理として、上記ＴｉＳ
ｉx 膜６の表面に形成される自然酸化膜７を除去する
（図６（ｄ））。
【０００９】そして、自然酸化膜７の除去されたＴｉＳ
ｉx 膜６上に、選択的ＣＶＤ法によるＷの成膜を行っ
て、コンタクトホール３内をＷ膜８により埋め込む（図
６（ｅ））。
ｉx 膜６上に、選択的ＣＶＤ法によるＷの成膜を行っ
て、コンタクトホール３内をＷ膜８により埋め込む（図
６（ｅ））。
【００１０】こうして、コンタクトホール３内がＷ膜８
によって埋め込まれた後、上層の配線となる第２の導電
層（図示していない）を形成することで、上記コンタク
トホール３を介して、Ｓｉウェーハ（第１の導電層）１
と第２の導電層とが接続されてなる多層配線構造が形成
される。
によって埋め込まれた後、上層の配線となる第２の導電
層（図示していない）を形成することで、上記コンタク
トホール３を介して、Ｓｉウェーハ（第１の導電層）１
と第２の導電層とが接続されてなる多層配線構造が形成
される。
【００１１】しかしながら、上記した従来の方法では、
たとえば図７に示すように、ＴｉＳｉx 膜６を形成した
後にＴｉ膜４やＴｉＮ膜５を剥離する必要があり、Ｔｉ
Ｓｉx 膜６を形成するための工程数が多いという問題が
あった。
たとえば図７に示すように、ＴｉＳｉx 膜６を形成した
後にＴｉ膜４やＴｉＮ膜５を剥離する必要があり、Ｔｉ
Ｓｉx 膜６を形成するための工程数が多いという問題が
あった。
【００１２】また、ＴｉＳｉx 膜６の形成後、選択的Ｃ
ＶＤ法によるプラグ材の埋め込みが行われるまでの間に
ＴｉＳｉx 膜６が大気中に晒されることによって、Ｔｉ
Ｓｉx 膜６の表面に自然酸化膜７が形成されてしまう。
このため、ＴｉＳｉx 膜６の表面に形成された自然酸化
膜７を除去するための前処理が、選択的ＣＶＤ法により
Ｗ膜８を成膜するための装置では不可欠になるといった
問題点があった。
ＶＤ法によるプラグ材の埋め込みが行われるまでの間に
ＴｉＳｉx 膜６が大気中に晒されることによって、Ｔｉ
Ｓｉx 膜６の表面に自然酸化膜７が形成されてしまう。
このため、ＴｉＳｉx 膜６の表面に形成された自然酸化
膜７を除去するための前処理が、選択的ＣＶＤ法により
Ｗ膜８を成膜するための装置では不可欠になるといった
問題点があった。
【００１３】さらに、ＴｉＳｉx 膜６を形成するため
の、Ｔｉ膜４およびＴｉＮ膜５の形成にスパッタ法を用
いている。このため、コンタクトホール３の径に対する
高さの比が大きい、いわゆる、高アスペクト比のコンタ
クトホールに対しては、底部にまで充分にスパッタ粒子
が到達せず、良質なＴｉＳｉx 膜６を形成するのが難し
いという問題があった。
の、Ｔｉ膜４およびＴｉＮ膜５の形成にスパッタ法を用
いている。このため、コンタクトホール３の径に対する
高さの比が大きい、いわゆる、高アスペクト比のコンタ
クトホールに対しては、底部にまで充分にスパッタ粒子
が到達せず、良質なＴｉＳｉx 膜６を形成するのが難し
いという問題があった。
【００１４】
【発明が解決しようとする課題】上記したように、従来
においては、ＴｉＳｉx 膜を形成するための工程数が多
く、Ｗ膜を成膜するための装置内にて自然酸化膜を除去
するための前処理が必要であるとともに、アスペクト比
の高いコンタクトホールに対しては良質なＴｉＳｉx 膜
を形成するのが難しいなどの問題があった。
においては、ＴｉＳｉx 膜を形成するための工程数が多
く、Ｗ膜を成膜するための装置内にて自然酸化膜を除去
するための前処理が必要であるとともに、アスペクト比
の高いコンタクトホールに対しては良質なＴｉＳｉx 膜
を形成するのが難しいなどの問題があった。
【００１５】そこで、この発明は、製造のための工程数
を大幅に削減でき、アスペクト比の大きな接続孔であっ
ても良質なバリアメタル層を効率よく形成することが可
能な半導体装置の製造装置および製造方法を提供するこ
とを目的としている。
を大幅に削減でき、アスペクト比の大きな接続孔であっ
ても良質なバリアメタル層を効率よく形成することが可
能な半導体装置の製造装置および製造方法を提供するこ
とを目的としている。
【００１６】
【課題を解決するための手段】上記の目的を達成するた
めに、この発明の半導体装置の製造装置にあっては、絶
縁膜によって絶縁された、第１の導電層と第２の導電層
との間を接続するための、前記絶縁膜に形成された接続
孔内に導電性物質を埋め込むものにおいて、前記第１の
導電層と接する前記接続孔の底部に、前記導電性物質を
埋め込む際のバリアメタル層を、前記第１の導電層と自
己整合する物質を含むガスをソースガスとして用いたプ
ラズマＣＶＤ法により形成する形成手段と、この形成手
段により前記接続孔の底部に形成された前記バリアメタ
ル層上に、選択的ＣＶＤ法により連続して前記導電性物
質を成膜する成膜手段とから構成されている。
めに、この発明の半導体装置の製造装置にあっては、絶
縁膜によって絶縁された、第１の導電層と第２の導電層
との間を接続するための、前記絶縁膜に形成された接続
孔内に導電性物質を埋め込むものにおいて、前記第１の
導電層と接する前記接続孔の底部に、前記導電性物質を
埋め込む際のバリアメタル層を、前記第１の導電層と自
己整合する物質を含むガスをソースガスとして用いたプ
ラズマＣＶＤ法により形成する形成手段と、この形成手
段により前記接続孔の底部に形成された前記バリアメタ
ル層上に、選択的ＣＶＤ法により連続して前記導電性物
質を成膜する成膜手段とから構成されている。
【００１７】また、この発明の半導体装置の製造方法に
あっては、絶縁膜によって絶縁された、第１の導電層と
第２の導電層との間を接続するための、前記絶縁膜に形
成された接続孔内に導電性物質を埋め込む場合におい
て、前記第１の導電層と接する前記接続孔の底部に、前
記導電性物質を埋め込む際のバリアメタル層を、前記第
１の導電層と自己整合する物質を含むガスをソースガス
として用いたプラズマＣＶＤ法により形成する工程と、
前記接続孔の底部に形成された前記バリアメタル層上
に、選択的ＣＶＤ法により連続して前記導電性物質を成
膜する工程とからなっている。
あっては、絶縁膜によって絶縁された、第１の導電層と
第２の導電層との間を接続するための、前記絶縁膜に形
成された接続孔内に導電性物質を埋め込む場合におい
て、前記第１の導電層と接する前記接続孔の底部に、前
記導電性物質を埋め込む際のバリアメタル層を、前記第
１の導電層と自己整合する物質を含むガスをソースガス
として用いたプラズマＣＶＤ法により形成する工程と、
前記接続孔の底部に形成された前記バリアメタル層上
に、選択的ＣＶＤ法により連続して前記導電性物質を成
膜する工程とからなっている。
【００１８】この発明の半導体装置の製造装置および製
造方法によれば、接続孔のアスペクト比によらず、常に
完全な形でバリアメタル層を形成できるようになるた
め、工程数の削減とともに、高アスペクト比の接続孔に
対しても良質なバリアメタル層を形成することが可能と
なるものである。
造方法によれば、接続孔のアスペクト比によらず、常に
完全な形でバリアメタル層を形成できるようになるた
め、工程数の削減とともに、高アスペクト比の接続孔に
対しても良質なバリアメタル層を形成することが可能と
なるものである。
【００１９】しかも、バリアメタル層を大気に晒すこと
なく、導電性物質の接続孔内への埋め込みを行うことが
可能となり、導電性物質を埋め込むための装置内にて自
然酸化膜を除去するための前処理が不要になるなど、装
置の構成を大幅に簡素化できるようになるものである。
なく、導電性物質の接続孔内への埋め込みを行うことが
可能となり、導電性物質を埋め込むための装置内にて自
然酸化膜を除去するための前処理が不要になるなど、装
置の構成を大幅に簡素化できるようになるものである。
【００２０】
【発明の実施の形態】以下、この発明の実施の形態につ
いて図面を参照して説明する。図１は、本発明の実施の
一形態にかかる、半導体製造装置の概略構成を示すもの
である。
いて図面を参照して説明する。図１は、本発明の実施の
一形態にかかる、半導体製造装置の概略構成を示すもの
である。
【００２１】この装置は、たとえば、処理するＳｉウェ
ーハをロード／アンロードするためのＬ／ＵＬ室１１
と、該Ｓｉウェーハ上の絶縁膜に形成されたコンタクト
ホール（接続孔）の底部にバリアメタル層としてのＴｉ
Ｓｉx 膜を形成するためのＴｉチャンバ（形成手段）２
１と、上記コンタクトホール内のＴｉＳｉx 膜上にプラ
グ材であるＷ（導電性物質）を埋め込むためのＷチャン
バ（成膜手段）３１とが、それぞれ搬送室４１を介して
接続されてなる構成とされている。
ーハをロード／アンロードするためのＬ／ＵＬ室１１
と、該Ｓｉウェーハ上の絶縁膜に形成されたコンタクト
ホール（接続孔）の底部にバリアメタル層としてのＴｉ
Ｓｉx 膜を形成するためのＴｉチャンバ（形成手段）２
１と、上記コンタクトホール内のＴｉＳｉx 膜上にプラ
グ材であるＷ（導電性物質）を埋め込むためのＷチャン
バ（成膜手段）３１とが、それぞれ搬送室４１を介して
接続されてなる構成とされている。
【００２２】また、上記Ｌ／ＵＬ室１１と上記搬送室４
１との間、上記Ｔｉチャンバ２１と上記搬送室４１との
間、および、上記Ｗチャンバ３１と上記搬送室４１との
間には、それぞれ各室内を高真空状態に保つためのバル
ブ５１が設けられている。
１との間、上記Ｔｉチャンバ２１と上記搬送室４１との
間、および、上記Ｗチャンバ３１と上記搬送室４１との
間には、それぞれ各室内を高真空状態に保つためのバル
ブ５１が設けられている。
【００２３】上記Ｌ／ＵＬ室１１は、たとえば排気口１
２を介して、高真空状態に保たれた室内を大気開放でき
るように構成されている。上記Ｔｉチャンバ２１は、た
とえば、不活性ガスであるＡｒガスをキャリアガス、Ｔ
ｉを含むＴｉＣｌ4 をソースガスとして用いたプラズマ
ＣＶＤ法により、コンタクトホールの底部であるＳｉウ
ェーハとの界面に自己整合によりＴｉＳｉx 膜を形成す
るもので、Ａｒガスが供給されるキャリアガスライン２
２、ＴｉＣｌ4 ガスが供給されるソースガスライン２
３、室内に残留するガスを排気するための排気口２４、
および、上記ＴｉＳｉx 膜の形成に必要な温度（３００
℃以上）にまでＳｉウェーハを加熱制御可能な加熱機構
２５を有して構成されている。
２を介して、高真空状態に保たれた室内を大気開放でき
るように構成されている。上記Ｔｉチャンバ２１は、た
とえば、不活性ガスであるＡｒガスをキャリアガス、Ｔ
ｉを含むＴｉＣｌ4 をソースガスとして用いたプラズマ
ＣＶＤ法により、コンタクトホールの底部であるＳｉウ
ェーハとの界面に自己整合によりＴｉＳｉx 膜を形成す
るもので、Ａｒガスが供給されるキャリアガスライン２
２、ＴｉＣｌ4 ガスが供給されるソースガスライン２
３、室内に残留するガスを排気するための排気口２４、
および、上記ＴｉＳｉx 膜の形成に必要な温度（３００
℃以上）にまでＳｉウェーハを加熱制御可能な加熱機構
２５を有して構成されている。
【００２４】上記加熱機構２５としては、Ｓｉウェーハ
を反応温度（３００℃以上）に加熱できるものであれば
よく、たとえば、赤外ランプ、ホットプレート、また
は、赤外ランプおよびホットプレートを併用してなる構
成とされている。
を反応温度（３００℃以上）に加熱できるものであれば
よく、たとえば、赤外ランプ、ホットプレート、また
は、赤外ランプおよびホットプレートを併用してなる構
成とされている。
【００２５】なお、ホットプレートを採用する場合、ウ
ェーハ面内での温度の均一性を向上させるため、Ｓｉウ
ェーハの保持には静電チャック方式または真空チャック
方式を使用するのが望ましい。
ェーハ面内での温度の均一性を向上させるため、Ｓｉウ
ェーハの保持には静電チャック方式または真空チャック
方式を使用するのが望ましい。
【００２６】上記Ｗチャンバ３１は、たとえば、ＷＦ6
ガスおよびＳｉＨ4 ガスを用いた選択的ＣＶＤ法によ
り、コンタクトホール内に形成されたＴｉＳｉx 膜上に
Ｗを成膜するもので、ＷＦ6 ガスが供給されるガスライ
ン３２、ＳｉＨ4 ガスが供給されるガスライン３３、室
内に残留するガスを排気するための排気口３４、およ
び、上記Ｗの成膜に必要な温度（室温〜４００℃程度）
にＳｉウェーハを加熱制御可能な加熱機構３５を有して
構成されている。
ガスおよびＳｉＨ4 ガスを用いた選択的ＣＶＤ法によ
り、コンタクトホール内に形成されたＴｉＳｉx 膜上に
Ｗを成膜するもので、ＷＦ6 ガスが供給されるガスライ
ン３２、ＳｉＨ4 ガスが供給されるガスライン３３、室
内に残留するガスを排気するための排気口３４、およ
び、上記Ｗの成膜に必要な温度（室温〜４００℃程度）
にＳｉウェーハを加熱制御可能な加熱機構３５を有して
構成されている。
【００２７】上記加熱機構３５としては、Ｓｉウェーハ
を室温〜４００℃程度に保温できるものであればよく、
たとえば、赤外ランプ、ホットプレート、または、赤外
ランプおよびホットプレートを併用してなる構成とされ
ている。
を室温〜４００℃程度に保温できるものであればよく、
たとえば、赤外ランプ、ホットプレート、または、赤外
ランプおよびホットプレートを併用してなる構成とされ
ている。
【００２８】なお、ホットプレートを採用する場合、ウ
ェーハ面内での温度の均一性を向上させるため、Ｓｉウ
ェーハの保持には静電チャック方式または真空チャック
方式を使用するのが望ましい。
ェーハ面内での温度の均一性を向上させるため、Ｓｉウ
ェーハの保持には静電チャック方式または真空チャック
方式を使用するのが望ましい。
【００２９】上記搬送室４１は、上記Ｌ／ＵＬ室１１内
にセットされたＳｉウェーハを取り込んで上記Ｔｉチャ
ンバ２１に搬送し、また、上記Ｔｉチャンバ２１内にて
ＴｉＳｉx 膜の形成が行われたＳｉウェーハを受け取っ
て上記Ｗチャンバ３１に搬送し、さらに、上記Ｗチャン
バ３１内にてＷの埋め込みが行われたＳｉウェーハを受
け取って上記Ｌ／ＵＬ室１１に搬送するためのもので、
たとえば排気口４２を介して、高真空状態に保たれた室
内を大気開放できるように構成されている。
にセットされたＳｉウェーハを取り込んで上記Ｔｉチャ
ンバ２１に搬送し、また、上記Ｔｉチャンバ２１内にて
ＴｉＳｉx 膜の形成が行われたＳｉウェーハを受け取っ
て上記Ｗチャンバ３１に搬送し、さらに、上記Ｗチャン
バ３１内にてＷの埋め込みが行われたＳｉウェーハを受
け取って上記Ｌ／ＵＬ室１１に搬送するためのもので、
たとえば排気口４２を介して、高真空状態に保たれた室
内を大気開放できるように構成されている。
【００３０】次に、上記した半導体製造装置による、半
導体装置の製造プロセスについて説明する。図２は、コ
ンタクトホール内へのＷの埋め込みにかかる処理を概略
的に示すものである。
導体装置の製造プロセスについて説明する。図２は、コ
ンタクトホール内へのＷの埋め込みにかかる処理を概略
的に示すものである。
【００３１】たとえば、Ｓｉウェーハ（第１の導電層）
１上の絶縁膜２に形成されたコンタクトホール３内をＷ
により埋め込む場合（同図（ａ））、まず、該ウェーハ
１が大気開放されたＬ／ＵＬ室１１内にセットされる。
１上の絶縁膜２に形成されたコンタクトホール３内をＷ
により埋め込む場合（同図（ａ））、まず、該ウェーハ
１が大気開放されたＬ／ＵＬ室１１内にセットされる。
【００３２】そして、Ｌ／ＵＬ室１１内が上記搬送室４
１と同程度の真空度（高真空）にまで真空引きされた状
態で、このＳｉウェーハ１は、Ｌ／ＵＬ室１１より搬送
室４１を経てＴｉチャンバ２１に送られる。
１と同程度の真空度（高真空）にまで真空引きされた状
態で、このＳｉウェーハ１は、Ｌ／ＵＬ室１１より搬送
室４１を経てＴｉチャンバ２１に送られる。
【００３３】Ｔｉチャンバ２１内に送られたＳｉウェー
ハ１は、加熱機構２５によって３００℃以上の温度に加
熱された後、キャリアガスライン２２より供給されるＡ
ｒガスをキャリアガス、および、ソースガスライン２３
より供給されるＴｉＣｌ4 をソースガスとして用いるこ
とにより、プラズマＣＶＤが行われる。
ハ１は、加熱機構２５によって３００℃以上の温度に加
熱された後、キャリアガスライン２２より供給されるＡ
ｒガスをキャリアガス、および、ソースガスライン２３
より供給されるＴｉＣｌ4 をソースガスとして用いるこ
とにより、プラズマＣＶＤが行われる。
【００３４】すると、Ｓｉウェーハ１との界面におい
て、Ｓｉウェーハ１中のＳｉとＴｉＣｌ4 ガス中のＴｉ
とが自己整合することにより、コンタクトホール３の底
部にＴｉＳｉx 膜６が形成される（同図（ｂ））。
て、Ｓｉウェーハ１中のＳｉとＴｉＣｌ4 ガス中のＴｉ
とが自己整合することにより、コンタクトホール３の底
部にＴｉＳｉx 膜６が形成される（同図（ｂ））。
【００３５】このとき、プラズマＣＶＤによってＴｉも
析出されるが、Ｔｉが析出される前にプラズマＣＶＤを
終了させることで、良質のＴｉＳｉx 膜６を形成でき
る。ＴｉＳｉx 膜６が形成された後のＳｉウェーハ１
は、大気に晒されることなく、上記搬送室４１を介し
て、Ｗチャンバ３１に送られる。
析出されるが、Ｔｉが析出される前にプラズマＣＶＤを
終了させることで、良質のＴｉＳｉx 膜６を形成でき
る。ＴｉＳｉx 膜６が形成された後のＳｉウェーハ１
は、大気に晒されることなく、上記搬送室４１を介し
て、Ｗチャンバ３１に送られる。
【００３６】Ｗチャンバ３１内に送られたＳｉウェーハ
１は、加熱機構３５によって室温〜４００℃程度の温度
に保たれた後、ガスライン３２より供給されるＷＦ6 ガ
ス、および、ガスライン３３より供給されるＳｉＨ4 ガ
スを用いることにより、選択的ＣＶＤが行われる。
１は、加熱機構３５によって室温〜４００℃程度の温度
に保たれた後、ガスライン３２より供給されるＷＦ6 ガ
ス、および、ガスライン３３より供給されるＳｉＨ4 ガ
スを用いることにより、選択的ＣＶＤが行われる。
【００３７】これにより、コンタクトホール３の底部に
形成されたＴｉＳｉx 膜６上に、Ｗが選択的に成膜され
て、コンタクトホール３内がＷ膜８により埋め込まれる
（同図（ｃ））。
形成されたＴｉＳｉx 膜６上に、Ｗが選択的に成膜され
て、コンタクトホール３内がＷ膜８により埋め込まれる
（同図（ｃ））。
【００３８】この場合、ＴｉＳｉx 膜６が形成された後
のＳｉウェーハ１は、大気に晒されることなく、Ｗチャ
ンバ３１内に送られるため、連続してＷ膜８を成膜する
ことができる。
のＳｉウェーハ１は、大気に晒されることなく、Ｗチャ
ンバ３１内に送られるため、連続してＷ膜８を成膜する
ことができる。
【００３９】すなわち、高真空に保たれたそれぞれのチ
ャンバ２１，３１内で連続的にＴｉＳｉx 膜６の形成と
Ｗ膜８の成膜とを行うようにしているので、ＴｉＳｉx
膜６の表面に自然酸化膜が形成されることがない。
ャンバ２１，３１内で連続的にＴｉＳｉx 膜６の形成と
Ｗ膜８の成膜とを行うようにしているので、ＴｉＳｉx
膜６の表面に自然酸化膜が形成されることがない。
【００４０】したがって、ＴｉＳｉx 膜６の表面の自然
酸化膜を取り除くためのプロセスも、また、取り除くた
めの設備（たとえば、ＢＣｌ3 を用いたエッチングやア
ニール処理）も必要ない。
酸化膜を取り除くためのプロセスも、また、取り除くた
めの設備（たとえば、ＢＣｌ3 を用いたエッチングやア
ニール処理）も必要ない。
【００４１】しかも、ＴｉＳｉx 膜６をプラズマＣＶＤ
法によって形成するようにしているため、コンタクトホ
ール３のアスペクト比によらず、常に完全な形でＴｉＳ
ｉx膜６を形成することができ、アスペクト比が大きい
コンタクトホール内にも、良質なＴｉＳｉx 膜６を形成
することが可能である。
法によって形成するようにしているため、コンタクトホ
ール３のアスペクト比によらず、常に完全な形でＴｉＳ
ｉx膜６を形成することができ、アスペクト比が大きい
コンタクトホール内にも、良質なＴｉＳｉx 膜６を形成
することが可能である。
【００４２】Ｗ膜８が成膜された後のＳｉウェーハ１
は、上記搬送室４１を介して、上記Ｌ／ＵＬ室１１に送
られる。そして、そのＬ／ＵＬ室１１内が大気開放され
た後、Ｓｉウェーハ１は外部に取り出される。
は、上記搬送室４１を介して、上記Ｌ／ＵＬ室１１に送
られる。そして、そのＬ／ＵＬ室１１内が大気開放され
た後、Ｓｉウェーハ１は外部に取り出される。
【００４３】こうして、コンタクトホール３内をＷ膜８
によって埋め込んだ後、上層の配線となるＡｌなどの第
２の導電層（図示していない）を形成することで、上記
コンタクトホール３を介して、Ｓｉウェーハ１と第２の
導電層とが接続されてなる多層配線構造が形成される。
によって埋め込んだ後、上層の配線となるＡｌなどの第
２の導電層（図示していない）を形成することで、上記
コンタクトホール３を介して、Ｓｉウェーハ１と第２の
導電層とが接続されてなる多層配線構造が形成される。
【００４４】図３は、上記したコンタクトホール内への
Ｗの埋め込みにかかる処理の流れを概略的に示すもので
ある。このように、ＴｉＳｉx 膜６をプラズマＣＶＤ法
によって形成するようにした本方法の場合、従来の方法
（図７参照）に比べ、シリサイド化のためのアニール処
理や、シリサイド化に関与しなかった余剰なＴｉ膜、お
よび、アニール時にＴｉが窒化または酸化するのを防ぐ
ためのキャップ材であるＴｉＮ膜をそれぞれ剥離すると
いった工程が不要になる分、工程数の大幅な削減が可能
となる。
Ｗの埋め込みにかかる処理の流れを概略的に示すもので
ある。このように、ＴｉＳｉx 膜６をプラズマＣＶＤ法
によって形成するようにした本方法の場合、従来の方法
（図７参照）に比べ、シリサイド化のためのアニール処
理や、シリサイド化に関与しなかった余剰なＴｉ膜、お
よび、アニール時にＴｉが窒化または酸化するのを防ぐ
ためのキャップ材であるＴｉＮ膜をそれぞれ剥離すると
いった工程が不要になる分、工程数の大幅な削減が可能
となる。
【００４５】また、ＴｉＳｉx 膜６の形成からＷ膜８の
成膜までを１台の装置により高真空状態を維持したまま
で行うことが可能となるため、選択的ＣＶＤ法によりＷ
の埋め込みを行う際に、その前処理として、ＴｉＳｉx
膜６の表面に形成される自然酸化膜を除去するための工
程や設備も不要となる。
成膜までを１台の装置により高真空状態を維持したまま
で行うことが可能となるため、選択的ＣＶＤ法によりＷ
の埋め込みを行う際に、その前処理として、ＴｉＳｉx
膜６の表面に形成される自然酸化膜を除去するための工
程や設備も不要となる。
【００４６】図４は、上記したプラズマＣＶＤ法による
ＴｉＳｉx 膜の形成時における、ＴｉＳｉx 膜の形成速
度（量）と析出によるＴｉの形成速度（量）との関係
を、形成時間について示したものである。
ＴｉＳｉx 膜の形成時における、ＴｉＳｉx 膜の形成速
度（量）と析出によるＴｉの形成速度（量）との関係
を、形成時間について示したものである。
【００４７】この図からも明らかなように、プラズマＣ
ＶＤの開始にともなって、ＴｉＳｉx 膜６は直ちに形成
され始めるのに対し、Ｔｉが析出し始めるのは約９０秒
後となっている。
ＶＤの開始にともなって、ＴｉＳｉx 膜６は直ちに形成
され始めるのに対し、Ｔｉが析出し始めるのは約９０秒
後となっている。
【００４８】そこで、その時間差を利用して、Ｔｉが析
出し始めるまでの９０秒の間にＴｉＳｉx 膜６の形成を
終了させることで、絶縁膜２上および形成したＴｉＳｉ
x 膜６にＴｉが析出することなく、ＴｉＳｉx 膜６を形
成することができる。
出し始めるまでの９０秒の間にＴｉＳｉx 膜６の形成を
終了させることで、絶縁膜２上および形成したＴｉＳｉ
x 膜６にＴｉが析出することなく、ＴｉＳｉx 膜６を形
成することができる。
【００４９】このように、Ｓｉウェーハ１中のＳｉとＴ
ｉＣｌ4 ガス中のＴｉとによってＴｉＳｉx 膜６が自己
整合する速度とＴｉが析出する速度との差を利用して、
ＴｉＳｉx 膜６の形成を制御することで、非常に簡便な
方法により、良質のＴｉＳｉx 膜６を形成することがで
きる。
ｉＣｌ4 ガス中のＴｉとによってＴｉＳｉx 膜６が自己
整合する速度とＴｉが析出する速度との差を利用して、
ＴｉＳｉx 膜６の形成を制御することで、非常に簡便な
方法により、良質のＴｉＳｉx 膜６を形成することがで
きる。
【００５０】上記したように、コンタクトホールのアス
ペクト比によらず、常に完全な形でＴｉＳｉx 膜を形成
できるようにしている。すなわち、ＴｉＣｌ4 をソース
ガスとして用いたプラズマＣＶＤ法により、Ｓｉウェー
ハ上のコンタクトホールの底部に、ＳｉとＴｉとの自己
整合によるＴｉＳｉx 膜を形成するようにしている。こ
れにより、スパッタ法を用いる従来に比べ、ＴｉＳｉx
膜を形成するための工程数の大幅な削減とともに、高ア
スペクト比のコンタクトホールに対しても良質なＴｉＳ
ｉx 膜を形成することが可能となる。
ペクト比によらず、常に完全な形でＴｉＳｉx 膜を形成
できるようにしている。すなわち、ＴｉＣｌ4 をソース
ガスとして用いたプラズマＣＶＤ法により、Ｓｉウェー
ハ上のコンタクトホールの底部に、ＳｉとＴｉとの自己
整合によるＴｉＳｉx 膜を形成するようにしている。こ
れにより、スパッタ法を用いる従来に比べ、ＴｉＳｉx
膜を形成するための工程数の大幅な削減とともに、高ア
スペクト比のコンタクトホールに対しても良質なＴｉＳ
ｉx 膜を形成することが可能となる。
【００５１】また、ＴｉＳｉx 膜の形成されたＳｉウェ
ーハを大気に晒すことなく、コンタクトホール内へのＷ
の埋め込みを連続して行うことができるため、自然酸化
膜を除去するための前処理が不要になるなど、半導体製
造装置の構成を大幅に簡素化できるものである。
ーハを大気に晒すことなく、コンタクトホール内へのＷ
の埋め込みを連続して行うことができるため、自然酸化
膜を除去するための前処理が不要になるなど、半導体製
造装置の構成を大幅に簡素化できるものである。
【００５２】なお、上記した本発明の実施の一形態にお
いては、ガスが混合するのを防ぐなどの目的で、Ｓｉウ
ェーハに対して別個のチャンバ内でＴｉＳｉx 膜の形成
とＷ膜の成膜とを行うようにした場合について説明した
が、これに限らず、たとえば同一チャンバ内でＴｉＳｉ
x 膜の形成とＷ膜の成膜とを行うように構成することも
可能である。
いては、ガスが混合するのを防ぐなどの目的で、Ｓｉウ
ェーハに対して別個のチャンバ内でＴｉＳｉx 膜の形成
とＷ膜の成膜とを行うようにした場合について説明した
が、これに限らず、たとえば同一チャンバ内でＴｉＳｉ
x 膜の形成とＷ膜の成膜とを行うように構成することも
可能である。
【００５３】図５は、本発明の実施の他の形態にかか
る、半導体製造装置の概略構成を示すものである。この
装置は、たとえば、Ｓｉウェーハ１上の絶縁膜２に形成
されたコンタクトホール３の底部にＴｉＳｉx 膜６を形
成するためのＴｉチャンバと、上記コンタクトホール３
内のＴｉＳｉx 膜６上にＷ膜８を成膜するためのＷチャ
ンバとが、一体化されてなる構成とされている。
る、半導体製造装置の概略構成を示すものである。この
装置は、たとえば、Ｓｉウェーハ１上の絶縁膜２に形成
されたコンタクトホール３の底部にＴｉＳｉx 膜６を形
成するためのＴｉチャンバと、上記コンタクトホール３
内のＴｉＳｉx 膜６上にＷ膜８を成膜するためのＷチャ
ンバとが、一体化されてなる構成とされている。
【００５４】すなわち、該半導体製造装置は、処理する
Ｓｉウェーハ１をロード／アンロードするためのＬ／Ｕ
Ｌ室１１と、ＴｉＳｉx 膜６の形成およびＷ膜８の成膜
を連続して行うためのＴｉ／Ｗチャンバ６１と、それぞ
れの室内を高真空状態に保つためのバルブ５１とから構
成されている。
Ｓｉウェーハ１をロード／アンロードするためのＬ／Ｕ
Ｌ室１１と、ＴｉＳｉx 膜６の形成およびＷ膜８の成膜
を連続して行うためのＴｉ／Ｗチャンバ６１と、それぞ
れの室内を高真空状態に保つためのバルブ５１とから構
成されている。
【００５５】そして、上記Ｔｉ／Ｗチャンバ６１には、
たとえば、Ａｒガスが供給されるキャリアガスライン６
２、ＴｉＣｌ4 ガスが供給されるソースガスライン６
３、ＷＦ6 ガスが供給されるガスライン６４、ＳｉＨ4
ガスが供給されるガスライン６５、室内に残留するガス
を排気するための排気口６６、および、上記ＴｉＳｉx
膜６の形成に必要な温度（３００℃以上）もしくは上記
Ｗ膜８の成膜に必要な温度（室温〜４００℃程度）にそ
れぞれＳｉウェーハ１を加熱制御可能な加熱機構６７が
設けられている。
たとえば、Ａｒガスが供給されるキャリアガスライン６
２、ＴｉＣｌ4 ガスが供給されるソースガスライン６
３、ＷＦ6 ガスが供給されるガスライン６４、ＳｉＨ4
ガスが供給されるガスライン６５、室内に残留するガス
を排気するための排気口６６、および、上記ＴｉＳｉx
膜６の形成に必要な温度（３００℃以上）もしくは上記
Ｗ膜８の成膜に必要な温度（室温〜４００℃程度）にそ
れぞれＳｉウェーハ１を加熱制御可能な加熱機構６７が
設けられている。
【００５６】上記加熱機構６７としては、Ｓｉウェーハ
１を上記した反応温度にそれぞれ制御できるものであれ
ばよく、たとえば、赤外ランプ、ホットプレート、また
は、赤外ランプおよびホットプレートを併用してなる構
成とされている。
１を上記した反応温度にそれぞれ制御できるものであれ
ばよく、たとえば、赤外ランプ、ホットプレート、また
は、赤外ランプおよびホットプレートを併用してなる構
成とされている。
【００５７】なお、ホットプレートを採用する場合、ウ
ェーハ面内での温度の均一性を向上させるため、Ｓｉウ
ェーハ１の保持には静電チャック方式または真空チャッ
ク方式を使用するのが望ましい。
ェーハ面内での温度の均一性を向上させるため、Ｓｉウ
ェーハ１の保持には静電チャック方式または真空チャッ
ク方式を使用するのが望ましい。
【００５８】このような構成の半導体製造装置によれ
ば、上記と同様の効果が期待できるとともに、装置のよ
り一層のコンパクト化が可能となる。また、コンタクト
ホールに限らず、たとえば、ヴィアホールやスルーホー
ルにも同様に適用可能である。その他、この発明の要旨
を変えない範囲において、種々変形実施可能なことは勿
論である。
ば、上記と同様の効果が期待できるとともに、装置のよ
り一層のコンパクト化が可能となる。また、コンタクト
ホールに限らず、たとえば、ヴィアホールやスルーホー
ルにも同様に適用可能である。その他、この発明の要旨
を変えない範囲において、種々変形実施可能なことは勿
論である。
【００５９】
【発明の効果】以上、詳述したようにこの発明によれ
ば、製造のための工程数を大幅に削減でき、アスペクト
比の大きな接続孔であっても良質なバリアメタル層を効
率よく形成することが可能な半導体装置の製造装置およ
び製造方法を提供できる。
ば、製造のための工程数を大幅に削減でき、アスペクト
比の大きな接続孔であっても良質なバリアメタル層を効
率よく形成することが可能な半導体装置の製造装置およ
び製造方法を提供できる。
【図１】この発明の実施の一形態にかかる、半導体製造
装置の構成を示す概略図。
装置の構成を示す概略図。
【図２】同じく、かかる処理を説明するために示す半導
体装置の概略断面図。
体装置の概略断面図。
【図３】同じく、かかる処理の流れを説明するために示
すフローチャート。
すフローチャート。
【図４】同じく、形成時間に対する、ＴｉＳｉx 膜の形
成速度とＴｉの形成速度との関係を示す概略図。
成速度とＴｉの形成速度との関係を示す概略図。
【図５】この発明の実施の他の形態にかかる、半導体製
造装置の構成を示す概略図。
造装置の構成を示す概略図。
【図６】従来技術とその問題点を説明するために示す、
半導体装置の概略断面図。
半導体装置の概略断面図。
【図７】同じく、かかる処理の流れを説明するために示
すフローチャート。
すフローチャート。
１…Ｓｉウェーハ ２…絶縁膜 ３…コンタクトホール ６…ＴｉＳｉx 膜 ８…Ｗ膜 １１…Ｌ／ＵＬ室 ２１…Ｔｉチャンバ ２２…キャリアガスライン ２３…ソースガスライン ２５…加熱機構 ３１…Ｗチャンバ ３２，３３…ガスライン ３５…加熱機構 ４１…搬送室 ５１…バルブ ６１…Ｔｉ／Ｗチャンバ
Claims (15)
- 【請求項１】 絶縁膜によって絶縁された、第１の導電
層と第２の導電層との間を接続するための、前記絶縁膜
に形成された接続孔内に導電性物質を埋め込む装置にお
いて、 前記第１の導電層と接する前記接続孔の底部に、前記導
電性物質を埋め込む際のバリアメタル層を、前記第１の
導電層と自己整合する物質を含むガスをソースガスとし
て用いたプラズマＣＶＤ法により形成する形成手段と、 この形成手段により前記接続孔の底部に形成された前記
バリアメタル層上に、選択的ＣＶＤ法により連続して前
記導電性物質を成膜する成膜手段とを具備したことを特
徴とする半導体装置の製造装置。 - 【請求項２】 前記第１の導電層は、Ｓｉからなること
を特徴とする請求項１に記載の半導体装置の製造装置。 - 【請求項３】 前記第１の導電層と自己整合する物質
は、Ｔｉであることを特徴とする請求項１に記載の半導
体装置の製造装置。 - 【請求項４】 前記第１の導電層と自己整合する物質を
含むガスは、ＴｉＣｌ4 であることを特徴とする請求項
１に記載の半導体装置の製造装置。 - 【請求項５】 前記導電性物質は、Ｗであることを特徴
とする請求項１に記載の半導体装置の製造装置。 - 【請求項６】 前記バリアメタル層は、ＴｉＳｉx 膜で
あることを特徴とする請求項１に記載の半導体装置の製
造装置。 - 【請求項７】 前記形成手段および前記成膜手段は、同
一のチャンバを用いて構成されることを特徴とする請求
項１に記載の半導体装置の製造装置。 - 【請求項８】 前記形成手段および前記成膜手段は、異
なるチャンバにより構成されることを特徴とする請求項
１に記載の半導体装置の製造装置。 - 【請求項９】 絶縁膜によって絶縁された、第１の導電
層と第２の導電層との間を接続するための、前記絶縁膜
に形成された接続孔内に導電性物質を埋め込む方法にお
いて、 前記第１の導電層と接する前記接続孔の底部に、前記導
電性物質を埋め込む際のバリアメタル層を、前記第１の
導電層と自己整合する物質を含むガスをソースガスとし
て用いたプラズマＣＶＤ法により形成する工程と、 前記接続孔の底部に形成された前記バリアメタル層上
に、選択的ＣＶＤ法により連続して前記導電性物質を成
膜する工程とからなることを特徴とする半導体装置の製
造方法。 - 【請求項１０】 前記第１の導電層は、Ｓｉにより形成
されることを特徴とする請求項９に記載の半導体装置の
製造方法。 - 【請求項１１】 前記第１の導電層と自己整合する物質
は、Ｔｉが用いられることを特徴とする請求項９に記載
の半導体装置の製造方法。 - 【請求項１２】 前記第１の導電層と自己整合する物質
を含むガスは、ＴｉＣｌ4 が用いられることを特徴とす
る請求項９に記載の半導体装置の製造方法。 - 【請求項１３】 前記導電性物質は、Ｗが用いられるこ
とを特徴とする請求項９に記載の半導体装置の製造方
法。 - 【請求項１４】 前記バリアメタル層は、ＴｉＳｉx 膜
により形成されることを特徴とする請求項９に記載の半
導体装置の製造方法。 - 【請求項１５】 前記バリアメタル層の形成および前記
導電性物質の成膜は、同一のチャンバ内もしくは異なる
チャンバ内にて行われることを特徴とする請求項９に記
載の半導体装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8213709A JPH1064848A (ja) | 1996-08-13 | 1996-08-13 | 半導体装置の製造装置および製造方法 |
| TW086111160A TW345696B (en) | 1996-08-13 | 1997-08-05 | Method and device for manufacturing semiconductor device |
| US08/910,007 US6180513B1 (en) | 1996-08-13 | 1997-08-12 | Apparatus and method for manufacturing a semiconductor device having a multi-wiring layer structure |
| KR1019970038501A KR100284723B1 (ko) | 1996-08-13 | 1997-08-13 | 반도체장치의 제조장치 및 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8213709A JPH1064848A (ja) | 1996-08-13 | 1996-08-13 | 半導体装置の製造装置および製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1064848A true JPH1064848A (ja) | 1998-03-06 |
Family
ID=16643697
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8213709A Pending JPH1064848A (ja) | 1996-08-13 | 1996-08-13 | 半導体装置の製造装置および製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6180513B1 (ja) |
| JP (1) | JPH1064848A (ja) |
| KR (1) | KR100284723B1 (ja) |
| TW (1) | TW345696B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100358058B1 (ko) * | 1999-12-28 | 2002-10-25 | 주식회사 하이닉스반도체 | 반도체 소자의 베리어 메탈층 형성방법 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US6277739B1 (en) * | 2000-10-30 | 2001-08-21 | Vanguard International Semiconductor Corporation | Method of forming a barrier layer underlying a tungsten plug structure in a high aspect ratio contact hole |
| JP2002261161A (ja) * | 2001-03-05 | 2002-09-13 | Hitachi Ltd | 半導体装置の製造方法 |
| US8236691B2 (en) * | 2008-12-31 | 2012-08-07 | Micron Technology, Inc. | Method of high aspect ratio plug fill |
| JP6507860B2 (ja) * | 2015-06-01 | 2019-05-08 | 富士電機株式会社 | 半導体装置の製造方法 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6231116A (ja) * | 1985-08-02 | 1987-02-10 | Toshiba Corp | 半導体装置の製造方法 |
| US4902645A (en) * | 1987-08-24 | 1990-02-20 | Fujitsu Limited | Method of selectively forming a silicon-containing metal layer |
| FR2624304B1 (fr) * | 1987-12-04 | 1990-05-04 | Philips Nv | Procede pour etablir une structure d'interconnexion electrique sur un dispositif semiconducteur au silicium |
| JP2776826B2 (ja) * | 1988-04-15 | 1998-07-16 | 株式会社日立製作所 | 半導体装置およびその製造方法 |
| US5478780A (en) * | 1990-03-30 | 1995-12-26 | Siemens Aktiengesellschaft | Method and apparatus for producing conductive layers or structures for VLSI circuits |
| JP3118785B2 (ja) * | 1991-05-23 | 2000-12-18 | ソニー株式会社 | バリヤメタル構造の形成方法 |
| EP0571691B1 (en) * | 1992-05-27 | 1996-09-18 | STMicroelectronics S.r.l. | Metallization over tungsten plugs |
| JP2565131B2 (ja) * | 1994-04-22 | 1996-12-18 | 日本電気株式会社 | 半導体装置の製造方法 |
| US5430328A (en) * | 1994-05-31 | 1995-07-04 | United Microelectronics Corporation | Process for self-align contact |
-
1996
- 1996-08-13 JP JP8213709A patent/JPH1064848A/ja active Pending
-
1997
- 1997-08-05 TW TW086111160A patent/TW345696B/zh active
- 1997-08-12 US US08/910,007 patent/US6180513B1/en not_active Expired - Fee Related
- 1997-08-13 KR KR1019970038501A patent/KR100284723B1/ko not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100358058B1 (ko) * | 1999-12-28 | 2002-10-25 | 주식회사 하이닉스반도체 | 반도체 소자의 베리어 메탈층 형성방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| TW345696B (en) | 1998-11-21 |
| KR19980018631A (ko) | 1998-06-05 |
| US6180513B1 (en) | 2001-01-30 |
| KR100284723B1 (ko) | 2001-04-02 |
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