JP2004235456A - 成膜装置、成膜方法および半導体装置の製造方法 - Google Patents
成膜装置、成膜方法および半導体装置の製造方法 Download PDFInfo
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Abstract
【課題】タングステン膜の高抵抗化を防止しつつ、デポレートを向上させる。
【解決手段】ウェハＷの搬送順序に従って各デポステージＤＳ１〜ＤＳ５の温度が段階的に高くなるように設定し、ポステージＤＳ１→デポステージＤＳ２→デポステージＤＳ３→デポステージＤＳ４→デポステージＤＳ５の順序でウェハＷの搬送を行いながら、タングステンの成膜を行う。
【選択図】 図１
【解決手段】ウェハＷの搬送順序に従って各デポステージＤＳ１〜ＤＳ５の温度が段階的に高くなるように設定し、ポステージＤＳ１→デポステージＤＳ２→デポステージＤＳ３→デポステージＤＳ４→デポステージＤＳ５の順序でウェハＷの搬送を行いながら、タングステンの成膜を行う。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は成膜装置、成膜方法および半導体装置の製造方法に関し、特に、タングステンの成膜方法に適用して好適なものである。
【０００２】
【従来の技術】
タングステンプラグなどに用いられるタングステンの成膜では、例えば、特許文献１に開示されているように、ＴｉＮのような導電性窒化物を含む皮膜を介して、タングステンを成膜させることにより、二酸化珪素膜との密着性を向上させる方法がある。
【０００３】
図４は、タングステン膜が成膜された半導体装置の概略構成を示す断面図である。
図４において、半導体基板２１上には、ゲート絶縁膜２２を介してゲート電極２３が形成され、ゲート電極２３の両側の半導体基板２１にはソース／ドレイン層２４ａ、２４ｂが形成されている。また、ゲート電極２３が形成された半導体基板２１上には絶縁膜２５が形成され、絶縁膜２５には、ゲート電極２３を露出させる開口部２５ａが設けられている。また、開口部２５ａが設けられた絶縁膜２５およびゲート電極２３上にはＴｉＮ膜２６が形成され、ＴｉＮ膜２６上にはタングステン膜２７が成膜されている。
【０００４】
一方、特許文献２には、ＷＦ６系ガスを用いてタングステン膜を化学蒸着させる際に、ＮＨ３／ＷＦ６系ガスを用いてタングステン窒化薄膜を予めプラズマ化学蒸着させることにより、ＷＦ６系ガスによる酸化膜、シリコンおよび酸化膜／シリコン界面の浸食を防止する方法が開示されている。
【０００５】
【特許文献１】
特開昭６３−１３３６４８号公報
【特許文献２】
特開平５−２９３１７号公報
【０００６】
【発明が解決しようとする課題】
しかしながら、特許文献１に開示された方法では、ＴｉＮ膜２６上のタングステン膜２７の成膜は同一の温度で行われるのが一般的である。このため、デポレートを上昇させるために、成膜温度を上げると、タングステン膜２７の成膜に使用されるＷＦ６が活性化され、ＴｉＮ膜２６が侵食される。この結果、図５に示すように、ＴｉＮ膜２６にピンホール２８が形成されることがあり、タングステン膜２７のＷとゲート電極２３のＳｉが反応して、タングステン膜２７の抵抗が上昇するという問題があった。
【０００７】
一方、ＴｉＮ膜２６の侵食を抑制するために、タングステン膜２７の成膜温度を下げると、デポレートが下がり、スループットが低下するという問題があった。
また、特許文献２に開示された方法では、タングステン膜の下層にタングステン窒化薄膜が形成されるため、低抵抗タングステン金属配線の形成が困難になるという問題があった。
【０００８】
そこで、本発明の目的は、タングステン膜の高抵抗化を防止しつつ、デポレートを向上させることが可能な成膜装置、成膜方法および半導体装置の製造方法を提供することである。
【０００９】
【課題を解決するための手段】
上述した課題を解決するために、本発明の一態様に係る成膜装置によれば、成膜処理を行う処理チャンバと、前記処理チャンバ内に設けられ、成膜処理を段階的に行わせる複数のデポステージと、前記デポステージ間の搬送順序に従って温度が高くなるように、前記デポステージの温度を制御する温度制御手段とを備えることを特徴とする。
【００１０】
これにより、複数のデポステージ間でウェハを移動させることで、ウェハの温度を段階的に上昇させることが可能となり、成膜時の温度を段階的に上昇させることが可能となる。
このため、各デポステージの温度を一定に維持したまま、成膜時に用いられる反応ガスの活性状態を段階的に上昇させることが可能となり、下地層への影響を抑制しつつ、デポレートを向上させて、スループットを向上させることが可能となる。
【００１１】
また、本発明の一態様に係る成膜装置によれば、成膜処理を行う処理チャンバと、前記処理チャンバに連結されたロードロック室と、前記ロードロック室に設けられたウェハカセットと、前記ロードロック室内に設けられ、前記ウェハカセットと前記処理チャンバとの間でウェハの受け渡しを行う受け渡しロボットと、前記処理チャンバ内に設けられ、前記成膜処理を段階的に行わせる複数のデポステージと、前記処理チャンバ内の手前に設けられ、前記受け渡しロボットにより受け渡されるウェハを一時的に載置するトランスファーステージと、前記デポステージを個別に加熱するヒータと、前記デポステージ間の搬送順序に従って温度が高くなるように、前記ヒータの温度を制御する温度制御手段とを備えることを特徴とする。
【００１２】
これにより、複数のデポステージ間でウェハを移動させることで、ウェハの温度を段階的に上昇させることが可能となるとともに、複数のウェハの成膜を一括して行う場合においても、各ウェハ間での膜質の均一性を維持することが可能となる。
このため、各ウェハ間での膜質のバラツキを抑制しつつ、成膜時の温度を段階的に上昇させることが可能となり、下地層への影響を抑制しつつ、デポレートを向上させて、スループットを向上させることが可能となる。
【００１３】
また、本発明の一態様に係る成膜方法によれば、ウェハの搬送順序に従って段階的に高くなるようにＮ個（Ｎは２以上の整数）のデポステージの温度を設定する工程と、前記Ｎ個のデポステージが設けられた処理チャンバ内にウェハを搬入する工程と、前記Ｎ個のデポステージ上を移動させながら、前記処理チャンバに搬入されたウェハの成膜処理を行う工程と、前記Ｎ個のデポステージ上で成膜処理されたウェハを前記処理チャンバから搬出する工程とを備えることを特徴とする。
【００１４】
これにより、複数のデポステージ間でウェハを移動させることで、各デポステージの温度を一定に維持したまま、ウェハの温度を段階的に上昇させることが可能となる。
このため、スループットの低下を抑制しつつ、成膜時の温度を段階的に上昇させることが可能となるともに、下地層への影響を抑制しつつ、デポレートを向上させることが可能となり、成膜時の膜質劣化を抑制しつつ、スループットを向上させることが可能となる。
【００１５】
また、本発明の一態様に係る成膜方法によれば、複数のデポステージ上でタングステン膜を段階的に成膜する成膜方法において、前記デポステージ間のウェハの搬送順序に従って温度が高くなるように、前記デポステージの温度を設定することを特徴とする。
これにより、複数のデポステージ間でウェハを移動させることで、成膜時の温度を段階的に上昇させながら、タングステンを成膜することが可能となり、下地層への影響を抑制しつつ、デポレートを向上させることが可能となる。
【００１６】
また、本発明の一態様に係る半導体装置の製造方法によれば、ゲート絶縁膜を介してゲート電極を半導体基板上に形成する工程と、前記ゲート電極が形成された半導体基板上に絶縁膜を形成する工程と、前記ゲート電極を露出させる開口部を前記絶縁膜に形成する工程と、前記開口部が形成された絶縁膜上にＴｉＮ膜を形成する工程と、成膜時の温度を段階的に上昇させながら、前記ＴｉＮ膜上にタングステン膜を形成する工程と、前記タングステン膜および前記ＴｉＮ膜をエッチングして前記絶縁膜を露出させることにより、前記開口部に埋め込まれたタングステンプラグを形成する工程と、前記タングステンプラグに接続された配線層を前記絶縁膜上に形成する工程とを備えることを特徴とする。
【００１７】
これにより、ＴｉＮ膜が露出した段階では、タングステン膜形成時に用いられるＷＦ６系ガスの活性化を抑制しつつ、タングステン膜を形成することが可能となるとともに、ＴｉＮ膜がタングステン膜で完全に覆われた段階では、ＷＦ６系ガスの活性を増加させて、タングステン膜を形成することが可能となる。
このため、ＷＦ６系ガスによるＴｉＮ膜の腐食を抑制しつつ、タングステン膜形成時のデポレートを向上させることが可能となり、スループットを向上させることを可能としつつ、タングステン膜がシリコンと反応することを防止して、タングステンプラグの高抵抗化を防止することが可能となる。
【００１８】
また、本発明の一態様に係る半導体装置の製造方法によれば、ゲート絶縁膜を介してゲート電極を半導体ウェハ上に形成する工程と、前記ゲート電極が形成された半導体ウェハ上に絶縁膜を形成する工程と、前記ゲート電極を露出させる開口部を前記絶縁膜に形成する工程と、前記開口部が形成された絶縁膜上にＴｉＮ膜を形成する工程と、前記半導体ウェハの搬送順序に従って段階的に高くなるようにＮ個のデポステージの温度を設定する工程と、前記Ｎ個のデポステージが設けられた処理チャンバ内に前記ＴｉＮ膜が形成された半導体ウェハを搬入する工程と、前記Ｎ個のデポステージ上を移動させながら、前記ＴｉＮ膜が形成された半導体ウェハ上にタングステン膜を形成する工程と、前記Ｎ個のデポステージ上でタングステン膜が形成された半導体ウェハを前記処理チャンバから搬出する工程と、前記タングステン膜および前記ＴｉＮ膜をエッチングして前記絶縁膜を露出させることにより、前記開口部に埋め込まれたタングステンプラグを形成する工程と、前記タングステンプラグに接続された配線層を前記絶縁膜上に形成する工程とを備えることを特徴とする。
【００１９】
これにより、複数のデポステージ間でウェハを移動させることで、各デポステージの温度を一定に維持したまま、半導体ウェハの温度を段階的に上昇させることが可能となる。
このため、スループットの低下を抑制しつつ、タングステン膜形成時の温度を段階的に上昇させることが可能となるともに、ＷＦ６系ガスによるＴｉＮ膜の腐食を抑制しつつ、タングステン膜形成時のデポレートを向上させることが可能となり、スループットを向上させることを可能としつつ、タングステン膜がシリコンと反応することを防止して、タングステンプラグの高抵抗化を防止することが可能となる。
【００２０】
また、本発明の一態様に係る半導体装置の製造方法によれば、前記タングステン膜の形成に使用されるガスは、ＷＦ６／ＳｉＨ４／Ｈ２／Ａｒ系ガスであることを特徴とする
これにより、開口部内に効率よく埋め込むことを可能としつつ、低抵抗タングステン膜を形成することが可能となる。
【００２１】
【発明の実施の形態】
以下、本発明の実施形態に係る成膜装置について、図面を参照しながら説明する。
図１は、本発明の第１実施形態に係る成膜装置の概略構成を示す平面図である。
【００２２】
図１において、成膜装置には、ロードロック室１および処理チャンバ４が設けられ、ロードロック室１と処理チャンバ４とはゲートバルブＧＢを介して連結されている。
ここで、ロードロック室１には、複数のウェハＷを収納するウェハカセットＷＫ１〜ＷＫ３が設けられるとともに、ウェハカセットＷＫ１〜ＷＫ３と処理チャンバ１との間でウェハＷの搬送を行うロボットアーム３が設けられ、ロボットアーム３には、ウェハＷを保持するウェハ保持部２が設けられている。
【００２３】
一方、処理チャンバ４には、複数のウェハＷを載置するウェハ載置台５が設けられ、ウェハ載置台５には、トランスファーステージＴＳおよびデポステージＤＳ１〜ＤＳ５が設けられるとともに、トランスファーステージＴＳおよび各デポステージＤＳ１〜ＤＳ５にウェハＷを順次搬送するトランスファーホイール６が設けられている。
【００２４】
ここで、トランスファーステージＴＳは、処理チャンバ４内の手前に設けられ、ロボットアーム３により受け渡されるウェハＷを一時的に載置する。また、デポステージＤＳ１〜ＤＳ５は、各デポステージＤＳ１〜ＤＳ５にウェハＷを順次搬送させて成膜処理を段階的に行わせる。
また、各デポステージＤＳ１〜ＤＳ５およびトランスファーステージＴＳには、各デポステージＤＳ１〜ＤＳ５およびトランスファーステージＴＳを独立して加熱するヒータＨ１〜Ｈ６がそれぞれ設けられ、ヒータＨ１〜Ｈ５には、各ヒータＨ１〜Ｈ５の温度を個別に制御する温度制御部７が接続されている。そして、温度制御部７は、ウェハＷの搬送順序に従って各デポステージＤＳ１〜ＤＳ５の温度が段階的に高くなるように、ヒータＨ１〜Ｈ５の温度を制御することができる。
【００２５】
例えば、処理チャンバ４内において、デポステージＤＳ１→デポステージＤＳ２→デポステージＤＳ３→デポステージＤＳ４→デポステージＤＳ５の順序でウェハＷの搬送が行われるとすると、トランスファーステージＴＳの温度が３５０℃程度に設定され、各デポステージＤＳ１〜ＤＳ５の温度が４００℃、４１５℃、４３０℃、４４５℃、４６０℃程度にそれぞれ設定された状態で、各デポステージＤＳ１〜ＤＳ５上でウェハＷの成膜処理を行うことができる。
【００２６】
そして、ロボットアーム３は、ウェハカセットＷＫ１〜ＷＫ３からウェハＷを取り出し、ウェハ保持部２でウェハＷを保持しながら、処理チャンバ４内にウェハＷを搬入し、トランスファーステージＴＳ上に載置する。
そして、トランスファーステージＴＳ上に載置されたウェハＷは、ウェハＷの温度が所定温度になるまで、トランスファーステージＴＳ上で待機させられる。
【００２７】
そして、トランスファーステージＴＳ上に載置されたウェハＷが所定温度に達すると、トランスファーステージＴＳおよび各デポステージＤＳ１〜ＤＳ５上に載置されているウェハＷは、トランスファーステージＴＳおよび各デポステージＤＳ１〜ＤＳ５に設けられているピンにより持ち上げられる。
そして、トランスファーステージＴＳおよび各デポステージＤＳ１〜ＤＳ５上に載置されているウェハＷがピンにより持ち上げられると、トランスファーホイール６が回転して、ウェハＷ下に挿入される。そして、トランスファーホイール６がウェハＷ下に挿入されると、トランスファーステージＴＳおよび各デポステージＤＳ１〜ＤＳ５に設けられているピンが降下して、トランスファーステージＴＳおよび各デポステージＤＳ１〜ＤＳ５上に載置されていたウェハＷがトランスファーホイール６上に載置される。
【００２８】
そして、トランスファーステージＴＳおよび各デポステージＤＳ１〜ＤＳ５上に載置されていたウェハＷがトランスファーホイール６上に載置されると、トランスファーホイール６は６０度だけ回転する。そして、ウェハＷが載置されたトランスファーホイール６が６０度だけ回転すると、トランスファーステージＴＳおよび各デポステージＤＳ１〜ＤＳ５に設けられているピンが再び上昇し、トランスファーホイール６に載置されているウェハＷは、トランスファーステージＴＳおよび各デポステージＤＳ１〜ＤＳ５に設けられているピンにより持ち上げられる。
【００２９】
そして、トランスファーステージＴＳおよび各デポステージＤＳ１〜ＤＳ５上に載置されているウェハＷがピンにより持ち上げられると、トランスファーホイール６が回転して、トランスファーホイール６がウェハＷ下から抜き出される。そして、トランスファーホイール６がウェハＷ下から抜き出されると、トランスファーステージＴＳおよび各デポステージＤＳ１〜ＤＳ５に設けられているピンが降下して、トランスファーステージＴＳ上に載置されていたウェハＷは、デポステージＤＳ１上に載置されるとともに、各デポステージＤＳ１〜ＤＳ４上に載置されていたウェハＷはデポステージＤＳ２〜ＤＳ５にそれぞれ移され、デポステージＤＳ５上に載置されていたウェハＷはトランスファーステージＴＳに戻される。
【００３０】
そして、トランスファーステージＴＳに戻されたウェハＷは、ロボットアーム３により処理チャンバ４から搬出されるとともに、各デポステージＤＳ１〜ＤＳ５上に搬送されたウェハＷは、各デポステージＤＳ１〜ＤＳ５上で成膜処理がそれぞれ行われる。ここで、ウェハＷ上にタングステンを成膜する場合、ＷＦ６／ＳｉＨ４／Ｈ２／Ａｒ系ガスを用いることができる。
【００３１】
これにより、複数のデポステージＤＳ１〜ＤＳ５間でウェハＷを移動させることで、各デポステージＤＳ１〜ＤＳ５の温度を一定に維持したまま、ウェハＷの温度を段階的に上昇させることが可能となるとともに、成膜時の膜質の均一性を維持しつつ、複数のウェハＷの成膜を一括して行うことが可能となる。
このため、スループットの低下を抑制しつつ、成膜時の温度を段階的に上昇させることが可能となるともに、下地層への影響を抑制しつつ、デポレートを向上させることが可能となり、成膜時の膜質劣化を抑制しつつ、スループットを向上させることが可能となる。
【００３２】
図２、図３は、本発明の一実施形態に係る半導体装置の製造方法を示す断面図である。
図２（ａ）において、半導体基板１１の熱酸化を行うことにより、半導体基板１１上にゲート絶縁膜１２を形成する。そして、ＣＶＤなどの方法により、ゲート絶縁膜１２が形成された半導体基板１１上に多結晶シリコン層を形成し、フォトリソグラフィー技術およびドライエッチング技術を用いて、多結晶シリコン層のパターニングを行うことにより、ゲート絶縁膜１２上にゲート電極１３を形成する。そして、ゲート電極１３をマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を半導体基板１１内にイオン注入することにより、ソース／ドレイン層１４ａ、１４ｂをゲート電極１３の両側に形成する。
【００３３】
次に、図２（ｂ）に示すように、ＣＶＤなどの方法により、ゲート電極１３が形成された半導体基板１１上に絶縁膜１５を堆積する。そして、フォトリソグラフィー技術およびドライエッチング技術を用いて、絶縁膜１５のパターニングを行うことにより、ゲート電極１３を露出させる開口部１５ａを絶縁膜１５に形成する。
【００３４】
次に、図２（ｃ）に示すように、スパッタリングなどの方法により、開口部１５ａが形成された絶縁膜１５およびゲート電極１３上にＴｉＮ膜１６を形成する。
次に、図２（ｄ）に示すように、ＣＶＤなどの方法により、タングステン膜１７をＴｉＮ膜１６上に形成する。なお、ＴｉＮ膜１６上にタングステン膜１７を形成する場合、例えば、ＷＦ６／ＳｉＨ４／Ｈ２／Ａｒ系ガスを用いることができる。
【００３５】
また、タングステン膜１７は、例えば、成膜時の温度を５段階に上昇させながら形成された第１層目タングステン層１７ａ、第２層目タングステン層１７ｂ、第３層目タングステン層１７ｃ、第４層目タングステン層１７ｄおよび第５層目タングステン層１７ｅから構成することができる。
すなわち、タングステン膜１７全体の厚みがＤとすると、タングステン膜１７５は、厚みがＤ／５の第１層目タングステン層１７ａ、厚みがＤ／５の第２層目タングステン層１７ｂ、厚みがＤ／５の第３層目タングステン層１７ｃ、厚みがＤ／５の第４層目タングステン層１７ｄおよび厚みがＤ／５の第５層目タングステン層１７ｅから構成することができる。
【００３６】
これにより、ＴｉＮ膜１６が露出した段階では、タングステン膜１７の形成時に用いられるＷＦ６系ガスの活性化を抑制しつつ、タングステン膜１７を形成することが可能となるとともに、タングステン膜１７によるＴｉＮ膜１６の被覆が進むに従って、ＷＦ６系ガスの活性を増加させて、タングステン膜１７を形成することが可能となる。
【００３７】
このため、ＷＦ６系ガスによるＴｉＮ膜１６の腐食を抑制しつつ、タングステン膜１７形成時のデポレートを向上させることが可能となり、スループットを向上させることを可能としつつ、タングステン膜１７がゲート電極１３と反応することを防止して、図３のタングステンプラグ１７´の高抵抗化を防止することが可能となる。
【００３８】
例えば、図１の成膜装置によりタングステン膜１７を成膜する場合、図２（ｃ）のＴｉＮ膜１６が形成されたウェハＷは、ウェハカセットＷＫ１〜ＷＫ３に収容される。そして、ウェハカセットＷＫ１〜ＷＫ３に収容されたウェハＷは、ロボットアーム３によりトランスファーステージＴＳに搬送され、トランスファーステージＴＳに搬送されたウェハＷは、トランスファーホイール６により、各デポステージＤＳ１〜ＤＳ５に搬送されながら、タングステン膜１７が成膜される。
【００３９】
すなわち、第１層目タングステン層１７ａがデポステージＤＳ１上で積層され、第１層目タングステン層１７ａがデポステージＤＳ１上で積層されると、第１層目タングステン層１７ａが積層されたウェハＷがデポステージＤＳ２上に搬送され、第２層目タングステン層１７ｂがデポステージＤＳ２上で積層される。そして、第２層目タングステン層１７ｂがデポステージＤＳ２上で積層されると、第２層目タングステン層１７ｂが積層されたウェハＷがデポステージＤＳ３上に搬送され、第３層目タングステン層１７ｃがデポステージＤＳ３上で積層される。そして、第３層目タングステン層１７ｃがデポステージＤＳ３上で積層されると、第３層目タングステン層１７ｃが積層されたウェハＷがデポステージＤＳ４上に搬送され、第４層目タングステン層１７ｄがデポステージＤＳ４上で積層される。そして、第４層目タングステン層１７ｄがデポステージＤＳ４上で積層されると、第４層目タングステン層１７ｄが積層されたウェハＷがデポステージＤＳ５上に搬送され、第５層目タングステン層１７ｅがデポステージＤＳ５上で積層される。そして、第５層目タングステン層１７ｅがデポステージＤＳ５上で積層されると、第５層目タングステン層１７ｅが積層されたウェハＷがトランスファーステージＴＳ上に搬送され、ロボットアーム３により処理チャンバ４から搬出される。
【００４０】
次に、図３（ａ）に示すように、エッチングまたはＣＭＰ（ｃｈｅｍｉｃａｌｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ：化学的機械的研磨）などの方法を用いて、タングステン膜１７を薄膜化することにより、絶縁膜１５の表面を露出させ、絶縁膜１５の開口部１５ａに埋め込まれたタングステンプラグ１７´を形成する。
【００４１】
次に、図３（ｂ）に示すように、タングステンプラグ１７´が埋め込まれた絶縁膜１５上にＡｌなどの金属膜を形成し、フォトリソグラフィー技術およびドライエッチング技術を用いて、金属膜のパターニングを行うことにより、タングステンプラグ１７´に接続された配線層１８を形成する。
【図面の簡単な説明】
【図１】一実施形態に係る成膜装置の概略構成を示す平面図。
【図２】一実施形態に係る半導体装置の製造方法を示す断面図。
【図３】一実施形態に係る半導体装置の製造方法を示す断面図。
【図４】半導体装置の構成を示す断面図。
【図５】従来の半導体装置の製造方法を示す断面図。
【符号の説明】
１ ロードロック室、２ ウェハ保持部、３ ロボットアーム、Ｗ ウェハ、ＷＫ１〜ＷＫ３ ウェハカセット、４ 処理チャンバ、５ ウェハ載置台、６ トランスファーホイール、７ 温度制御部、ＧＢ ゲートバルブ、ＴＳ トランスファーステージ、ＤＳ１〜ＤＳ５ デポステージ、Ｈ１〜Ｈ５ ヒータ、１１半導体基板、１２ ゲート絶縁膜、１３ ゲート電極、１４ａ、１４ｂ ソース／ドレイン層、１５ 絶縁膜、１５ａ 開口部、１６ ＴｉＮ膜、１７ タングステン膜、１７ａ 第１層目タングステン層、１７ｂ 第２層目タングステン層、１７ｃ 第３層目タングステン層、１７ｄ 第４層目タングステン層、１７ｅ 第５層目タングステン層、１７´ タングステンプラグ、１８ 配線層
【発明の属する技術分野】
本発明は成膜装置、成膜方法および半導体装置の製造方法に関し、特に、タングステンの成膜方法に適用して好適なものである。
【０００２】
【従来の技術】
タングステンプラグなどに用いられるタングステンの成膜では、例えば、特許文献１に開示されているように、ＴｉＮのような導電性窒化物を含む皮膜を介して、タングステンを成膜させることにより、二酸化珪素膜との密着性を向上させる方法がある。
【０００３】
図４は、タングステン膜が成膜された半導体装置の概略構成を示す断面図である。
図４において、半導体基板２１上には、ゲート絶縁膜２２を介してゲート電極２３が形成され、ゲート電極２３の両側の半導体基板２１にはソース／ドレイン層２４ａ、２４ｂが形成されている。また、ゲート電極２３が形成された半導体基板２１上には絶縁膜２５が形成され、絶縁膜２５には、ゲート電極２３を露出させる開口部２５ａが設けられている。また、開口部２５ａが設けられた絶縁膜２５およびゲート電極２３上にはＴｉＮ膜２６が形成され、ＴｉＮ膜２６上にはタングステン膜２７が成膜されている。
【０００４】
一方、特許文献２には、ＷＦ６系ガスを用いてタングステン膜を化学蒸着させる際に、ＮＨ３／ＷＦ６系ガスを用いてタングステン窒化薄膜を予めプラズマ化学蒸着させることにより、ＷＦ６系ガスによる酸化膜、シリコンおよび酸化膜／シリコン界面の浸食を防止する方法が開示されている。
【０００５】
【特許文献１】
特開昭６３−１３３６４８号公報
【特許文献２】
特開平５−２９３１７号公報
【０００６】
【発明が解決しようとする課題】
しかしながら、特許文献１に開示された方法では、ＴｉＮ膜２６上のタングステン膜２７の成膜は同一の温度で行われるのが一般的である。このため、デポレートを上昇させるために、成膜温度を上げると、タングステン膜２７の成膜に使用されるＷＦ６が活性化され、ＴｉＮ膜２６が侵食される。この結果、図５に示すように、ＴｉＮ膜２６にピンホール２８が形成されることがあり、タングステン膜２７のＷとゲート電極２３のＳｉが反応して、タングステン膜２７の抵抗が上昇するという問題があった。
【０００７】
一方、ＴｉＮ膜２６の侵食を抑制するために、タングステン膜２７の成膜温度を下げると、デポレートが下がり、スループットが低下するという問題があった。
また、特許文献２に開示された方法では、タングステン膜の下層にタングステン窒化薄膜が形成されるため、低抵抗タングステン金属配線の形成が困難になるという問題があった。
【０００８】
そこで、本発明の目的は、タングステン膜の高抵抗化を防止しつつ、デポレートを向上させることが可能な成膜装置、成膜方法および半導体装置の製造方法を提供することである。
【０００９】
【課題を解決するための手段】
上述した課題を解決するために、本発明の一態様に係る成膜装置によれば、成膜処理を行う処理チャンバと、前記処理チャンバ内に設けられ、成膜処理を段階的に行わせる複数のデポステージと、前記デポステージ間の搬送順序に従って温度が高くなるように、前記デポステージの温度を制御する温度制御手段とを備えることを特徴とする。
【００１０】
これにより、複数のデポステージ間でウェハを移動させることで、ウェハの温度を段階的に上昇させることが可能となり、成膜時の温度を段階的に上昇させることが可能となる。
このため、各デポステージの温度を一定に維持したまま、成膜時に用いられる反応ガスの活性状態を段階的に上昇させることが可能となり、下地層への影響を抑制しつつ、デポレートを向上させて、スループットを向上させることが可能となる。
【００１１】
また、本発明の一態様に係る成膜装置によれば、成膜処理を行う処理チャンバと、前記処理チャンバに連結されたロードロック室と、前記ロードロック室に設けられたウェハカセットと、前記ロードロック室内に設けられ、前記ウェハカセットと前記処理チャンバとの間でウェハの受け渡しを行う受け渡しロボットと、前記処理チャンバ内に設けられ、前記成膜処理を段階的に行わせる複数のデポステージと、前記処理チャンバ内の手前に設けられ、前記受け渡しロボットにより受け渡されるウェハを一時的に載置するトランスファーステージと、前記デポステージを個別に加熱するヒータと、前記デポステージ間の搬送順序に従って温度が高くなるように、前記ヒータの温度を制御する温度制御手段とを備えることを特徴とする。
【００１２】
これにより、複数のデポステージ間でウェハを移動させることで、ウェハの温度を段階的に上昇させることが可能となるとともに、複数のウェハの成膜を一括して行う場合においても、各ウェハ間での膜質の均一性を維持することが可能となる。
このため、各ウェハ間での膜質のバラツキを抑制しつつ、成膜時の温度を段階的に上昇させることが可能となり、下地層への影響を抑制しつつ、デポレートを向上させて、スループットを向上させることが可能となる。
【００１３】
また、本発明の一態様に係る成膜方法によれば、ウェハの搬送順序に従って段階的に高くなるようにＮ個（Ｎは２以上の整数）のデポステージの温度を設定する工程と、前記Ｎ個のデポステージが設けられた処理チャンバ内にウェハを搬入する工程と、前記Ｎ個のデポステージ上を移動させながら、前記処理チャンバに搬入されたウェハの成膜処理を行う工程と、前記Ｎ個のデポステージ上で成膜処理されたウェハを前記処理チャンバから搬出する工程とを備えることを特徴とする。
【００１４】
これにより、複数のデポステージ間でウェハを移動させることで、各デポステージの温度を一定に維持したまま、ウェハの温度を段階的に上昇させることが可能となる。
このため、スループットの低下を抑制しつつ、成膜時の温度を段階的に上昇させることが可能となるともに、下地層への影響を抑制しつつ、デポレートを向上させることが可能となり、成膜時の膜質劣化を抑制しつつ、スループットを向上させることが可能となる。
【００１５】
また、本発明の一態様に係る成膜方法によれば、複数のデポステージ上でタングステン膜を段階的に成膜する成膜方法において、前記デポステージ間のウェハの搬送順序に従って温度が高くなるように、前記デポステージの温度を設定することを特徴とする。
これにより、複数のデポステージ間でウェハを移動させることで、成膜時の温度を段階的に上昇させながら、タングステンを成膜することが可能となり、下地層への影響を抑制しつつ、デポレートを向上させることが可能となる。
【００１６】
また、本発明の一態様に係る半導体装置の製造方法によれば、ゲート絶縁膜を介してゲート電極を半導体基板上に形成する工程と、前記ゲート電極が形成された半導体基板上に絶縁膜を形成する工程と、前記ゲート電極を露出させる開口部を前記絶縁膜に形成する工程と、前記開口部が形成された絶縁膜上にＴｉＮ膜を形成する工程と、成膜時の温度を段階的に上昇させながら、前記ＴｉＮ膜上にタングステン膜を形成する工程と、前記タングステン膜および前記ＴｉＮ膜をエッチングして前記絶縁膜を露出させることにより、前記開口部に埋め込まれたタングステンプラグを形成する工程と、前記タングステンプラグに接続された配線層を前記絶縁膜上に形成する工程とを備えることを特徴とする。
【００１７】
これにより、ＴｉＮ膜が露出した段階では、タングステン膜形成時に用いられるＷＦ６系ガスの活性化を抑制しつつ、タングステン膜を形成することが可能となるとともに、ＴｉＮ膜がタングステン膜で完全に覆われた段階では、ＷＦ６系ガスの活性を増加させて、タングステン膜を形成することが可能となる。
このため、ＷＦ６系ガスによるＴｉＮ膜の腐食を抑制しつつ、タングステン膜形成時のデポレートを向上させることが可能となり、スループットを向上させることを可能としつつ、タングステン膜がシリコンと反応することを防止して、タングステンプラグの高抵抗化を防止することが可能となる。
【００１８】
また、本発明の一態様に係る半導体装置の製造方法によれば、ゲート絶縁膜を介してゲート電極を半導体ウェハ上に形成する工程と、前記ゲート電極が形成された半導体ウェハ上に絶縁膜を形成する工程と、前記ゲート電極を露出させる開口部を前記絶縁膜に形成する工程と、前記開口部が形成された絶縁膜上にＴｉＮ膜を形成する工程と、前記半導体ウェハの搬送順序に従って段階的に高くなるようにＮ個のデポステージの温度を設定する工程と、前記Ｎ個のデポステージが設けられた処理チャンバ内に前記ＴｉＮ膜が形成された半導体ウェハを搬入する工程と、前記Ｎ個のデポステージ上を移動させながら、前記ＴｉＮ膜が形成された半導体ウェハ上にタングステン膜を形成する工程と、前記Ｎ個のデポステージ上でタングステン膜が形成された半導体ウェハを前記処理チャンバから搬出する工程と、前記タングステン膜および前記ＴｉＮ膜をエッチングして前記絶縁膜を露出させることにより、前記開口部に埋め込まれたタングステンプラグを形成する工程と、前記タングステンプラグに接続された配線層を前記絶縁膜上に形成する工程とを備えることを特徴とする。
【００１９】
これにより、複数のデポステージ間でウェハを移動させることで、各デポステージの温度を一定に維持したまま、半導体ウェハの温度を段階的に上昇させることが可能となる。
このため、スループットの低下を抑制しつつ、タングステン膜形成時の温度を段階的に上昇させることが可能となるともに、ＷＦ６系ガスによるＴｉＮ膜の腐食を抑制しつつ、タングステン膜形成時のデポレートを向上させることが可能となり、スループットを向上させることを可能としつつ、タングステン膜がシリコンと反応することを防止して、タングステンプラグの高抵抗化を防止することが可能となる。
【００２０】
また、本発明の一態様に係る半導体装置の製造方法によれば、前記タングステン膜の形成に使用されるガスは、ＷＦ６／ＳｉＨ４／Ｈ２／Ａｒ系ガスであることを特徴とする
これにより、開口部内に効率よく埋め込むことを可能としつつ、低抵抗タングステン膜を形成することが可能となる。
【００２１】
【発明の実施の形態】
以下、本発明の実施形態に係る成膜装置について、図面を参照しながら説明する。
図１は、本発明の第１実施形態に係る成膜装置の概略構成を示す平面図である。
【００２２】
図１において、成膜装置には、ロードロック室１および処理チャンバ４が設けられ、ロードロック室１と処理チャンバ４とはゲートバルブＧＢを介して連結されている。
ここで、ロードロック室１には、複数のウェハＷを収納するウェハカセットＷＫ１〜ＷＫ３が設けられるとともに、ウェハカセットＷＫ１〜ＷＫ３と処理チャンバ１との間でウェハＷの搬送を行うロボットアーム３が設けられ、ロボットアーム３には、ウェハＷを保持するウェハ保持部２が設けられている。
【００２３】
一方、処理チャンバ４には、複数のウェハＷを載置するウェハ載置台５が設けられ、ウェハ載置台５には、トランスファーステージＴＳおよびデポステージＤＳ１〜ＤＳ５が設けられるとともに、トランスファーステージＴＳおよび各デポステージＤＳ１〜ＤＳ５にウェハＷを順次搬送するトランスファーホイール６が設けられている。
【００２４】
ここで、トランスファーステージＴＳは、処理チャンバ４内の手前に設けられ、ロボットアーム３により受け渡されるウェハＷを一時的に載置する。また、デポステージＤＳ１〜ＤＳ５は、各デポステージＤＳ１〜ＤＳ５にウェハＷを順次搬送させて成膜処理を段階的に行わせる。
また、各デポステージＤＳ１〜ＤＳ５およびトランスファーステージＴＳには、各デポステージＤＳ１〜ＤＳ５およびトランスファーステージＴＳを独立して加熱するヒータＨ１〜Ｈ６がそれぞれ設けられ、ヒータＨ１〜Ｈ５には、各ヒータＨ１〜Ｈ５の温度を個別に制御する温度制御部７が接続されている。そして、温度制御部７は、ウェハＷの搬送順序に従って各デポステージＤＳ１〜ＤＳ５の温度が段階的に高くなるように、ヒータＨ１〜Ｈ５の温度を制御することができる。
【００２５】
例えば、処理チャンバ４内において、デポステージＤＳ１→デポステージＤＳ２→デポステージＤＳ３→デポステージＤＳ４→デポステージＤＳ５の順序でウェハＷの搬送が行われるとすると、トランスファーステージＴＳの温度が３５０℃程度に設定され、各デポステージＤＳ１〜ＤＳ５の温度が４００℃、４１５℃、４３０℃、４４５℃、４６０℃程度にそれぞれ設定された状態で、各デポステージＤＳ１〜ＤＳ５上でウェハＷの成膜処理を行うことができる。
【００２６】
そして、ロボットアーム３は、ウェハカセットＷＫ１〜ＷＫ３からウェハＷを取り出し、ウェハ保持部２でウェハＷを保持しながら、処理チャンバ４内にウェハＷを搬入し、トランスファーステージＴＳ上に載置する。
そして、トランスファーステージＴＳ上に載置されたウェハＷは、ウェハＷの温度が所定温度になるまで、トランスファーステージＴＳ上で待機させられる。
【００２７】
そして、トランスファーステージＴＳ上に載置されたウェハＷが所定温度に達すると、トランスファーステージＴＳおよび各デポステージＤＳ１〜ＤＳ５上に載置されているウェハＷは、トランスファーステージＴＳおよび各デポステージＤＳ１〜ＤＳ５に設けられているピンにより持ち上げられる。
そして、トランスファーステージＴＳおよび各デポステージＤＳ１〜ＤＳ５上に載置されているウェハＷがピンにより持ち上げられると、トランスファーホイール６が回転して、ウェハＷ下に挿入される。そして、トランスファーホイール６がウェハＷ下に挿入されると、トランスファーステージＴＳおよび各デポステージＤＳ１〜ＤＳ５に設けられているピンが降下して、トランスファーステージＴＳおよび各デポステージＤＳ１〜ＤＳ５上に載置されていたウェハＷがトランスファーホイール６上に載置される。
【００２８】
そして、トランスファーステージＴＳおよび各デポステージＤＳ１〜ＤＳ５上に載置されていたウェハＷがトランスファーホイール６上に載置されると、トランスファーホイール６は６０度だけ回転する。そして、ウェハＷが載置されたトランスファーホイール６が６０度だけ回転すると、トランスファーステージＴＳおよび各デポステージＤＳ１〜ＤＳ５に設けられているピンが再び上昇し、トランスファーホイール６に載置されているウェハＷは、トランスファーステージＴＳおよび各デポステージＤＳ１〜ＤＳ５に設けられているピンにより持ち上げられる。
【００２９】
そして、トランスファーステージＴＳおよび各デポステージＤＳ１〜ＤＳ５上に載置されているウェハＷがピンにより持ち上げられると、トランスファーホイール６が回転して、トランスファーホイール６がウェハＷ下から抜き出される。そして、トランスファーホイール６がウェハＷ下から抜き出されると、トランスファーステージＴＳおよび各デポステージＤＳ１〜ＤＳ５に設けられているピンが降下して、トランスファーステージＴＳ上に載置されていたウェハＷは、デポステージＤＳ１上に載置されるとともに、各デポステージＤＳ１〜ＤＳ４上に載置されていたウェハＷはデポステージＤＳ２〜ＤＳ５にそれぞれ移され、デポステージＤＳ５上に載置されていたウェハＷはトランスファーステージＴＳに戻される。
【００３０】
そして、トランスファーステージＴＳに戻されたウェハＷは、ロボットアーム３により処理チャンバ４から搬出されるとともに、各デポステージＤＳ１〜ＤＳ５上に搬送されたウェハＷは、各デポステージＤＳ１〜ＤＳ５上で成膜処理がそれぞれ行われる。ここで、ウェハＷ上にタングステンを成膜する場合、ＷＦ６／ＳｉＨ４／Ｈ２／Ａｒ系ガスを用いることができる。
【００３１】
これにより、複数のデポステージＤＳ１〜ＤＳ５間でウェハＷを移動させることで、各デポステージＤＳ１〜ＤＳ５の温度を一定に維持したまま、ウェハＷの温度を段階的に上昇させることが可能となるとともに、成膜時の膜質の均一性を維持しつつ、複数のウェハＷの成膜を一括して行うことが可能となる。
このため、スループットの低下を抑制しつつ、成膜時の温度を段階的に上昇させることが可能となるともに、下地層への影響を抑制しつつ、デポレートを向上させることが可能となり、成膜時の膜質劣化を抑制しつつ、スループットを向上させることが可能となる。
【００３２】
図２、図３は、本発明の一実施形態に係る半導体装置の製造方法を示す断面図である。
図２（ａ）において、半導体基板１１の熱酸化を行うことにより、半導体基板１１上にゲート絶縁膜１２を形成する。そして、ＣＶＤなどの方法により、ゲート絶縁膜１２が形成された半導体基板１１上に多結晶シリコン層を形成し、フォトリソグラフィー技術およびドライエッチング技術を用いて、多結晶シリコン層のパターニングを行うことにより、ゲート絶縁膜１２上にゲート電極１３を形成する。そして、ゲート電極１３をマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を半導体基板１１内にイオン注入することにより、ソース／ドレイン層１４ａ、１４ｂをゲート電極１３の両側に形成する。
【００３３】
次に、図２（ｂ）に示すように、ＣＶＤなどの方法により、ゲート電極１３が形成された半導体基板１１上に絶縁膜１５を堆積する。そして、フォトリソグラフィー技術およびドライエッチング技術を用いて、絶縁膜１５のパターニングを行うことにより、ゲート電極１３を露出させる開口部１５ａを絶縁膜１５に形成する。
【００３４】
次に、図２（ｃ）に示すように、スパッタリングなどの方法により、開口部１５ａが形成された絶縁膜１５およびゲート電極１３上にＴｉＮ膜１６を形成する。
次に、図２（ｄ）に示すように、ＣＶＤなどの方法により、タングステン膜１７をＴｉＮ膜１６上に形成する。なお、ＴｉＮ膜１６上にタングステン膜１７を形成する場合、例えば、ＷＦ６／ＳｉＨ４／Ｈ２／Ａｒ系ガスを用いることができる。
【００３５】
また、タングステン膜１７は、例えば、成膜時の温度を５段階に上昇させながら形成された第１層目タングステン層１７ａ、第２層目タングステン層１７ｂ、第３層目タングステン層１７ｃ、第４層目タングステン層１７ｄおよび第５層目タングステン層１７ｅから構成することができる。
すなわち、タングステン膜１７全体の厚みがＤとすると、タングステン膜１７５は、厚みがＤ／５の第１層目タングステン層１７ａ、厚みがＤ／５の第２層目タングステン層１７ｂ、厚みがＤ／５の第３層目タングステン層１７ｃ、厚みがＤ／５の第４層目タングステン層１７ｄおよび厚みがＤ／５の第５層目タングステン層１７ｅから構成することができる。
【００３６】
これにより、ＴｉＮ膜１６が露出した段階では、タングステン膜１７の形成時に用いられるＷＦ６系ガスの活性化を抑制しつつ、タングステン膜１７を形成することが可能となるとともに、タングステン膜１７によるＴｉＮ膜１６の被覆が進むに従って、ＷＦ６系ガスの活性を増加させて、タングステン膜１７を形成することが可能となる。
【００３７】
このため、ＷＦ６系ガスによるＴｉＮ膜１６の腐食を抑制しつつ、タングステン膜１７形成時のデポレートを向上させることが可能となり、スループットを向上させることを可能としつつ、タングステン膜１７がゲート電極１３と反応することを防止して、図３のタングステンプラグ１７´の高抵抗化を防止することが可能となる。
【００３８】
例えば、図１の成膜装置によりタングステン膜１７を成膜する場合、図２（ｃ）のＴｉＮ膜１６が形成されたウェハＷは、ウェハカセットＷＫ１〜ＷＫ３に収容される。そして、ウェハカセットＷＫ１〜ＷＫ３に収容されたウェハＷは、ロボットアーム３によりトランスファーステージＴＳに搬送され、トランスファーステージＴＳに搬送されたウェハＷは、トランスファーホイール６により、各デポステージＤＳ１〜ＤＳ５に搬送されながら、タングステン膜１７が成膜される。
【００３９】
すなわち、第１層目タングステン層１７ａがデポステージＤＳ１上で積層され、第１層目タングステン層１７ａがデポステージＤＳ１上で積層されると、第１層目タングステン層１７ａが積層されたウェハＷがデポステージＤＳ２上に搬送され、第２層目タングステン層１７ｂがデポステージＤＳ２上で積層される。そして、第２層目タングステン層１７ｂがデポステージＤＳ２上で積層されると、第２層目タングステン層１７ｂが積層されたウェハＷがデポステージＤＳ３上に搬送され、第３層目タングステン層１７ｃがデポステージＤＳ３上で積層される。そして、第３層目タングステン層１７ｃがデポステージＤＳ３上で積層されると、第３層目タングステン層１７ｃが積層されたウェハＷがデポステージＤＳ４上に搬送され、第４層目タングステン層１７ｄがデポステージＤＳ４上で積層される。そして、第４層目タングステン層１７ｄがデポステージＤＳ４上で積層されると、第４層目タングステン層１７ｄが積層されたウェハＷがデポステージＤＳ５上に搬送され、第５層目タングステン層１７ｅがデポステージＤＳ５上で積層される。そして、第５層目タングステン層１７ｅがデポステージＤＳ５上で積層されると、第５層目タングステン層１７ｅが積層されたウェハＷがトランスファーステージＴＳ上に搬送され、ロボットアーム３により処理チャンバ４から搬出される。
【００４０】
次に、図３（ａ）に示すように、エッチングまたはＣＭＰ（ｃｈｅｍｉｃａｌｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ：化学的機械的研磨）などの方法を用いて、タングステン膜１７を薄膜化することにより、絶縁膜１５の表面を露出させ、絶縁膜１５の開口部１５ａに埋め込まれたタングステンプラグ１７´を形成する。
【００４１】
次に、図３（ｂ）に示すように、タングステンプラグ１７´が埋め込まれた絶縁膜１５上にＡｌなどの金属膜を形成し、フォトリソグラフィー技術およびドライエッチング技術を用いて、金属膜のパターニングを行うことにより、タングステンプラグ１７´に接続された配線層１８を形成する。
【図面の簡単な説明】
【図１】一実施形態に係る成膜装置の概略構成を示す平面図。
【図２】一実施形態に係る半導体装置の製造方法を示す断面図。
【図３】一実施形態に係る半導体装置の製造方法を示す断面図。
【図４】半導体装置の構成を示す断面図。
【図５】従来の半導体装置の製造方法を示す断面図。
【符号の説明】
１ ロードロック室、２ ウェハ保持部、３ ロボットアーム、Ｗ ウェハ、ＷＫ１〜ＷＫ３ ウェハカセット、４ 処理チャンバ、５ ウェハ載置台、６ トランスファーホイール、７ 温度制御部、ＧＢ ゲートバルブ、ＴＳ トランスファーステージ、ＤＳ１〜ＤＳ５ デポステージ、Ｈ１〜Ｈ５ ヒータ、１１半導体基板、１２ ゲート絶縁膜、１３ ゲート電極、１４ａ、１４ｂ ソース／ドレイン層、１５ 絶縁膜、１５ａ 開口部、１６ ＴｉＮ膜、１７ タングステン膜、１７ａ 第１層目タングステン層、１７ｂ 第２層目タングステン層、１７ｃ 第３層目タングステン層、１７ｄ 第４層目タングステン層、１７ｅ 第５層目タングステン層、１７´ タングステンプラグ、１８ 配線層
Claims (7)
- 成膜処理を行う処理チャンバと、
前記処理チャンバ内に設けられ、成膜処理を段階的に行わせる複数のデポステージと、
前記デポステージ間の搬送順序に従って温度が高くなるように、前記デポステージの温度を制御する温度制御手段とを備えることを特徴とする成膜装置。 - 成膜処理を行う処理チャンバと、
前記処理チャンバに連結されたロードロック室と、
前記ロードロック室に設けられたウェハカセットと、
前記ロードロック室内に設けられ、前記ウェハカセットと前記処理チャンバとの間でウェハの受け渡しを行う受け渡しロボットと、
前記処理チャンバ内に設けられ、前記成膜処理を段階的に行わせる複数のデポ
ステージと、
前記処理チャンバ内の手前に設けられ、前記受け渡しロボットにより受け渡されるウェハを一時的に載置するトランスファーステージと、
前記デポステージを個別に加熱するヒータと、
前記デポステージ間の搬送順序に従って温度が高くなるように、前記ヒータの温度を制御する温度制御手段とを備えることを特徴とする成膜装置。 - ウェハの搬送順序に従って段階的に高くなるようにＮ（Ｎは２以上の整数）個のデポステージの温度を設定する工程と、
前記Ｎ個のデポステージが設けられた処理チャンバ内にウェハを搬入する工程と、
前記Ｎ個のデポステージ上を移動させながら、前記処理チャンバに搬入されたウェハの成膜処理を行う工程と、
前記Ｎ個のデポステージ上で成膜処理されたウェハを前記処理チャンバから搬出する工程とを備えることを特徴とする成膜方法。 - 複数のデポステージ上でタングステン膜を段階的に成膜する成膜方法において、
前記デポステージ間のウェハの搬送順序に従って温度が高くなるように、前記デポステージの温度を設定することを特徴とする成膜方法。 - ゲート絶縁膜を介してゲート電極を半導体基板上に形成する工程と、
前記ゲート電極が形成された半導体基板上に絶縁膜を形成する工程と、
前記ゲート電極を露出させる開口部を前記絶縁膜に形成する工程と、
前記開口部が形成された絶縁膜上にＴｉＮ膜を形成する工程と、
成膜時の温度を段階的に上昇させながら、前記ＴｉＮ膜上にタングステン膜を形成する工程と、
前記タングステン膜および前記ＴｉＮ膜をエッチングして前記絶縁膜を露出させることにより、前記開口部に埋め込まれたタングステンプラグを形成する工程と、
前記タングステンプラグに接続された配線層を前記絶縁膜上に形成する工程とを備えることを特徴とする半導体装置の製造方法。 - ゲート絶縁膜を介してゲート電極を半導体ウェハ上に形成する工程と、
前記ゲート電極が形成された半導体ウェハ上に絶縁膜を形成する工程と、
前記ゲート電極を露出させる開口部を前記絶縁膜に形成する工程と、
前記開口部が形成された絶縁膜上にＴｉＮ膜を形成する工程と、
前記半導体ウェハの搬送順序に従って段階的に高くなるようにＮ個のデポステージの温度を設定する工程と、
前記Ｎ個のデポステージが設けられた処理チャンバ内に前記ＴｉＮ膜が形成された半導体ウェハを搬入する工程と、
前記Ｎ個のデポステージ上を移動させながら、前記ＴｉＮ膜が形成された半導体ウェハ上にタングステン膜を形成する工程と、
前記Ｎ個のデポステージ上でタングステン膜が形成された半導体ウェハを前記処理チャンバから搬出する工程と、
前記タングステン膜および前記ＴｉＮ膜をエッチングして前記絶縁膜を露出させることにより、前記開口部に埋め込まれたタングステンプラグを形成する工程と、
前記タングステンプラグに接続された配線層を前記絶縁膜上に形成する工程とを備えることを特徴とする半導体装置の製造方法。 - 前記タングステン膜の形成に使用されるガスは、ＷＦ６／ＳｉＨ４／Ｈ２／Ａｒ系ガスであることを特徴とする請求項５または６記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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Applications Claiming Priority (1)
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Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004235456A true JP2004235456A (ja) | 2004-08-19 |
Family
ID=32951506
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2004235456A (ja) |
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