KR100358058B1 - 반도체 소자의 베리어 메탈층 형성방법 - Google Patents

반도체 소자의 베리어 메탈층 형성방법 Download PDF

Info

Publication number
KR100358058B1
KR100358058B1 KR1019990063989A KR19990063989A KR100358058B1 KR 100358058 B1 KR100358058 B1 KR 100358058B1 KR 1019990063989 A KR1019990063989 A KR 1019990063989A KR 19990063989 A KR19990063989 A KR 19990063989A KR 100358058 B1 KR100358058 B1 KR 100358058B1
Authority
KR
South Korea
Prior art keywords
film
metal layer
silicon substrate
barrier metal
forming
Prior art date
Application number
KR1019990063989A
Other languages
English (en)
Other versions
KR20010061493A (ko
Inventor
김수진
이정래
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1019990063989A priority Critical patent/KR100358058B1/ko
Publication of KR20010061493A publication Critical patent/KR20010061493A/ko
Application granted granted Critical
Publication of KR100358058B1 publication Critical patent/KR100358058B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76846—Layer combinations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 반도체 소자의 Ti/TiN 베리어 메탈(Barrier metal)층 형성방법에 관한 것으로, 기판을 가열시킨 상태에서 Ti 증착공정을 실시하면 콘택 홀 저면의 실리콘 기판에 닿는 순간 Si 원자와 반응하여 TiSi2로 변화하게 함으로써, 균일하고 저항 특성이 우수한 TiSi2막을 형성할 수 있다.

Description

반도체 소자의 베리어 메탈층 형성방법{Method of forming barrier metal layer in a semiconductor device}
본 발명은 반도체 소자의 베리어 메탈(Barrier metal)층 형성방법에 관한 것으로 특히, 공정을 단순화 시키면서도 우수한 저항 특성을 갖는 베리어 메탈층을 형성하는 방법에 관한 것이다.
일반적으로, 반도체 소자가 고집적화 되어감에 따라 콘택 홀의 크기가 줄어들고 있다. 이에 따라 금속 콘택 공정시 콘택 홀을 양호하게 채우기가 어렵고, 또한 콘택 저항이 증가되어 소자의 전기적 특성을 저하시키게 된다. 이를 해결하기 위하여, Ti막과 TiN막을 증착한 후 급속 열처리(RTP)하여 콘택 홀 저면부에 TiSi2막을 갖는 베리어 메탈층을 형성한다.
Ti막은 이온화 금속 플라즈마(IMP) 방법, 화학적 기상증착(CVD) 방법 및 물리기상증착(PVD) 방법 등으로 30 내지 700Å 두께로 형성하고, TiN막은 화학적 기상증착방법으로 100 내지 300Å 두께로 형성한다.
최근 반도체 소자가 더욱 고집적화 되면서 콘택 홀은 종횡비가 10 이상으로 되어가고 있다. 종횡비가 높은 콘택 홀에서는 Ti막 두께가 두꺼울수록 콘택 저항과 누설 전류가 감소하게 되는 것으로 알려져 있다. 이러한 추세로 볼때 Ti막 두께는 점차 두꺼워 질것이며, 이로인하여 TiSi2막 형성을 위한 급속 열처리 공정에서 TiSi2막상에 미반응 Ti막은 콘택 저항을 증가 시키는 요인으로 작용하여 소자의 전기적 특성 저하는 물론 반도체 소자의 고집적화 실현을 어렵게 하는 문제가 있다.
따라서, 본 발명은 TiSi2막을 균일하게 형성하면서 TiSi2막 상에 미반응 Ti막이 남아있지 않게하여 콘택 저항 증가를 방지할 수 있는 반도체 소자의 베리어 메탈층 형성방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명은 층간 절연막 및 콘택 홀이 형성된 실리콘 기판이 제공되는 단계; 상기 기판을 Ti 원자와 Si 원자가 반응할 수 있는 온도로 가열 시키는 단계; 상기 기판을 가열시킨 상태에서 Ti 증착공정을 실시하여 상기 층간절연막 표면에 Ti막을 형성시킴과 동시에 상기 콘택 홀 저면의 실리콘 기판 표면에 TiSi2막을 형성시키는 단계; 및 상기 Ti막 및 상기 TiSi2막 상에 TiN막을 형성시키는 단계를 포함하여 이루어지는 것을 특징으로 한다.
도 1a 내지 도 1c는 본 발명에 따른 반도체 소자의 베리어 메탈층 형성방법을 설명하기 위한 소자의 단면도.
〈도면의 주요 부분에 대한 부호 설명〉
10 : 실리콘기판 11 : 층간절연막
12 : TiSi2막 13 : Ti막
14 : TiN막
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명하면 다음과 같다.
도 1a 내지 도 1c는 본 발명에 따른 반도체 소자의 베리어 메탈층 형성방법을 설명하기 위한 소자의 단면도이다.
도1a를 참조하면, 실리콘 기판(10) 상에 BPSG막 및 PE-TEOS막 등과 같은 산화물(Oxide)로 층간절연막(11)을 형성하고, 층간절연막(11)의 일부분을 식각하여 실리콘 기판(10)이 노출되는 콘택 홀을 형성한다. 콘택 홀이 형성된 실리콘 기판(10)을 증착챔버에 장착 시킨 후, 실리콘 기판(10)을 가열하여 Ti원자와 Si원자가 반응할 수 있는 온도로 유지시킨다. 실리콘 기판(10)이 가열된 상태에서 Ti증착 공정을 실시하면 Ti 원자와 Si원자가 반응하여 콘택 홀 저면의 실리콘 기판(10) 표면에 TiSi2막(12)막이 형성되기 시작한다.
상기에서, 실리콘 기판(10)의 가열은 히팅블럭(Heating block)을 이용하고,히팅블럭의 냉각수 양과 아르곤을 히팅가스로 이용하여 히팅블럭의 온도를 650℃ 까지 상승시키고, 실리콘 기판(10)의 자체 온도가 히팅블럭 온도까지 높아지도록 일정시간 두어 300 내지 1000℃가 되도록한 다음, Ti를 증착하기 시작한다. 이때, 가장 적절한 실리콘 기판(10)의 온도는 650℃이다. Ti증착 공정은 이온화 금속 플라즈마 방법, 화학적 기상증착 방법 및 물리기상증착방법 중 어느 하나의 방법을 적용하여 실시할 수 있다.
이온화 금속 플라즈마 방법을 적용할 경우, Ti증착 공정은 0.5 내지 15kW의 직류 전력, 0.5 내지 5 kW의 고주파 코일 전력, 0 내지 500W의 교류 바이어스 및 10 내지 40 mtorr의 챔버 압력 조건에서 실시한다.
도 1b는 도 1a의 Ti 증착 공정을 계속 실시하여 층간절연막(11)의 표면을 따라 Ti막(13)이 형성되고 실리콘 기판(10)의 표면에는 TiSi2막(12)이 형성된 상태의 단면도이다. 상기에서, Ti 증착공정은 Ti막(13)이 10 내지 900Å의 두께가 될때까지 진행한다. 층간절연막(11)의 표면에만 Ti막(13)이 형성되는 것은 층간절연막(11)이 산화물로 이루어져 있어 Ti원자가 반응하지 않기 때문이다.
이와같은 과정으로부터 급속열처리(RTP) 공정을 생략하고, 베이큠 브레이크(vaccum break) 없이 인-시튜(in-situ)로 TiSi2막을 형성할 수 있다.
도 1c는 TiSi2막(12) 및 Ti막(13) 상에 TiN막(14)을 형성하여 베리어 메탈층을 완성한 상태의 단면도이다.
본 발명에서 Ti 금속을 대치하여 TiN, W, Al, Cu, Pt 및 Au 중 어느 하나를이용할 수 있다.
상술한 바와같이, 본 발명은 Ti 증착공정으로 Ti막을 형성함과 동시에 TiSi2막을 형성하므로 얇고 균일한 TiSi2막을 형성시키는 어려움을 해결할 수 있음은 물론 Ti 막 두께를 두껍게 하더라도 TiSi2막 상에 미반응 Ti막이 존재하지 않고, 또한 기존의 급속 열공정을 생략할 수 있어 공정을 단순화 시킬 뿐만 아니라 콘택 저항의 개선으로 소자의 전기적 특성 향상 및 반도체 소자의 고집적화를 실현 시킬 수 있다.

Claims (7)

  1. 층간 절연막 및 콘택 홀이 형성된 실리콘 기판이 제공되는 단계;
    상기 실리콘 기판을 Ti 원자와 Si 원자가 반응할 수 있도록 650 내지 1000℃의 온도로 가열시키는 단계;
    상기 실리콘 기판을 가열시킨 상태에서 Ti 증착공정을 실시하여 상기 층간절연막 표면에 Ti막을 형성시킴과 동시에 상기 콘택 홀 저면의 실리콘 기판 표면에 TiSi2막을 형성시키는 단계; 및
    상기 Ti막 및 상기 TiSi2막 상에 TiN막을 형성시키는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 베리어 메탈층 형성방법.
  2. 삭제
  3. 삭제
  4. 제 1 항에 있어서,
    상기 실리콘 기판의 온도를 상승하기 위하여 히팅블럭을 이용하고, 히팅블럭의 냉각수 양과 아르곤을 히팅가스를 이용하여 온도를 상승시키는 것을 특징으로 하는 반도체 소자의 베리어 메탈층 형성방법.
  5. 제 1 항에 있어서,
    상기 Ti 증착공정은 이온화 금속 플라즈마 방법, 화학적 기상증착 방법 및 물리적 기상증착 방법중 어느 하나의 방법을 적용하여 실시하는 것을 특징으로 하는 반도체 소자의 베리어 메탈층 형성방법.
  6. 제 1 항에 있어서,
    상기 Ti 증착공정은 0.5 내지 15kW의 직류 전력, 0.5 내지 5 kW의 고주파 코일 전력, 0 내지 500W의 교류 바이어스 및 10 내지 40 mtorr의 챔버 압력 조건으로 이온화 금속 플라즈마 방법에 의해 실시하는 것을 특징으로 하는 반도체 소자의 베리어 메탈층 형성방법.
  7. 제 1 항에 있어서,
    상기 Ti막은 10 내지 900Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 베리어 메탈층 형성방법.
KR1019990063989A 1999-12-28 1999-12-28 반도체 소자의 베리어 메탈층 형성방법 KR100358058B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019990063989A KR100358058B1 (ko) 1999-12-28 1999-12-28 반도체 소자의 베리어 메탈층 형성방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019990063989A KR100358058B1 (ko) 1999-12-28 1999-12-28 반도체 소자의 베리어 메탈층 형성방법

Publications (2)

Publication Number Publication Date
KR20010061493A KR20010061493A (ko) 2001-07-07
KR100358058B1 true KR100358058B1 (ko) 2002-10-25

Family

ID=19631308

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019990063989A KR100358058B1 (ko) 1999-12-28 1999-12-28 반도체 소자의 베리어 메탈층 형성방법

Country Status (1)

Country Link
KR (1) KR100358058B1 (ko)

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05160069A (ja) * 1991-12-06 1993-06-25 Mitsubishi Electric Corp 半導体装置のコンタクト及びその製造方法
JPH0629240A (ja) * 1992-07-07 1994-02-04 Seiko Epson Corp 半導体装置並びにその製造方法
JPH0758199A (ja) * 1993-08-11 1995-03-03 Kawasaki Steel Corp 半導体装置の製造方法
JPH08306782A (ja) * 1995-04-28 1996-11-22 Sony Corp 半導体装置の製造方法
KR970052190A (ko) * 1995-12-04 1997-07-29 김주용 반도체 소자의 금속층 형성방법
JPH1064848A (ja) * 1996-08-13 1998-03-06 Toshiba Corp 半導体装置の製造装置および製造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05160069A (ja) * 1991-12-06 1993-06-25 Mitsubishi Electric Corp 半導体装置のコンタクト及びその製造方法
JPH0629240A (ja) * 1992-07-07 1994-02-04 Seiko Epson Corp 半導体装置並びにその製造方法
JPH0758199A (ja) * 1993-08-11 1995-03-03 Kawasaki Steel Corp 半導体装置の製造方法
JPH08306782A (ja) * 1995-04-28 1996-11-22 Sony Corp 半導体装置の製造方法
KR970052190A (ko) * 1995-12-04 1997-07-29 김주용 반도체 소자의 금속층 형성방법
JPH1064848A (ja) * 1996-08-13 1998-03-06 Toshiba Corp 半導体装置の製造装置および製造方法

Also Published As

Publication number Publication date
KR20010061493A (ko) 2001-07-07

Similar Documents

Publication Publication Date Title
US5525543A (en) Method of making a semiconductor device using a titanium-rich silicide film
US5317187A (en) Ti/TiN/Ti contact metallization
KR0144956B1 (ko) 반도체 장치의 배선 구조 및 그 형성방법
US5397744A (en) Aluminum metallization method
KR100358058B1 (ko) 반도체 소자의 베리어 메탈층 형성방법
KR100430687B1 (ko) 반도체소자의금속배선형성방법
KR100560289B1 (ko) 반도체 소자의 금속 배선 형성 방법
KR100268788B1 (ko) 반도체소자의 금속배선 형성방법
KR19990041688A (ko) 티타늄 샐리사이드 형성 방법
KR100458297B1 (ko) 반도체소자의금속배선형성방법
KR100445411B1 (ko) 반도체소자의금속배선형성방법
KR100307827B1 (ko) 반도체소자의 금속배선 콘택 형성방법
KR100268802B1 (ko) 반도체 소자의 금속배선 형성방법
KR100458294B1 (ko) 반도체소자의장벽금속층형성방법
JPH06120355A (ja) 半導体装置の製造方法
KR100593138B1 (ko) 반도체 소자의 금속배선 형성방법
KR20000061705A (ko) 반도체장치의 제조방법
KR19990059072A (ko) 반도체 소자의 장벽 금속층 형성 방법
KR100400769B1 (ko) 반도체 소자의 확산 방지막 형성 방법
KR20000018417A (ko) 반도체 소자의 금속배선 형성방법
KR100264767B1 (ko) 반도체 장치의 확산 방지막 형성방법
KR100335129B1 (ko) 반도체 소자의 콘택 형성방법
KR100241505B1 (ko) 반도체 소자의 확산 방지막 형성방법
KR100353534B1 (ko) 반도체 소자의 금속배선 형성방법
KR20000041873A (ko) 금속배선 형성방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20100920

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee