JPH0758199A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0758199A JPH0758199A JP19942093A JP19942093A JPH0758199A JP H0758199 A JPH0758199 A JP H0758199A JP 19942093 A JP19942093 A JP 19942093A JP 19942093 A JP19942093 A JP 19942093A JP H0758199 A JPH0758199 A JP H0758199A
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- Japan
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- alloy
- layer
- via hole
- insulating film
- reflow
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Physical Deposition Of Substances That Are Components Of Semiconductor Devices (AREA)
Abstract
(57)【要約】
【目的】 多層配線が施される半導体装置の製造方法を
提供する。 【構成】 ビアホール５の開口されたSi半導体基板１上
に、Al合金８をスパッタする工程と、このスパッタされ
たAl合金８上に絶縁膜１２を形成する工程と、この絶縁
膜12形成の後に400 〜580 ℃の高温でSi基板１を加熱す
る工程を具備することにより、高アスペクト比のビアホ
ールやコンタクトホールのAlリフローによる埋め込みを
可能とする。
提供する。 【構成】 ビアホール５の開口されたSi半導体基板１上
に、Al合金８をスパッタする工程と、このスパッタされ
たAl合金８上に絶縁膜１２を形成する工程と、この絶縁
膜12形成の後に400 〜580 ℃の高温でSi基板１を加熱す
る工程を具備することにより、高アスペクト比のビアホ
ールやコンタクトホールのAlリフローによる埋め込みを
可能とする。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
係り、特に、多層配線が施される半導体装置の製造方法
に関するものである。
係り、特に、多層配線が施される半導体装置の製造方法
に関するものである。
【０００２】
【従来の技術】Al合金をスパッタ成膜した後、基板を50
0 ℃程度の高温にして、コンタクトホールやビアホール
等のホールにAlを流し込む技術は、最近、高温Alリフロ
ースパッタ技術として研究され、実用化されようとして
いる。この技術の長所としては、タングステンＣＶＤに
よるタングステンプラグを用いたコンタクトホールやス
ルーホールの埋め込みといった技術を用いることなく、
高アスペクト比のホールを埋め込むことが可能である点
などによる。これによって、工程数が減少して製造コス
トが低減され、ＴＡＴ（Turn Around Time）が短縮され
るとしている。
0 ℃程度の高温にして、コンタクトホールやビアホール
等のホールにAlを流し込む技術は、最近、高温Alリフロ
ースパッタ技術として研究され、実用化されようとして
いる。この技術の長所としては、タングステンＣＶＤに
よるタングステンプラグを用いたコンタクトホールやス
ルーホールの埋め込みといった技術を用いることなく、
高アスペクト比のホールを埋め込むことが可能である点
などによる。これによって、工程数が減少して製造コス
トが低減され、ＴＡＴ（Turn Around Time）が短縮され
るとしている。
【０００３】ところで、Alのリフロー性の程度によっ
て、埋め込み可能なホールのサイズ（たとえば、アスペ
クト比＝1.0 〜2.0 ）とウェーハ全面での埋め込み完全
性が決まるので、リフロー性を向上させることが重要課
題となっている。Alのホールへのリフロー性に及ぼす因
子としては、基板加熱温度以外に、主に加熱中またはAl
合金のスパッタ終了から加熱に至るまでの雰囲気ガス中
の残留水分量、酸素量とそれらとの接触時間が考えられ
ている。
て、埋め込み可能なホールのサイズ（たとえば、アスペ
クト比＝1.0 〜2.0 ）とウェーハ全面での埋め込み完全
性が決まるので、リフロー性を向上させることが重要課
題となっている。Alのホールへのリフロー性に及ぼす因
子としては、基板加熱温度以外に、主に加熱中またはAl
合金のスパッタ終了から加熱に至るまでの雰囲気ガス中
の残留水分量、酸素量とそれらとの接触時間が考えられ
ている。
【０００４】Al合金膜表面は、真空中の残留水分・酸素
と反応して、アルミナ（Al2O3)の被膜によって被覆され
る。この被膜の存在が加熱中のAlリフローを著しく阻害
するとされる。加熱時または加熱までの残留水分量と放
置時間を抑制することが、良好なリフロー性を達成する
上で重要である。このため、スパッタチャンバおよびス
パッタチャンバから加熱チャンバに至るセパレーション
チャンバ（真空搬送用チャンバ）、加熱チャンバのそれ
ぞれの真空度と残留ガスを抑制し、かつスパッタチャン
バから加熱チャンバまでの移動時間を低減することが、
従来行われている。
と反応して、アルミナ（Al2O3)の被膜によって被覆され
る。この被膜の存在が加熱中のAlリフローを著しく阻害
するとされる。加熱時または加熱までの残留水分量と放
置時間を抑制することが、良好なリフロー性を達成する
上で重要である。このため、スパッタチャンバおよびス
パッタチャンバから加熱チャンバに至るセパレーション
チャンバ（真空搬送用チャンバ）、加熱チャンバのそれ
ぞれの真空度と残留ガスを抑制し、かつスパッタチャン
バから加熱チャンバまでの移動時間を低減することが、
従来行われている。
【０００５】
【発明が解決しようとする課題】しかしながら、上記し
た従来技術にはつぎのような問題があった。すなわち、
一般に、セパレーションチャンバはロードロック室と接
触することが多く、また各チャンバ間の連絡通路である
ため、その真空度を厳密に管理することが難しかった。
また、搬送時間を短縮しようとしても、真空中の搬送速
度には機械的に限界があり、Al合金の表面がリフロー性
が阻害されない程度に酸化を防ぐに十分な短時間搬送と
することが、量産においては難しい。その結果、Alリフ
ローによる穴埋めの可能なホールアスペクト比は1.5 程
度までに制限されていた。
た従来技術にはつぎのような問題があった。すなわち、
一般に、セパレーションチャンバはロードロック室と接
触することが多く、また各チャンバ間の連絡通路である
ため、その真空度を厳密に管理することが難しかった。
また、搬送時間を短縮しようとしても、真空中の搬送速
度には機械的に限界があり、Al合金の表面がリフロー性
が阻害されない程度に酸化を防ぐに十分な短時間搬送と
することが、量産においては難しい。その結果、Alリフ
ローによる穴埋めの可能なホールアスペクト比は1.5 程
度までに制限されていた。
【０００６】つぎに、リフローを十分行わせるために必
要な加熱温度が450 ℃以上と高くすることが必要である
ため、すでに第一層Al配線が形成済みの後のビアホール
の埋め込みのためにリフローを実施しようとした場合、
第一層Al配線にヒロックが発生する等の不都合が発生
し、事実上、ビアホール埋め込みへの適用は困難であっ
た。
要な加熱温度が450 ℃以上と高くすることが必要である
ため、すでに第一層Al配線が形成済みの後のビアホール
の埋め込みのためにリフローを実施しようとした場合、
第一層Al配線にヒロックが発生する等の不都合が発生
し、事実上、ビアホール埋め込みへの適用は困難であっ
た。
【０００７】本発明は、上記のような従来技術の有する
課題を解決すべくなされた半導体装置の製造方法を提供
することを目的とする。
課題を解決すべくなされた半導体装置の製造方法を提供
することを目的とする。
【０００８】
【課題を解決するための手段】本発明は、コンタクトホ
ールまたはビアホールの開口されたSi半導体基板上に、
Al合金をスパッタする工程と、このスパッタされたAl合
金上に絶縁膜を形成する工程と、この絶縁膜形成の後に
400 〜580 ℃の高温で基板を加熱する工程を具備するこ
とを特徴とする半導体装置の製造方法である。
ールまたはビアホールの開口されたSi半導体基板上に、
Al合金をスパッタする工程と、このスパッタされたAl合
金上に絶縁膜を形成する工程と、この絶縁膜形成の後に
400 〜580 ℃の高温で基板を加熱する工程を具備するこ
とを特徴とする半導体装置の製造方法である。
【０００９】
【作 用】絶縁膜がAl合金を被覆した状態で加熱を加え
ると、コンタクトホールやビアホール内へのAl合金の流
入を推し進める力として、従来のリフロースパッタ法に
おける推進力に加えて、Al合金と絶縁膜の熱膨張率の差
異に起因する力を発生し、この力によって動かされたAl
合金によって、高アスペクト比のコンタクトホールやビ
アホールの底部に良好に流入されるようになる。
ると、コンタクトホールやビアホール内へのAl合金の流
入を推し進める力として、従来のリフロースパッタ法に
おける推進力に加えて、Al合金と絶縁膜の熱膨張率の差
異に起因する力を発生し、この力によって動かされたAl
合金によって、高アスペクト比のコンタクトホールやビ
アホールの底部に良好に流入されるようになる。
【００１０】すなわち、従来のリフロースパッタでの加
熱中のホール内へのAl流入の推進力は、ホール内のAlの
表面張力であった。したがって、Al合金はホールに向か
っていわゆる毛細管現象に従って流動していた。この推
進力は微弱なものであるため、Al合金表面の微小なアル
ミナ膜の存在や加熱温度の加減でリフローが不完全にな
る不都合が発生していた。
熱中のホール内へのAl流入の推進力は、ホール内のAlの
表面張力であった。したがって、Al合金はホールに向か
っていわゆる毛細管現象に従って流動していた。この推
進力は微弱なものであるため、Al合金表面の微小なアル
ミナ膜の存在や加熱温度の加減でリフローが不完全にな
る不都合が発生していた。
【００１１】これに対して、本発明ではAl合金をホール
内に流動させる推進力は、Al合金の熱膨張によって発生
する。SiO2やSiN などの絶縁膜の熱膨張率は、Alの熱膨
張率の1/10程度しかない。この結果、加熱状態で絶縁膜
間に閉じこめられたAlは、その体積膨張分を開放する場
所をホール内のAl合金と絶縁膜の存在しないボイド部分
に求めざるを得ない。
内に流動させる推進力は、Al合金の熱膨張によって発生
する。SiO2やSiN などの絶縁膜の熱膨張率は、Alの熱膨
張率の1/10程度しかない。この結果、加熱状態で絶縁膜
間に閉じこめられたAlは、その体積膨張分を開放する場
所をホール内のAl合金と絶縁膜の存在しないボイド部分
に求めざるを得ない。
【００１２】これによって、コンタクトホールやビアホ
ールのアスペクト比が２以上であっても、ウェーハ全面
にわたって良好に埋め込まれることになる。また、リフ
ローに必要な温度が400 ℃程度でよいという低温リフロ
ーが可能になるため、根本的に従来不可能とされたビア
ホール埋め込みのためのリフローにも使用することが可
能となる。
ールのアスペクト比が２以上であっても、ウェーハ全面
にわたって良好に埋め込まれることになる。また、リフ
ローに必要な温度が400 ℃程度でよいという低温リフロ
ーが可能になるため、根本的に従来不可能とされたビア
ホール埋め込みのためのリフローにも使用することが可
能となる。
【００１３】なお、基板を加熱するのに400 〜580 ℃の
範囲としたのは、400 ℃未満ではAlの流動性が不十分で
あり、リフロー性が得られないからであり、また580 ℃
を超えるとAl結晶性が損なわれ、白濁した性状の配線材
としては信頼性に不足するAlを形成してしまうことにな
るからである。
範囲としたのは、400 ℃未満ではAlの流動性が不十分で
あり、リフロー性が得られないからであり、また580 ℃
を超えるとAl結晶性が損なわれ、白濁した性状の配線材
としては信頼性に不足するAlを形成してしまうことにな
るからである。
【００１４】
【実施例】以下に、本発明の実施例を図面を参照して説
明する。図１は本発明の半導体装置の製造方法を示す工
程断面図である。図１(a) に示すように、Si基板１の上
にSiO2の第一層間絶縁膜２を形成し、この第一層間絶縁
膜２の一部をエッチングしたのち、第一層Al配線３を形
成し、その上に厚さ1.2 μm のSiO2を主成分とした第二
層間絶縁膜４を形成する。さらに、この第二層間絶縁膜
４にフォトリソグラフィとドライエッチングによって、
穴径がたとえば0.5 μm で、アスペクト比がたとえば2.
4 のビアホール５を開口する。
明する。図１は本発明の半導体装置の製造方法を示す工
程断面図である。図１(a) に示すように、Si基板１の上
にSiO2の第一層間絶縁膜２を形成し、この第一層間絶縁
膜２の一部をエッチングしたのち、第一層Al配線３を形
成し、その上に厚さ1.2 μm のSiO2を主成分とした第二
層間絶縁膜４を形成する。さらに、この第二層間絶縁膜
４にフォトリソグラフィとドライエッチングによって、
穴径がたとえば0.5 μm で、アスペクト比がたとえば2.
4 のビアホール５を開口する。
【００１５】つぎに、図１(b) に示すように、第一層Al
配線３とのコンタクト層およびAl拡散バリア層として、
Ti層６とTiN 層７をスパッタ法と反応性スパッタ法によ
ってそれぞれ500 Åと1000Åの厚さに成膜する。その
後、真空連続でたとえばAlSi；１wt％、Cu；0.5wt ％
からなるAl合金層８をスパッタ法で5000Åの厚さで成膜
する。このとき、ビアホール５内にAlSiCuのAl合金の存
在しないボイド部９が生じる。
配線３とのコンタクト層およびAl拡散バリア層として、
Ti層６とTiN 層７をスパッタ法と反応性スパッタ法によ
ってそれぞれ500 Åと1000Åの厚さに成膜する。その
後、真空連続でたとえばAlSi；１wt％、Cu；0.5wt ％
からなるAl合金層８をスパッタ法で5000Åの厚さで成膜
する。このとき、ビアホール５内にAlSiCuのAl合金の存
在しないボイド部９が生じる。
【００１６】さらに、このAl合金層８の上に反射防止膜
および配線のエレクトロマイグレーション／ストレスマ
イグレーション耐性向上を目的として、200 ÅのTi層10
と250 ÅのTiN 層11を順次スパッタする。つぎに、SiN
膜12をプラズマＣＶＤ法で、シランとアンモニアと窒素
を反応ガスとして、6000Åの厚さに成膜する。ついで、
この状態で500 ℃、60分間の加熱処理を施す。そうする
と、この加熱処理によって、図１(c) に示すように、Al
合金層８はSiN 膜12に比較して熱膨張率が大きいことに
起因して、Alは体積膨張分をビアホール５のボイド部９
に開放することで、熱応力を緩和するように矢示方向に
リフローする。
および配線のエレクトロマイグレーション／ストレスマ
イグレーション耐性向上を目的として、200 ÅのTi層10
と250 ÅのTiN 層11を順次スパッタする。つぎに、SiN
膜12をプラズマＣＶＤ法で、シランとアンモニアと窒素
を反応ガスとして、6000Åの厚さに成膜する。ついで、
この状態で500 ℃、60分間の加熱処理を施す。そうする
と、この加熱処理によって、図１(c) に示すように、Al
合金層８はSiN 膜12に比較して熱膨張率が大きいことに
起因して、Alは体積膨張分をビアホール５のボイド部９
に開放することで、熱応力を緩和するように矢示方向に
リフローする。
【００１７】このAlのリフローによって、図１(d) に示
すように、ビアホール５のボイド部９が埋め込まれるか
ら、良好なビアホール５の埋め込み性とビア直上部の平
坦性が得られる。その後、SiN 膜12を除去し、Al合金層
８をフォトリソグラフィとドライエッチング技術によっ
て、図１(e) に示すような形状の第二層配線13に加工す
る。
すように、ビアホール５のボイド部９が埋め込まれるか
ら、良好なビアホール５の埋め込み性とビア直上部の平
坦性が得られる。その後、SiN 膜12を除去し、Al合金層
８をフォトリソグラフィとドライエッチング技術によっ
て、図１(e) に示すような形状の第二層配線13に加工す
る。
【００１８】
【発明の効果】以上説明したように、本発明によれば、
高アスペクト比のビアホールやコンタクトホールのAlリ
フローによる埋め込みが可能となり、これによって、低
温でかつ工程歩留りが98％もの高い量産性の得られるリ
フロースパッタ技術を製造プロセスとして使用すること
が可能となり、その効果は大である。
高アスペクト比のビアホールやコンタクトホールのAlリ
フローによる埋め込みが可能となり、これによって、低
温でかつ工程歩留りが98％もの高い量産性の得られるリ
フロースパッタ技術を製造プロセスとして使用すること
が可能となり、その効果は大である。
【図１】本発明の半導体装置の製造方法を示す工程断面
図である。
図である。
１ Si基板（Si半導体基板） ２ 第一層間絶縁膜 ３ 第一層Al配線 ４ 第二層間絶縁膜 ５ ビアホール ６，10 Ti層 ７, 11 TiN 層 ８ Al合金層 ９ ボイド部 12 SiN 膜 13 第二層配線
Claims (1)
- 【請求項１】 コンタクトホールまたはビアホールの
開口されたSi半導体基板上に、Al合金をスパッタする工
程と、このスパッタされたAl合金上に絶縁膜を形成する
工程と、この絶縁膜形成の後に400 〜580 ℃の高温で基
板を加熱する工程を具備することを特徴とする半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19942093A JPH0758199A (ja) | 1993-08-11 | 1993-08-11 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19942093A JPH0758199A (ja) | 1993-08-11 | 1993-08-11 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0758199A true JPH0758199A (ja) | 1995-03-03 |
Family
ID=16407514
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19942093A Pending JPH0758199A (ja) | 1993-08-11 | 1993-08-11 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0758199A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10135212A (ja) * | 1996-10-30 | 1998-05-22 | Sgs Thomson Microelectron Inc | 多層メタリゼーション用低温アルミニウムリフロー |
| US5976970A (en) * | 1996-03-29 | 1999-11-02 | International Business Machines Corporation | Method of making and laterally filling key hole structure for ultra fine pitch conductor lines |
| KR100358058B1 (ko) * | 1999-12-28 | 2002-10-25 | 주식회사 하이닉스반도체 | 반도체 소자의 베리어 메탈층 형성방법 |
| JP2007036285A (ja) * | 2006-10-02 | 2007-02-08 | Canon Anelva Corp | 高温リフロースパッタリング装置及び高温リフロースパッタリング方法 |
-
1993
- 1993-08-11 JP JP19942093A patent/JPH0758199A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5976970A (en) * | 1996-03-29 | 1999-11-02 | International Business Machines Corporation | Method of making and laterally filling key hole structure for ultra fine pitch conductor lines |
| JPH10135212A (ja) * | 1996-10-30 | 1998-05-22 | Sgs Thomson Microelectron Inc | 多層メタリゼーション用低温アルミニウムリフロー |
| KR100358058B1 (ko) * | 1999-12-28 | 2002-10-25 | 주식회사 하이닉스반도체 | 반도체 소자의 베리어 메탈층 형성방법 |
| JP2007036285A (ja) * | 2006-10-02 | 2007-02-08 | Canon Anelva Corp | 高温リフロースパッタリング装置及び高温リフロースパッタリング方法 |
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