KR100291284B1 - 알루미늄금속층배선방법 - Google Patents

알루미늄금속층배선방법 Download PDF

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Abstract

본 발명은 집적회로의 새로운 금속배선방법이다.
본 발명의 금속배선방법은 반도체기판영역의 접점에 제1의 금속배선 또는 집적회로 내에서 상호연결하는 후속의 금속배선에 사용할 수 있다. 절연층은 반도체기판의 표면 위나 금속배선층 위에 형성된다. 적어도 하나의 접점용 개구부는 절연층을 통하여 반도체기판 또는 금속배선층까지 형성되어 있다. 금속공핍층은 반도체기판의 표면 위에 적층되어 있고 접점용 개구부 내에 적층된 대부분의 금속공핍층은 개구부의 측면 보다는 개구부의 저면에 적층되어 있다. 금속공핍층 위에 저온 스퍼터링의 금속층을 적층하고 그 다음 저온 스퍼터링의 금속층 위에 고온 스퍼터링 금속층을 적층하여 집적회로의 금속배선이 완료할 때까지 저온,고온 스퍼터링을 계속 실시한다.

Description

알루미늄금속층 배선방법
제1도∼제5도는 본 발명의 제1실시예의 단면도를 도식적으로 나타내고 있다.
제6도∼제8도는 본 발명의 제2실시예의 단면도를 도식적으로 나타내고 있다.
* 도면의 주요부분에 대한 부호의 설명
10 : 반도체기판 12 : 절연층
13 : 금속층 14 : 금속층
15 : 금속층 16 : 저온 스퍼터링 금속층
18 : 고온 스퍼터링 금속층 20 : 공동
22 : 티타늄-알루미늄합금층 26 : 제2의 절연층
28 : 금속층 30 : 저온 스퍼터링 금속층
32 : 고온 스퍼터링 금속층 34 : 티타늄-알루미늄합금층
본 발명은 집적회로소자의 금속배선방법에 관한 것으로, 더욱 상세하게는, 집적회로소자의 제조공정에서 양호한 단계로 피복되는 금속배선방법에 관한 것이다.
집적회로소자의 제조공정에서, 금속막은 절연층을 통하여 집적회로의 하부 도전층을 연결한다. 알루미늄은 종종 상호연결하는 금속으로 사용된다. 그러나, 알루미늄을 사용한 스퍼터링(sputtering)공정은 종종 개구부를 완전히 채우지 못한다. 큰 알루미늄결정은 개구부 내에서 절연층의 표면 상에 조직을 형성하기 쉬워 공동(void)을 일으킨다.
공동을 일으키는 문제를 해결하기 위하여 온도차나 증착비가 이용되고 있었다. 암스트롱(Armstrong) 등에 의해 제안된 미국특허 제4,994,162호, 첸(Chen) 등에 의해 제안된 미국특허 제5,108,951호에 상기한 방법이 제안되어 있다.
본 발명의 주요 목적은 집적회로의 제조공정에서 공동이 형성을 방지하는 효과적이고 바람직한 금속배선의 제조방법을 제공하는 데 있다.
본 발명의 목적에 따르면 집적회로의 새로운 금속배선의 방법이 달성된다. 본 방법은 반도체기판 영역에 접촉하는 제1의 금속배선 또는 집적회로 내에서 상호연결하는 후속의 금속배선 등에 사용할 수 있다. 절연층은 반도체기판의 표면 또는 금속배선층 위에 적층된다. 적어도 한개의 접점용 개구부는 절연층을 관통하여 반도체기판이나 금속배선층 까지 형성되어 있다. 기판의 표면에 금속공핍층이 적층되어 있고, 접점용 개구부 내에 형성된 금속공핍층은 대부분이 개구부의 측면보다 접점용 개구부의 저부에 적층되어 있다. 금속공핍층 위에 저온 스퍼터링의 금속층이 적층되고, 저온 스퍼터링의 금속층 위에 고온 스퍼터링의 금속층이 적층되어 집적회로의 금속배선이 완료할 때까지 연속으로 저온, 고온 스퍼터링을 실시하여 금속층을 적층한다.
제1도는 부분적으로 완성된 집적회로(IC)의 부분을 나타내고 있다. 반도체기판(10)은 대부분 단결정 실리콘(silicon)으로 이루어져 있다. TBOS 산화물, 보로포스포실리케이트 유리(borophosphosilicate glass,BPSG) 등등으로 이루어진 절연층(12)은 저압 화학기상증착법(LPCVD), 대기압 화학기상증착법(APCVD), 플라즈마증진 화학기상증착법(PECVD) 등에 의하여 약 4000 ∼ 10,000Å의 두께로 증착되어 있다. 접점용 개구부패턴은 공지의 기술로 소자영역의 반도체 기판(10)에 절연체 구조를 관통하여 형성된다. 종래의 사진식각기술과 에칭기술등이 상기한 개구부패턴을 형성하는데 사용된다. 단순히 하여, 도면에는 단일의 개구부를 나타내고, 반도체기판의 소자영역은 본 발명의 부분에 속하지 않으므로 도시하지 않는다.
반도체기판의 표면 위와 접점용 개구부 내에 스퍼터링에 의하여 금속공핍층이 형성된다. 상기한 스퍼터링 공정 동안 시준기(collimator)가 사용되므로 대부분의 금속공핍층은 개구부의 저부에 적층되고 단지 박막만이 개구부의 측면에 적층된다. 금속공핍층은 다층으로 적층된다. 제1의 금속층(13)은 약 50 ~ 300Å의 두께인 티타늄으로 구성되어 있다. 제2의 금속층(14)은 약 300 ~ 2000Å의 두께, 바람직하게는 약 750 ∼ 2000Å의 두께인 질화물티타늄 또는 티타늄텅스텐으로 구성되어 있다. 상기한 제2의 금속공핍층은 접합 누전을 방지한다. 티타늄으로 구성된 마지막층, 즉 제3의 금속층(15)은 약 300 ~ 800Å의 두께로 완성된 금속공핍층으로 적층된다. 제3의 티타늄금속층(15)은 질화물티타늄과 알루미늄층의 접촉면에서의 실리콘단괴(sillicon nodule) 형성을 방지한다.
다음은 저온 스퍼터링에 의한 금속층 증착을 설명한다. 제2도에 나타낸 바와같이, 제1의 저온 스퍼터링층(16)이 적층된다. 바람직한 금속은 알루미늄 또는 Al1% Si0.5% Cu의 알루미늄합금이 사용된다. 다른 합금은 Al0.5% Cu, Al1% Cu, Al1% Si, Al2% Si 등등이다. 저온 증착비는 150℃ 이하의 온도에서 증착을 보증하고 접점용 개구부 내에서 충만하고 연속적인 막의 증착을 보증하기 위하여 가능한 150Å이상의 높은 증착비로 더욱 바람직하게는 180Å이상의 증착비가 가능하다. 바람직한 실시온도는 약 25℃이하이다. 만약 온도가 150℃이상 상승하면, 알루미늄은 국소부에서 유동과 응집되어 연속적인 막이 형성되지 않는다. 소량 함유되거나 또는 아르곤가스가 함유되지 않은 가스가 저온스프터링 증착시에 사용된다.
고온 스퍼터링증착(18)(제3도에 도시)은 저온 스퍼터링증착에 이어서 즉시 실시된다. 스퍼터러(sputterer)에서 웨이퍼의 입출이 중지없이 가능하도록 미합중국, 캘리포니아 94303-1025, 팔로 알토, 한젠 웨이 M/S K-227, 3075 베리안 주식회사에 의해 제작된 베리안 M2000/8 스퍼터링시스템머쉬인과 같은 다중 챔버스퍼터러(multi-chamber sputterer)가 사용된다. 아르곤가스는 스퍼러링기 내에서 고온 스퍼터링공정시 가열가스(heating gas)로 사용된다. 챔버는 약 500∼550℃로 가열되어 있다. 저온 스퍼터링 후, 웨이퍼는 가열된 고온 스퍼터링 챔버로 옮겨져 고온 스퍼터링이 즉시 개시된다. 또는, 단지 하나의 챔버로 저온과 고온 스퍼터링을 실시할 수 있다. 후부 아르곤가스를 잠그고 웨이퍼를 저온 스퍼터링으로 냉각하고, 후부 아르곤가스를 틀고 고온 스프터링을 실시한다. 시준기(collinator)는 저온과 고온 스퍼터링 금속층 적층에는 사용되지 않고 금속공핍층 형성공정에만 사용된다.
고온 증착비는 가능한 한 낮게 하여 50Å/초이하, 바람직하게는 20Å/초이하로 한다. 고온스퍼터링이 시작되면, 공극(20)이 형성된다. 상기한 낮은 증착비는 표면장력을 제거하여 공극을 발생시킨다.
다음은 제4도에 저온 증착된 알루미늄층(16)과 티타늄층(14) 사이에 형성된 티타늄-알루미늄합금층(22)을 설명한다. 작은 표면적에서는 높은 표면에너지를 발생시킨다. 티타늄-알루미늄합금층(22)의 표면에너지는 알루미늄합금층(16), (18)의 표면에너지보다 높다. 그러므로, 티타늄-알루미늄합금층(22)의 표면적이 공정진행시 더 작게 되고 마지막 공정에서는 없어지고, 그 결과로 공극(20)이 사라진다. 제4도에 나타낸 바와 같이, 공극의 크기가 줄어들었다. 고온 증착시에 약 500℃이상의 온도를 유지했음에도 불구하고 공극(20)은 완전하게 제거되지 않은 문제가 있다. 그러나 제5도에 나타낸 바와 같이, 접점용 개구부가 완전히 충만되어 공극이 제거되었다. 3∼5㎛의 알루미늄입경을 보유하는 금속배선공정은 소자형성공정에 대하여 아무런 문제를 일으키지 않는다.
[실시예]
하기의 실시예에서는 본 발명의 중요한 특징을 나타내고, 본 발명을 이해하는 데 도움을 주고, 본 발명의 취지나 촛점에서 벗어나지 않는 기술에 의하여 구성되는 변형예를 기술하고 있다. 하기의 표는 다양한 소자의 크기에 필요한 저온과 고온 스퍼터링 알루미늄층의 두께의 범위를 표시하고 있다.
[표 1]
두께는 형상비에 대하여 종속적이다. 예를 들면, 0.6마이크론의 소자크기에 대하여, 얕은 접점용 개구부는 약 3000Å의 고온 스퍼터링 알루미늄층의 두께를 필요로 하는 반면, 매우 깊은 접점용 개구부(·폭 0.4㎛, 높이 1.6㎛)는 약 6000Å의 고온 스퍼터링 알루미늄층을 필요로 한다. 고온 스퍼터링 증착공정에서 온도도 또한 형상비에 따라서 종속적이므로 약 500℃이상이 바람직하다.
제6도∼제8도에 나타낸 본 발명의 제2실시예에 있어서, 금속배선공정은 즉 제2, 제3 등의 단계의 금속층을 연결하는 다단계 상호연결금속층을 형성하는데 사용할 수 있다. 제6도에 나타낸 바와 같이, 제1의 금속배선층은 상기한 제1의 실시예에 의해 기술된 것으로 완성된다. 제1의 금속층(16), (18)(각각 저온과 고온의 스퍼터링층)은 반도체 기판의 표면에 적층되어 있다. 접점 또는 개구부의 접점은 제2의 절연층(26)을 통과하여 제1의 금속층(16), (18)까지 형성되어 있다. 금속공핍층(28)은 반도체기판의 표면과 접점용 개구부 내에 스퍼터링 증착되어 있다. 상기한 금속공핍층은 티타늄으로 약 500∼2000Å의 두께로 증착되어 있다. 상기한 금속공핍층은 웨팅(wetting)용으로 접점용 개구부 내에 적층되는 금속에 새로운 금속층의 부착성을 향상시키는데 사용된다. 시준기는 본 실시예에서 사용해도 되고 사용하지 않아도 된다. 본 실시예에서도 티타늄-알루미늄 합금구조이기 때문에 실리콘단괴의 문제는 발생하지 않는다.
다음은 제7도에 나타낸 바와 같이, 저온 스퍼터링으로 알루미늄층(30)이 상기한 제1실시예에서 기술한 것과 같이 약 150℃이하의 온도, 더욱 바람직하게는 약 25℃이하의 온도로 증착되어 있다. 상술과 같이 높은 증착비이다. 이어지는 공정은 제1실시예에서와 같이 고온 스퍼터링의 알루미늄층(32) 형성공정과 티타늄층과 저온 스프터링의 알루미늄충의 경계면에서 알루미늄-티타늄합금층(34) 형성공정이다. 제8도는 공동이 없는 완벽한 구조를 나타내고 있다.
상술한 예에서 이들 기술에 의하여 이해되는 바와 같이, 접점용 개구부 또는 금속층(30),(32)를 통하여 절연층(12) 위에 존재하는 금속선이 금속층(16),(18)의 어디엔가 만들어져 있는 금속층(16), (18)의 금속접점에 전기적으로 접촉되어 있다.
본 발명의 금속배선공정은 높은 형상비와 공동 없이, 접점용 개구부를 충만하는 양호한 피복공정의 결과로 모든 단계의 금속배선공정에 사용할 수 있다.
그리고, 본 발명은 상기한 실시예에 대하여 특별히 한정되지 않고, 상기한 기술에 의하여 본 발명의 취지나 촛점에서 벗어나지 않는 범위내에서 구성되는 다양하고 구조가 여러가지로 변한 변형예를 실시할 수 있다.

Claims (35)

  1. 반도체기판(10)의 표면에 절연층(12)을 형성하고, 상기한 절연층을 통하여 상기한 반도체기판에 적어도 하나의 접점용 개구부를 형성하고, 상기한 반도체기판의 표면 위에 금속공핍층(13,14,15)을 적층하고 상기한 접점용 개구부 내의 대부분의 금속공핍층은 상기한 접점용 개구부의 측면보다 접점용 개구부의 저부에 적층되고, 상기한 금속공핍층 위에 금속층(16)을 저온 스퍼터링하고, 상기한 저온 스퍼터링 금속층 위에 금속층(18)을 고온 스퍼터링하여 집적회로에 상기한 금속배선을 완성할 때까지 상기한 저온,고온 스퍼터링을 연속 실시하는 것을 특징으로 하는 집적회로의 금속배선방법.
  2. 제1항에 있어서, 상기한 절연층(12)은 약 4000∼10,000Å의 두께로 적층된 이산화실리콘(SiO2)로 구성되어 있는 것을 특징으로 하는 집접회로의 금속배선방법.
  3. 제1항에 있어서, 상기한 금속공핍층(13,14,15)은 티타늄. 질화물티타늄 티타늄의 다층으로 구성되고, 상기한 다층의 스퍼터링에 시준기를 사용하므로 상기한 대부분의 다층은 상기한 접점용 개구부의 측벽보다는 상기한 접점용 개구부의 저부에 적층되는 것을 특징으로 하는 집적회로의 금속배선방법.
  4. 제3항에 있어서, 상기한 다층의 두께는 약 50∼300Å의 티타늄, 750∼2000Å의 질화물티타늄, 300∼800Å의 티타늄인 것을 특징으로 하는 집적회로의 금속배선방법.
  5. 제1항에 있어서, 상기한 금속층은 알루미늄으로 구성되는 것을 특징으로 하는 집적회로의 금속배선방법.
  6. 제1항에 있어서, 상기한 저온 스퍼터링의 상기한 금속층(16)은 약 20~150℃의 온도에서 실시되는 것을 특징으로 하는 집적회로의 금속배선방법.
  7. 제1항에 있어서, 상기한 저온 스퍼터링의 상기한 금속층(16)은 상기한 접점용 개구부 내에서 충만하고 연속적인 막을 형성하기 위하여 약 150Å초 이상의 높은 증착비에서 더욱 바람직하게는 약 180Å/초 이상의 높은 증착비에서 실시되는 것을 특징으로 하는 집적회로의 금속배선방법.
  8. 제1항에 있어서, 상기한 고온 스퍼터링의 상기한 금속층(18)은 약 500∼550℃의 온도에서 실시되는 것을 특징으로 하는 집적회로의 금속배선방법.
  9. 제1항에 있어서, 상기한 고온 스퍼터링은 상기한 금속층(18)은 약 50Å/초 이하의 매우 낮은 증착비에서 더욱 바람직하게는 10Å/초 이하의 매우 낮은 증착비에서 실시되는 것을 특징으로 하는 집적회로의 금속배선방법.
  10. 제9항에 있어서, 매우 낮은 증착비에서 상기한 고온 스퍼터링의 상기한 금속층(18)은 상기한 접점용 개구부 내에서 공동을 형성하지 않는 것을 특징으로 하는 집적회로의 금속배선방법.
  11. 제9항에 있어서, 매우 낮은 증착비에서 상기한 고온 스퍼터링의 상기한 금속층(18)은 상기한 저온 스퍼터링의 금속층(16)과 상기한 금속공핍층(15) 사이에서 합금층(22)을 형성하여, 상기한 합금층이 상기한 접점용 개구부 내에서 공동 형성을 방지하는 것을 특징으로 하는 집적회로의 금속배선방법.
  12. 반도체기판의 표면 위에 제1의 절연층(12)을 형성하고, 상기한 제1의 절연층 위에 적어도 제1의 금속배선층(13,14,15)을 형성하고, 상기한 제1의 금속배선층의 표면 위에 제2의 절연층(26)을 형성하고, 상기한 제2의 절연층으로부터 상기한 제1의 금속배선층에 이르는 적어도 하나의 접점용 개구부를 형성하고, 상기한 반도체기판의 표면 위에 금속공핍층(28)을 적층하고 상기한 접점용 개구부 내의 대부분의 금속공핍층은 상기한 접점용 개구부의 측면보다 접점용 개구부의 저부에 적층되고, 상기한 금속공핍층 위에 금속층(30)을 저온 스퍼터링하고, 상기 저온 스퍼터링 금속층 위에 금속층(32)을 고온 스퍼터링하여 집적회로에 상기한 금속배선을 완성할 때까지 상기한 저온,고온 스퍼터링을 연속 실시하는 것을 특징으로 하는 집적회로의 금속배선방법.
  13. 제12항에 있어서, 상기한 금속공핍층(28)은 티타늄으로 구성되고, 상기한 금속층의 스퍼터링에 시준기를 사용하므로 상기한 대부분의 금속층은 상기한 개구부의 측벽보다는 상기한 접점용 개구부의 저부에 적층되는 것을 특징으로 하는 집적회로의 금속배선방법.
  14. 제12항에 있어서, 상기한 금속공핍층(28)의 두께는 약 500∼2000Å인 것을 특징으로 하는 집적회로의 금속배선방법.
  15. 제12항에 있어서, 상기한 금속층(28)은 알루미늄으로 구성되는 것을 특징으로 하는 집적회로의 금속배선방법.
  16. 제12항에 있어서, 상기한 저온 스퍼터링의 상기한 금속층(30)은 약 20∼150℃의 온도에서 실시되는 것을 특징으로 하는 집적회로의 금속배선방법.
  17. 제12항에 있어서, 상기한 저온 스퍼터링의 상기한 금속층(30)은 상기한 접점용 개구부 내에서 충만하고 연속적인 막을 형성하기 위하여 약 150Å/초 이상의 높은 증착비에서 실시되는 것을 특징으로 하는 집적회로의 금속배선방법.
  18. 제12항에 있어서, 상기한 고온 스퍼터링의 상기한 금속층(32)은 약 500∼550℃의 온도에서 실시되는 것을 특징으로 하는 집적회로의 금속배선방법.
  19. 제12항에 있어서, 상기한 고온 스퍼터링의 상기한 금속층(32)은 약 50Å/초 이하의 낮은 증착비에서 실시되는 것을 특징으로 하는 집적회로의 금속배선방법.
  20. 제19항에 있어서, 낮은 증착비에서 상기한 고온 스퍼터링의 상기한 금속층(32)은 상기한 접점용 개구부 내에서 공동을 형성하지 않는 것을 특징으로 하는 집적회로의 금속배선방법.
  21. 제19항에 있어서, 낮은 증착비에서 상기한 고온 스퍼터링의 상기한 금속층(32)은 상기한 저온 스퍼터링의 금속층(30)과 상기한 금속공핍층(28) 사이에서 합금층(34)을 형성하여, 상기한 합금층이 상기한 접점용 개구부 내에서 공동 형성을 방지하는 것을 특징으로 하는 집적회로의 금속배선방법.
  22. 반도체기판의 도전층 위에 절연층(26)을 형성하고, 상기한 절연층으로부터 상기한 도전층으로 적어도 하나의 접점용 개구부를 형성하고, 상기한 반도체기판의 표면 위에 금속공핍층(28)을 적층하고 상기한 접점용 개구부 내의 대부분의 금속공핍층은 상기한 접점용 개구부의 측면보다 접점용 개구부의 저부에 적층되고, 상기한 금속공핍층 위에 금속층(30)을 저온 스퍼터링하고, 상기한 저온 스퍼터링 금속층 위에 금속층(32)을 고온 스퍼터링하여 집적회로에 상기한 금속배선을 완성할 때까지 상기한 저온, 고온 스퍼터링을 연속 실시하는 것을 특징으로 하는 집적회로의 금속배선방법.
  23. 제22항에 있어서, 상기한 도전층(26)이 상기한 반도체기판인 것을 특징으로 하는 집적회로의 금속배선방법.
  24. 제23항에 있어서, 상기한 금속공핍층(28)은 티타늄, 질화물티타늄, 티타늄의 다층으로 구성되고, 상기한 다층의 스퍼터링에 시준기를 사용하므로 상기한 대부분의 다층은 상기한 접점을 개구부의 측벽보다는 상기한 접점용 개구부의 저부에 적층되는 것들 특징으로 하는 집적회로의 금속배선방법.
  25. 제24항에 있어서, 상기한 다층(28)의 두께는 약 50∼300Å의 티타늄, 750∼2000Å의 질화물티타늄, 300∼800Å의 티타늄인 것을 특징으로 하는 집적회로의 금속배선방법.
  26. 제22항에 있어서, 상기한 도전층은 상기한 반도체기판 위의 제1의 절연층 위에 적어도 제1의 금속배선층인 것을 특징으로 하는 집적회로의 금속배선방법.
  27. 제26항에 있어서, 상기한 금속공핍층(25)은 티타늄으로 구성되고, 상기한 층의 스퍼터링에 시준기를 사용하므로 대부분의 상기한 충은 상기한 접점용 개구부의 측벽보다는 상기한 접점용 개구부의 하부에 적층되는 것을 특징으로 하는 집적회로의 금속배선방법.
  28. 제27항에 있어서, 상기한 금속공핍층(28)의 두께는 약 500∼2000Å인 것을 특징으로 하는 집적회로의 금속배선방법.
  29. 제22항에 있어서, 상기한 금속층은 알루미늄으로 구성되는 것을 특징으로 하는 집적회로의 금속배선방법.
  30. 제22항에 있어서, 상기한 저온 스퍼터링의 상기한 금속층(30)은 약 20∼150℃의 온도에서 실시되는 것을 특징으로 하·는 집적회로의 금속배선방법.
  31. 제22항에 있어서, 상기한 저온 스퍼터링의 상기한 금속층(30)은 상기한 접점용 개구부 내에서 충만하고 연속적인 막을 보증하기 위하여 약 150Å/초 이상의 높은 증착비에서 실시되는 것을 특징으로 하는 집적회로의 금속배선방법.
  32. 제22항에 있어서, 상기한 고온 스퍼터링의 상기한 금속층(32)은 약 500∼550℃의 온도에서 실시되는 것을 특징으로 하는 집적회로의 금속배선방법.
  33. 제22항에 있어서, 상기한 고온 스퍼터링의 상기한 금속층(32)은 약 50Å/초 이하의 낮은 증착비에서 실시되는 것을 특징으로 하는 집적회로의 금속배선방법
  34. 제33항에 있어서 낮은 증착비에서 상기한 고온 스퍼터링의 상기한 금속층(32)은 상기한 접점용 개구부 내에서 공동을 형성하지 않는 것을 특징으로 하는 집적회로의 금속배선방법.
  35. 제33항에 있어서, 매우 낮은 증착비에서 상기한 고온 스퍼터링의 상기한 금속층(32)은 상기한 저온 스퍼터링의 금속층(30)과 상기한 금속공핍층(28) 사이에서 합금층(34)을 형성하여, 상기한 합금층이 상기한 접점용 개구부 내에서 공동 형성을 방지하는 것을 특징으로 하는 집적회로의 금속배선방법.
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Families Citing this family (52)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2598335B2 (ja) * 1990-08-28 1997-04-09 三菱電機株式会社 半導体集積回路装置の配線接続構造およびその製造方法
DE69225082T2 (de) * 1991-02-12 1998-08-20 Matsushita Electronics Corp Halbleiter-Vorrichtung mit Verdrahtung der verbesserten Zuverlässigkeit und Verfahren zu ihner Herstellung
JP3401843B2 (ja) * 1993-06-21 2003-04-28 ソニー株式会社 半導体装置における多層配線の形成方法
US5747360A (en) * 1993-09-17 1998-05-05 Applied Materials, Inc. Method of metalizing a semiconductor wafer
JPH07130852A (ja) * 1993-11-02 1995-05-19 Sony Corp 金属配線材料の形成方法
JP2797933B2 (ja) * 1993-11-30 1998-09-17 日本電気株式会社 半導体装置の製造方法
JPH07161813A (ja) * 1993-12-08 1995-06-23 Nec Corp 半導体装置の製造方法
US5585308A (en) * 1993-12-23 1996-12-17 Sgs-Thomson Microelectronics, Inc. Method for improved pre-metal planarization
US5599749A (en) * 1994-10-21 1997-02-04 Yamaha Corporation Manufacture of micro electron emitter
US5449639A (en) * 1994-10-24 1995-09-12 Taiwan Semiconductor Manufacturing Company Ltd. Disposable metal anti-reflection coating process used together with metal dry/wet etch
US5523259A (en) * 1994-12-05 1996-06-04 At&T Corp. Method of forming metal layers formed as a composite of sub-layers using Ti texture control layer
US5580823A (en) * 1994-12-15 1996-12-03 Motorola, Inc. Process for fabricating a collimated metal layer and contact structure in a semiconductor device
US6285082B1 (en) * 1995-01-03 2001-09-04 International Business Machines Corporation Soft metal conductor
JPH08191104A (ja) * 1995-01-11 1996-07-23 Hitachi Ltd 半導体集積回路装置およびその製造方法
JP2953340B2 (ja) * 1995-03-29 1999-09-27 ヤマハ株式会社 配線形成法
EP0793268A3 (en) * 1995-05-23 1999-03-03 Texas Instruments Incorporated Process for filling a cavity in a semiconductor device
KR0179827B1 (ko) * 1995-05-27 1999-04-15 문정환 반도체 소자의 배선 형성방법
TW298674B (ko) * 1995-07-07 1997-02-21 At & T Corp
US5604155A (en) * 1995-07-17 1997-02-18 Winbond Electronics Corp. Al-based contact formation process using Ti glue layer to prevent nodule-induced bridging
SG42438A1 (en) * 1995-09-27 1997-08-15 Motorola Inc Process for fabricating a CVD aluminium layer in a semiconductor device
US5633199A (en) * 1995-11-02 1997-05-27 Motorola Inc. Process for fabricating a metallized interconnect structure in a semiconductor device
US5776831A (en) * 1995-12-27 1998-07-07 Lsi Logic Corporation Method of forming a high electromigration resistant metallization system
US5804251A (en) * 1995-12-29 1998-09-08 Intel Corporation Low temperature aluminum alloy plug technology
US5851923A (en) * 1996-01-18 1998-12-22 Micron Technology, Inc. Integrated circuit and method for forming and integrated circuit
JP2891161B2 (ja) * 1996-02-15 1999-05-17 日本電気株式会社 配線形成方法
US5677238A (en) * 1996-04-29 1997-10-14 Chartered Semiconductor Manufacturing Pte Ltd Semiconductor contact metallization
US6083823A (en) * 1996-06-28 2000-07-04 International Business Machines Corporation Metal deposition process for metal lines over topography
US5883002A (en) * 1996-08-29 1999-03-16 Winbond Electronics Corp. Method of forming contact profile by improving TEOS/BPSG selectivity for manufacturing a semiconductor device
US5985746A (en) * 1996-11-21 1999-11-16 Lsi Logic Corporation Process for forming self-aligned conductive plugs in multiple insulation levels in integrated circuit structures and resulting product
JPH10172969A (ja) * 1996-12-06 1998-06-26 Nec Corp 半導体装置の製造方法
AU5411498A (en) * 1996-12-12 1998-07-03 Asahi Kasei Kogyo Kabushiki Kaisha Method of manufacturing semiconductor device
US6395629B1 (en) 1997-04-16 2002-05-28 Stmicroelectronics, Inc. Interconnect method and structure for semiconductor devices
KR100241506B1 (ko) * 1997-06-23 2000-03-02 김영환 반도체 소자의 금속 배선 형성 방법
US5994206A (en) * 1997-10-06 1999-11-30 Advanced Micro Devices, Inc. Method of forming a high conductivity metal interconnect using metal gettering plug and system performing the method
US6365514B1 (en) 1997-12-23 2002-04-02 Intel Corporation Two chamber metal reflow process
US6307267B1 (en) * 1997-12-26 2001-10-23 Kabushiki Kaisha Toshiba Semiconductor device and manufacturing method thereof
US5994213A (en) * 1998-02-09 1999-11-30 Taiwan Semiconductor Manufacturing Company, Ltd. Aluminum plug process
US6130156A (en) * 1998-04-01 2000-10-10 Texas Instruments Incorporated Variable doping of metal plugs for enhanced reliability
KR20000004358A (ko) * 1998-06-30 2000-01-25 김영환 반도체 소자의 배선 구조
US6274486B1 (en) * 1998-09-02 2001-08-14 Micron Technology, Inc. Metal contact and process
US6207568B1 (en) * 1998-11-27 2001-03-27 Taiwan Semiconductor Manufacturing Company Ionized metal plasma (IMP) method for forming (111) oriented aluminum containing conductor layer
TW409356B (en) * 1999-03-11 2000-10-21 United Microelectronics Corp Manufacture method of inner connects
US6627542B1 (en) * 1999-07-12 2003-09-30 Applied Materials, Inc. Continuous, non-agglomerated adhesion of a seed layer to a barrier layer
US6080657A (en) * 1999-07-16 2000-06-27 Taiwan Semiconductor Manufacturing Company Method of reducing AlCu hillocks
KR100434188B1 (ko) * 2001-08-28 2004-06-04 삼성전자주식회사 장벽 금속층 적층 방법
US6943105B2 (en) * 2002-01-18 2005-09-13 International Business Machines Corporation Soft metal conductor and method of making
KR100455380B1 (ko) * 2002-02-27 2004-11-06 삼성전자주식회사 다층 배선 구조를 구비한 반도체 소자 및 그 제조 방법
US7056820B2 (en) * 2003-11-20 2006-06-06 International Business Machines Corporation Bond pad
JP2011091242A (ja) * 2009-10-23 2011-05-06 Elpida Memory Inc 半導体装置の製造方法
US9941160B2 (en) * 2013-07-25 2018-04-10 Globalfoundries Singapore Pte. Ltd. Integrated circuits having device contacts and methods for fabricating the same
KR101550526B1 (ko) * 2014-02-21 2015-09-04 에스티에스반도체통신 주식회사 클러스터형 반도체 제조장치 및 이를 이용한 반도체 소자 제조방법
JP2017183396A (ja) * 2016-03-29 2017-10-05 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH069199B2 (ja) * 1984-07-18 1994-02-02 株式会社日立製作所 配線構造体およびその製造方法
US4960732A (en) * 1987-02-19 1990-10-02 Advanced Micro Devices, Inc. Contact plug and interconnect employing a barrier lining and a backfilled conductor material
EP0319347B1 (en) * 1987-12-04 1994-08-03 Research Development Corporation of Japan Vacuum depositing apparatus
JPH01160036A (ja) * 1987-12-17 1989-06-22 Oki Electric Ind Co Ltd 半導体装置
US4837183A (en) * 1988-05-02 1989-06-06 Motorola Inc. Semiconductor device metallization process
FR2634317A1 (fr) * 1988-07-12 1990-01-19 Philips Nv Procede pour fabriquer un dispositif semiconducteur ayant au moins un niveau de prise de contact a travers des ouvertures de contact de petites dimensions
US4994162A (en) * 1989-09-29 1991-02-19 Materials Research Corporation Planarization method
EP0430403B1 (en) * 1989-11-30 1998-01-07 STMicroelectronics, Inc. Method for fabricating interlevel contacts
US5108951A (en) * 1990-11-05 1992-04-28 Sgs-Thomson Microelectronics, Inc. Method for forming a metal contact
KR100228259B1 (ko) * 1990-10-24 1999-11-01 고지마 마따오 박막의 형성방법 및 반도체장치
KR920010620A (ko) * 1990-11-30 1992-06-26 원본미기재 다층 상호접속선을 위한 알루미늄 적층 접점/통로 형성방법
JPH07109030B2 (ja) * 1991-02-12 1995-11-22 アプライド マテリアルズ インコーポレイテッド 半導体ウェーハ上にアルミニウム層をスパッタする方法
JP2725944B2 (ja) * 1991-04-19 1998-03-11 インターナショナル・ビジネス・マシーンズ・コーポレイション 金属層堆積方法
EP0514103A1 (en) * 1991-05-14 1992-11-19 STMicroelectronics, Inc. Barrier metal process for sub-micron contacts
US5240880A (en) * 1992-05-05 1993-08-31 Zilog, Inc. Ti/TiN/Ti contact metallization

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Publication number Publication date
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JPH0766205A (ja) 1995-03-10
FR2709207B1 (fr) 1996-10-25
DE4400726A1 (de) 1995-02-23

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