JPH10125782A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPH10125782A JP8293379A JP29337996A JPH10125782A JP H10125782 A JPH10125782 A JP H10125782A JP 8293379 A JP8293379 A JP 8293379A JP 29337996 A JP29337996 A JP 29337996A JP H10125782 A JPH10125782 A JP H10125782A
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interlayer insulating
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insulating film
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充 田口
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Abstract

(57)【要約】 【課題】 高圧リフロー法により接続孔または溝に配線
材料を埋め込む際に、良好な埋め込みを行なうことがで
きる半導体装置の製造方法を提供する。 【解決手段】 半導体基板１上に層間絶縁膜２を介して
下層Ａｌ合金配線３、層間絶縁膜４を順次形成する。吸
湿性が高く水分を多く含んだ層間絶縁膜５の成膜後、層
間絶縁膜５をエッチバックして下層Ａｌ合金配線３によ
る段差を平坦化する。層間絶縁膜６を形成し、層間絶縁
膜６，４に接続孔Ｃを形成する。この後ＴｉＮ／Ｔｉ膜
７を形成する前に熱処理して層間絶縁膜４〜６の脱ガス
を行う。ＴｉＮ／Ｔｉ膜７を形成する際には厚さを８０
ｎｍ以上とする。他の例では、層間絶縁膜５のエッチバ
ック後に熱処理を行い層間絶縁膜５の脱ガスを重点的に
行う。さらに他の例では、接続孔Ｃの側壁に保護膜９を
形成するか、接続孔Ｃを形成した層間絶縁膜６，４また
は層間絶縁膜５の表面を窒化するかして、層間絶縁膜４
〜６の脱ガスを防止する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、半導体装置の製
造方法に関し、特に、高圧リフロー法により接続孔およ
び溝の埋め込みを行うようにした半導体装置の製造方法
に用いて好適なものである。
【０００２】
【従来の技術】超大規模集積回路（ＶＬＳＩ）の高集積
化に伴って内部配線の微細化が進み、接続孔のアスペク
ト比が増大している。このため、微細かつ高アスペクト
比の接続孔を配線材料で埋め込む技術が非常に重要とな
っている。
【０００３】一方で近年、いわゆる埋め込み配線技術が
盛んに検討されている。埋め込み配線技術とは、あらか
じめ層間絶縁膜に所定の溝を形成し、この溝部分にアル
ミニウム（Ａｌ）や銅（Ｃｕ）などの配線材料を埋め込
むように成膜、堆積し、後にＣＭＰ（化学機械研磨法）
などにより溝以外の部分に堆積した配線材料を除去し、
溝部分にのみ配線材料を残しこれを配線とする方法であ
る。この埋め込み配線技術では、とりわけ、微細な溝に
配線材料を埋め込む技術が重要である。
【０００４】上述の微細な接続孔や溝を埋め込む技術と
して、ブランケットタングステン（Ｗ）化学気相成長
（ＣＶＤ）法、アルミニウム（Ａｌ）または銅（Ｃｕ）
の高温スパッタリング法、リフロー法、高圧リフロー法
など各種技術が検討され、一部実用化されている。
【０００５】ブランケットＷＣＶＤ法は、接続孔を埋め
込む能力が高く安定なことより、接続孔の埋め込み技術
としては現在最も広く用いられ、実用化されている。し
かし、このブランケットＷＣＶＤ法は、密着層の形成、
Ｗ膜の形成およびＷ膜のエッチバック、配線の形成の工
程が必要であり、プロセスが複雑であるという欠点を有
する。
【０００６】ＡｌまたはＣｕの高温スパッタリング法や
リフロー法は、上述のブランケットＷＣＶＤ法に比べて
プロセスが簡便であり、コストが低下するといった利点
を有する。しかし、接続孔の埋め込みを行なうためには
概ね５００〜５５０℃以上の高温基板加熱が必要であ
り、この高温基板加熱による配線の信頼性の低下、配線
自体の表面平坦性の悪化といった問題が生じる。さら
に、これらの高温スパッタリング法やリフロー法は、埋
め込み能力がそれほど高くなく、例えば、接続孔の場合
でアスペクト比が２〜３程度までが限界である。このた
め、今後さらに微細化の進んだデバイスへの適用は困難
と見られている。
【０００７】ＡｌまたはＣｕなどの高圧リフロー法は、
上述の通常のリフロー技術の埋め込み性を向上させた技
術として最近注目されている。この高圧リフロー法は、
理想的な条件のもとでは、アスペクト比が４〜５程度の
接続孔を埋め込むことが可能であり、溝の埋め込みへの
適用も含めて、有望な方法として期待されている。図１
４〜図１６は、接続孔に高圧リフロー法によりＡｌ合金
を埋め込むようにした従来の半導体装置の製造方法を示
す。
【０００８】すなわち、この従来の半導体装置の製造方
法においては、まず、図１４に示すように、所定の加工
プロセスが施されたＳｉウェハのような半導体基板１０
１上にＳｉＯ2 膜のような層間絶縁膜１０２を介して、
Ａｌ−Ｃｕ合金からなる下層Ａｌ合金配線１０３を形成
する。次に、例えば、化学気相成長（ＣＶＤ）法により
ＳｉＯ2 膜のような層間絶縁膜１０４を全面に形成した
後、この層間絶縁膜１０４の所定位置をドライエッチン
グ法により選択的にエッチングすることにより、下層Ａ
ｌ合金配線１０３に達する接続孔Ｃ´を形成する。ｘ
´，ｙ´は、この接続孔Ｃ´の口径および深さをそれぞ
れ示す。ここで、ｘ´，ｙ´の一例を示すと、ｘ´＝
０．３μｍ、ｙ´＝１μｍである。
【０００９】次に、下地配線層として、例えば、半導体
基板１０１の温度を４００℃とし、スパッタリング法に
よりチタン（Ｔｉ）膜および窒化チタン（ＴｉＮ）膜を
順次形成することにより、ＴｉＮ／Ｔｉ膜１０５を形成
する。ここで、このＴｉＮ／Ｔｉ膜１０５は、例えば、
下層のＴｉ膜の厚さが２０ｎｍ、上層のＴｉＮ膜の厚さ
が５０ｎｍに選ばれ、全体として７０ｎｍの厚さを有す
る。続いて、このＴｉＮ／Ｔｉ膜１０５上に、配線主材
料として、例えば、半導体基板１０１の温度を４００℃
とし、スパッタリング法により、例えば、Ａｌ−Ｃｕ合
金のようなＡｌ合金膜１０６を形成する。ｔ´はこのＡ
ｌ合金膜１０６の厚さを示す。この場合、Ａｌ合金膜１
０６の厚さｔ´は、接続孔Ｃ´の上部がＡｌ合金膜１０
６により閉塞され、かつ、接続孔Ｃ´の内部が空洞（ボ
イド）状となるように、接続孔Ｃ´の口径ｘ´よりも大
きく選ばれる。具体的には、例えば、このＡｌ合金膜１
０６の厚さｔ´は５００ｎｍに選ばれる。
【００１０】次に、Ａｌ合金膜１０６の形成に引き続
き、図１５に示すように、高真空雰囲気中で半導体基板
１０１を４００〜４５０℃程度に加熱してＡｌ合金膜１
０６を軟化させ、さらに高圧ガスを導入しＡｌ合金膜１
０６を流動させながら接続孔Ｃ´内に押し込み、図１６
に示すように、接続孔Ｃ´内をＡｌ合金膜１０６で完全
に埋め込む。この従来の半導体装置の製造方法におい
て、ＴｉＮ／Ｔｉ膜１０５の形成、Ａｌ合金膜１０６の
形成およびＡｌ合金膜１０６の高圧リフローの一連の工
程は、半導体基板１０１が大気に触れないように半導体
基板１０１を真空搬送することにより連続的に行われ
る。
【００１１】
【発明が解決しようとする課題】しかしながら、上述の
従来の半導体装置の製造方法において、高圧リフロー法
による接続孔や溝の埋め込みを行う際の埋め込み率は、
接続孔や溝が形成された層間絶縁膜１０４の膜質に非常
に敏感である。特に、この層間絶縁膜１０４の表面から
放出される水などのガスの量が多い場合、埋め込み率が
著しく劣化するという問題があった。この層間絶縁膜１
０４から脱離したガスが問題となる場合として、例え
ば、次のような場合がある。すなわち、ＶＬＳＩの微細
化や多層配線化に伴って、配線を形成する下地表面の平
坦化の要請が強まるにつれ、平坦性の良好な絶縁膜が頻
繁に用いられる傾向にある。具体的には、上述の従来の
半導体装置の製造方法の場合では、下層Ａｌ合金配線１
０３による段差を埋める際に平坦性の良好な絶縁膜が用
いられることがある。このような絶縁膜としては、例え
ば、反応ガスとしてオゾン（Ｏ3 ）およびテトラエトキ
シシラン（ＴＥＯＳ）を用いた常圧ＣＶＤ法により形成
されたＳｉＯ2 膜などが知られているが、これにより形
成されたＳｉＯ2 膜は、平坦性は良いものの、吸湿性が
高く水分を多く含んでいる。このように、層間絶縁膜１
０４の一部に水分を多く含んだ部分を有する場合、例え
その水分を多く含んだ部分が外部に露出していなくて
も、層間絶縁膜１０４を通して外部に水などが放出され
るため、埋め込み率が劣化する。
【００１２】これは、以下のような理由による。すなわ
ち、上述の従来の半導体装置の製造方法において、Ｔｉ
Ｎ／Ｔｉ積層層１０５の形成、Ａｌ合金膜１０６の形成
およびＡｌ合金膜１０６の高圧リフローの一連の工程
は、４００〜４５０℃程度の半導体基板１０１の加熱と
共に行われ、この際に層間絶縁膜１０４から水などのガ
スが脱離する。この層間絶縁膜１０４から脱離した水な
どのガスは、接続孔Ｃ´の側壁に形成されたＴｉＮ／Ｔ
ｉ膜１０５を透過するため、ＴｉＮ／Ｔｉ膜１０５の表
面に水分子が到達する。このため、図１７に示すよう
に、ＴｉＮ／Ｔｉ膜１０５の表面が酸化され、この部分
に酸化Ｔｉ層１０８が形成される。また、このようにＴ
ｉＮ／Ｔｉ膜１０５の表面に酸化Ｔｉ層１０８が形成さ
れた場合、高圧リフロー法によりＡｌ合金膜１０６を接
続孔Ｃ´に押し込む際に、図１８に示すように、ＴｉＮ
／Ｔｉ膜１０５との界面におけるＡｌ合金膜１０６が酸
化され、この部分に二酸化アルミニウム（Ａｌ2 Ｏ3 ）
のような酸化Ａｌ層１０９が形成される。この酸化Ａｌ
層１０９は流動しにくく、この部分でＡｌ合金膜１０６
のリフローが抑制されるため、埋め込み不良が発生する
と考えられる。
【００１３】特に、高圧リフロー法により微細化された
接続孔や溝に配線材料を埋め込む場合、上述の問題が顕
著となり、埋め込み不良による配線の信頼性の低下や配
線抵抗の上昇の問題があった。このため、層間絶縁膜１
０４の膜質によらず、良好な埋め込みを行うための改善
対策が望まれている。したがって、この発明の目的は、
高圧リフロー法により接続孔または溝に配線材料を埋め
込む際に、良好な埋め込みを行なうことができる半導体
装置の製造方法を提供することにある。
【００１４】
【課題を解決するための手段】上記目的を達成するため
に、この発明における第１の発明は、接続孔または溝に
高圧リフロー法により配線材料を埋め込むようにした半
導体装置の製造方法において、少なくとも一部に水分を
含む層間絶縁膜を形成した後、配線材料の下地配線層を
成膜する前に熱処理を行う工程を有することを特徴とす
る。
【００１５】この発明における第２の発明は、接続孔ま
たは溝に高圧リフロー法により配線材料を埋め込むよう
にした半導体装置の製造方法において、下地配線層の厚
さを８０ｎｍ以上とすることを特徴とする。
【００１６】この発明における第３の発明は、接続孔ま
たは溝に高圧リフロー法により配線材料を埋め込むよう
にした半導体装置の製造方法において、接続孔または溝
の側壁に保護膜を形成する工程を有することを特徴とす
る。
【００１７】この発明における第４の発明は、接続孔ま
たは溝に高圧リフロー法により配線材料を埋め込むよう
にした半導体装置の製造方法において、少なくとも一部
に水分を含む層間絶縁膜を形成した後、配線材料を成膜
する前に層間絶縁膜の表面を窒化処理する工程を有する
ことを特徴とする。
【００１８】上述のように構成されたこの発明における
第１の発明によれば、少なくとも一部に水分を含む層間
絶縁膜を形成した後、配線材料を成膜する前に熱処理を
行う工程を有するので、配線材料を成膜する前までに、
層間絶縁膜中に含まれる水分を十分に外部に放出するこ
とができる。したがって、接続孔または溝に高圧リフロ
ー法により配線材料を埋め込む際に、層間絶縁膜から放
出される水分子の数を低減することができる。具体的に
は、この熱処理により層間絶縁膜の表面から放出される
水分子の数を、例えば５×１０17／ｃｍ2 以下にするこ
とが可能である。
【００１９】上述のように構成されたこの発明における
第２の発明によれば、下地配線層の厚さを８０ｎｍ以上
としているので、接続孔または溝に高圧リフロー法によ
り配線材料を埋め込む際に層間絶縁膜から放出される水
分子が、下地配線層の表面に到達することが防止され
る。
【００２０】上述のように構成されたこの発明における
第３の発明によれば、接続孔または溝の側壁に保護膜を
形成するようにしているので、接続孔または溝に高圧リ
フロー法により配線材料を埋め込む際に、層間絶縁膜か
らのガスの放出が防止される。
【００２１】上述のように構成されたこの発明における
第４の発明によれば、少なくとも一部に水分を含む層間
絶縁膜を形成した後、配線材料を成膜する前に層間絶縁
膜の表面を窒化処理し、層間絶縁膜の表面に窒化膜を形
成するようにしているので、接続孔または溝に高圧リフ
ロー法により配線材料を埋め込む際に、層間絶縁膜から
のガスの放出が防止される。
【００２２】したがって、この発明によれば、接続孔ま
たは溝に高圧リフロー法により配線材料を埋め込む際
に、良好な埋め込みを行うことができる。また、この発
明により、高圧リフロー法によるプロセスを、少なくも
一部に水分を含む層間絶縁膜を用いた場合など、さまざ
まな層間絶縁膜を用いた場合に適用することが可能とな
る。
【００２３】
【発明の実施の形態】以下、この発明の実施形態につい
て図面を参照しながら説明する。ここでは、接続孔また
は溝に高圧リフロー法により配線材料を埋め込むように
した半導体装置の製造方法として、下層配線と上層配線
とを接続孔を介して接続する場合を例に説明する。な
お、実施形態の全図において、同一または対応する部分
には同一の符号を付す。まず、この発明の第１の実施形
態について説明する。図１〜図９は、この第１の実施形
態による半導体装置の製造方法を工程順に示す。この半
導体装置の製造方法においては、まず、図１に示すよう
に、所定の加工プロセスを施したＳｉウエハのような半
導体基板１上の全面に、例えばＣＶＤ法によりＳｉＯ2
膜からなる層間絶縁膜２を形成する。次に、この層間絶
縁膜２上に、スパッタリング法により、例えばＡｌ−Ｃ
ｕからなるＡｌ合金膜を形成した後、このＡｌ合金膜を
所定形状にパターニングすることにより下層Ａｌ合金配
線３を形成する。
【００２４】次に、図２に示すように、下層Ａｌ合金配
線３を覆うように、例えば、プラズマＣＶＤ法によりＳ
ｉＯ2 膜からなる層間絶縁膜４を形成する。次に、この
層間絶縁膜４上に、例えば、反応ガスとしてＯ3 および
ＴＥＯＳを用いた、ギャップの埋め込み性に優れた常圧
ＣＶＤ法によりＳｉＯ2 膜からなる層間絶縁膜５を、そ
の表面が平坦となるように形成する。このように形成さ
れた層間絶縁膜５は、良好な平坦性を有するが、吸湿性
が高く水分を多く含んでいる。
【００２５】次に、図３に示すように、反応性イオンエ
ッチング（ＲＩＥ）法により、層間絶縁膜５を下層Ａｌ
合金配線３上の層間絶縁膜４の表面が露出するまでエッ
チバックする。これにより、下層Ａｌ合金配線３による
段差の部分を層間絶縁膜５で埋め込む。次に、図４に示
すように、層間絶縁膜４および層間絶縁膜５上に、例え
ばプラズマＣＶＤ法によりＳｉＯ2 膜からなる層間絶縁
膜６を形成する。
【００２６】次に、層間絶縁膜６上に、例えばフォトフ
ォトリソグラフィー法により所定形状のレジストパター
ン（図示せず）を形成した後、このレジストパターンを
マスクとして、例えばドライエッチング法により層間絶
縁膜６および層間絶縁膜４を選択的にエッチングするこ
とにより、図５に示すように下層Ａｌ合金配線３に達す
る接続孔Ｃを形成する。この後、接続孔Ｃを形成するた
めのマスクとして用いたレジストパターンを除去する。
ｘ，ｙは、接続孔Ｃの口径および深さをそれぞれ示す。
ここで、この接続孔Ｃの口径ｘは例えば約０．３μｍに
選ばれ、深さｙは例えば約１μｍに選ばれる。この場
合、アスペクト比ｙ／ｘは、ほぼ３．３となる。
【００２７】このように層間絶縁膜６，４に接続孔Ｃを
形成した後、この半導体装置の製造方法においては、配
線材料を成膜する前に半導体基板１の熱処理を行い、層
間絶縁膜４〜６に含まれる水分を十分に脱ガスする。こ
の場合、特に、層間絶縁膜５は吸湿性が高く水分を多く
含んでいるので、この層間絶縁膜５の脱ガスが十分に行
われるようにする。この場合、この熱処理により層間絶
縁膜５から脱離した水などのガスは、層間絶縁膜６の表
面や接続孔Ｃの側壁を通して外部に放出される。
【００２８】上述の半導体基板１の熱処理は、層間絶縁
膜４〜６の脱ガスを効果的に行い、かつ、下層Ａｌ合金
配線３の表面の劣化を防止するために、例えば、４３０
℃以上５５０℃以下の温度で行われる。好適には、この
熱処理は４５０℃以上５００℃以下の温度で行われる。
具体的には例えば、この半導体基板１の熱処理はＡｒガ
ス雰囲気中で行われ、この際の半導体基板１の加熱温度
は４５０℃、加熱時間は１５分間に選ばれる。
【００２９】上述の半導体基板１の熱処理の後、例え
ば、プロセスガスとしてＡｒガスを用いたスパッタエッ
チング法により、接続孔Ｃの底部における下層Ａｌ合金
配線３に形成された自然酸化膜をエッチング除去する。
【００３０】次に、図６に示すように、下地配線層とし
て、例えば、ＤＣマグネトロンスパッタリング法により
Ｔｉ膜およびＴｉＮ膜を順次形成することにより、Ｔｉ
Ｎ／Ｔｉ膜７を形成する。このＴｉＮ／Ｔｉ膜７の下層
のＴｉ膜を形成する際には、例えば、ＤＣパワーを６ｋ
Ｗ、Ａｒガスの流量を１００ｓｃｃｍ、圧力を０．４Ｐ
ａ、形成温度を４００℃とし、上層のＴｉＮ膜を形成す
る際には、例えば、ＤＣパワーを１２ｋＷ、Ａｒガスの
流量を２０ｓｃｃｍ、Ｎ2 ガスの流量を７０ｓｃｃｍ、
圧力を０．４Ｐａ、形成温度を４００℃とする。
【００３１】ここで、接続孔Ｃの部分におけるＴｉＮ／
Ｔｉ膜７のＴｉ膜またはＴｉＮ膜のそれぞれの厚さ、或
いはこれらの合計の厚さは、例えば８０ｎｍ以上、好適
には９０ｎｍ以上とすることが望ましい。また、この場
合、Ｔｉ膜よりもＴｉＮ膜の方が水分子を透過しにくい
ので、このＴｉＮ／Ｔｉ膜７は、Ｔｉ膜よりもＴｉＮ膜
を厚くすることが好ましい。この場合、ＴｉＮ／Ｔｉ膜
７の下層のＴｉ膜の厚さは例えば２０ｎｍ、上層のＴｉ
Ｎ膜の厚さは例えば１００ｎｍに選ばれる。
【００３２】このＴｉＮ／Ｔｉ膜７の形成に続いて、図
７に示すように、ＴｉＮ／Ｔｉ膜７上に主配線層とし
て、例えば、ＤＣマグネトロンスパッタリング法によ
り、例えばＡｌ−０．５％Ｃｕ合金からなるＡｌ合金膜
８を形成する。このＡｌ合金膜８を形成する際には、例
えば、ＤＣパワーを１２ｋＷ、Ａｒガスの流量を１００
ｓｃｃｍ、圧力を０．４Ｐａ、形成温度を４００℃とす
る。このとき、図７に示すように、接続孔Ｃの上部がＡ
ｌ合金膜８により閉塞され、かつ、接続孔Ｃの内部がボ
イド状となるように、Ａｌ合金膜８の厚さｔは接続孔Ｃ
の口径ｘよりも大きく選ばれる。具体的にはこの場合、
Ａｌ合金膜８の厚さｔは例えば５００ｎｍに選ばれる。
【００３３】このＡｌ合金膜８の形成に引き続き、図８
に示すように、高圧リフロー法によりＡｌ合金膜８を流
動させながら接続孔Ｃ内に押し込み、この接続孔Ｃの内
部が完全にＡｌ合金膜８で埋め込まれるようにする。こ
の高圧リフロー法の際には、例えば、プロセスガスとし
てＡｒガスを用い、圧力を７×１０7 Ｐａ、半導体基板
１の温度を４５０℃、加熱時間を１分とする。この後、
このＡｌ合金膜８およびＴｉＮ／Ｔｉ膜７を所定形状に
パターニングすることにより上層Ａｌ合金配線を形成
し、目的とする半導体装置が製造される。
【００３４】この半導体装置の製造方法において、接続
孔Ｃを形成した後に行われる、半導体基板１を熱処理す
る工程から高圧リフロー法により接続孔ＣにＡｌ合金膜
８を埋め込む工程までの一連の工程中は、半導体基板１
が大気に触れないように、半導体基板１を真空搬送して
連続的に行うことが望ましい。したがって、この場合、
上述の一連の工程は、スパッタリング装置および高圧リ
フロー装置が真空搬送路により結合されたマルチチャン
バー装置を用いて連続的に行われる。
【００３５】上述のように構成されたこの半導体装置の
製造方法によれば、接続孔Ｃを形成した後、ＴｉＮ／Ｔ
ｉ膜７を形成する前に、半導体基板１の熱処理を行うよ
うにしているので、層間絶縁膜４〜６の脱ガスが十分に
行われ、特に、層間絶縁膜５に含まれる水分が十分に放
出される。このため、この後に行われる半導体基板１の
加熱を伴ったＴｉＮ／Ｔｉ膜７の形成、Ａｌ合金膜８の
形成およびＡｌ合金膜８の高圧リフローの一連の工程中
に、層間絶縁膜６の表面から外部に放出される水分子を
低減することができる。具体的には、半導体基板１を上
述の条件で熱処理することにより、層間絶縁膜６の表面
から放出される水分子の数を、例えば、５×１０17／ｃ
ｍ2 以下にすることが可能である。
【００３６】これに加えて、この半導体装置の製造方法
によれば、ＴｉＮ／Ｔｉ膜７の厚さを８０ｎｍ以上（こ
の場合、１２０ｎｍ）としているので、このＴｉＮ／Ｔ
ｉ膜７を形成する際や、この後に行われるＡｌ合金膜８
の形成およびＡｌ合金膜８の高圧リフローの工程におい
て、半導体基板１を加熱することにより層間絶縁膜６の
表面や接続孔Ｃの側壁から外部に放出される水分子が、
ＴｉＮ／Ｔｉ膜７の表面に到達することが防止される。
図９は、ＴｉＮ／Ｔｉ膜７の厚さに対する接続孔Ｃの埋
め込み率を示すグラフである。ここでは、接続孔Ｃの口
径を０．４μｍ、アスペクト比を３．２とし、ＴｉＮ／
Ｔｉ膜７の下層のＴｉ膜の厚さを２０ｎｍに固定して上
層のＴｉＮ膜の厚さを変化させたときの接続孔Ｃの埋め
込み率を測定した。これによると、ＴｉＮ／Ｔｉ膜７の
厚さの増加とともに接続孔Ｃの埋め込み率が上昇する傾
向にあるが、ＴｉＮ／Ｔｉ膜７の厚さが７０ｎｍ（Ｔｉ
Ｎ膜の厚さが５０ｎｍ）程度以下の場合は埋め込みが不
十分である。しかし、ＴｉＮ／Ｔｉ膜７の厚さが８０ｎ
ｍ（ＴｉＮ膜の厚さが６０ｎｍ）以上の場合は接続孔Ｃ
の埋め込み率が１００％となり、完全な埋め込みが行わ
れることがわかる。
【００３７】したがって、この半導体装置の製造方法に
よれば、層間絶縁膜４〜６から脱離した水がＴｉＮ／Ｔ
ｉ膜７の表面に到達することが防止されるので、高圧リ
フロー法により接続孔ＣにＡｌ合金膜８を埋め込む際の
埋め込み性が向上する。これにより、このＡｌ合金膜８
により配線を構成した場合、この配線の信頼性が向上
し、配線抵抗が低下するという効果を得ることができ
る。また、高圧リフロー法によるプロセスを、吸湿性が
高く水分を多く含んだ層間絶縁膜５を用いた場合に適用
することが可能である。
【００３８】次に、この発明の第２の実施形態について
説明する。上述の第１の実施形態による半導体装置の製
造方法では、接続孔Ｃを形成した後ＴｉＮ／Ｔｉ膜７を
形成する前に、半導体基板１を熱処理して層間絶縁膜４
〜６の脱ガスを行うようにしている。この場合、層間絶
縁膜４〜６のうち最も吸湿性が高く水分を多く含んだ層
間絶縁膜５の脱ガスが問題となる。この層間絶縁膜５の
脱ガスが十分に行われていないと、例え層間絶縁膜５自
体が接続孔Ｃの側壁に露出していなくても、この層間絶
縁膜５から放出された水などの分子は容易に層間絶縁膜
６を透過し、接続孔Ｃの側壁に到達する。このため、こ
の吸湿性が高い層間絶縁膜５の脱ガスを効果的に行うこ
とが重要となってくる。したがって、この第２の実施形
態による半導体装置の製造方法においては、層間絶縁膜
５が外部に露出している段階で半導体基板１の熱処理を
行うようにしている。
【００３９】すなわち、この半導体装置の製造方法にお
いては、上述の第１の実施形態による半導体装置の製造
方法の場合と同様な工程にしたがって、層間絶縁膜５を
エッチバックする工程までを行い、第１の実施形態の図
３に示すように、吸湿性が高い層間絶縁膜５が外部に露
出した状態とする。この状態で、例えば、半導体基板１
を熱処理し、この層間絶縁膜５の脱ガスを重点的に行
う。この半導体基板１の熱処理は、例えばアニール炉を
用いて窒素（Ｎ2 ）ガス雰囲気中で行われ、この際の半
導体基板１の加熱温度は例えば４５０℃、加熱時間は例
えば１５分間に選ばれる。
【００４０】この熱処理の後、第１の実施形態による半
導体装置の製造方法と同様な工程にしたがって、層間絶
縁膜６の形成および接続孔Ｃの形成を行い、接続孔Ｃの
底部における下層Ａｌ合金配線３の表面の自然酸化膜を
除去した後、ＴｉＮ／Ｔｉ膜７の形成以降の工程を行
う。その他のことは第１の実施形態による半導体装置の
製造方法と同様であるので、説明を省略する。
【００４１】この第２の実施形態による半導体装置の製
造方法によれば、吸湿性が高く水分を含んだ層間絶縁膜
５を形成した後、この層間絶縁膜５が外部に露出してい
る段階で半導体基板１の熱処理を行うため、この層間絶
縁膜５に含まれる水などの脱ガスを効率よく行うことが
できる。これにより第１の実施形態による半導体装置の
製造方法と同様な効果を得ることができる。
【００４２】次に、この発明の第３の実施形態について
説明する。この第３の実施形態による半導体装置の製造
方法においては、第１の実施形態による半導体装置の製
造方法と同様な工程にしたがって、層間絶縁膜６，４に
接続孔Ｃを形成する工程までを行った後、例えばプラズ
マＣＶＤ法によりＳｉＮ膜を全面に形成し、このＳｉＮ
膜をドライエッチング法によりエッチバックすることに
より、図１０に示すように、接続孔Ｃの側壁の部分に保
護膜９を形成する。その他のことは、第１の実施形態に
よる半導体装置の製造方法と同様であるので説明を省略
する。
【００４３】上述のように構成されたこの半導体装置の
製造方法によれば、接続孔Ｃを形成した後ＴｉＮ／Ｔｉ
膜７を形成する前に、接続孔Ｃの側壁にＳｉＮ膜からな
る保護膜９を形成するようにしている。この保護膜９は
水を透過しにくいので、この後に行われるＴｉＮ／Ｔｉ
膜７の形成からＡｌ合金膜８の高圧リフローまでの一連
の工程中に、層間絶縁膜４〜６から脱離したガス、特
に、吸湿性が高い層間絶縁膜５から放出される水などの
ガスが、ＴｉＮ／Ｔｉ膜７の表面に到達することを防止
する。これにより、高圧リフロー法による接続孔Ｃの埋
め込み性が良好となるので、第１の実施形態による半導
体装置の製造方法と同様な効果を得ることができる。
【００４４】次に、この発明の第４の実施形態について
説明する。この第４の実施形態による半導体装置の製造
方法においては、第１の実施形態による半導体装置の製
造方法と同様な工程にしたがって、層間絶縁膜６，４に
接続孔Ｃを形成する工程までを行った後、外部に露出し
た層間絶縁膜６，４の表面を窒化することにより、図１
１に示すように、この部分にＳｉＮ膜１０を形成する。
この窒化の際には、例えばＥＣＲ方式によるプラズマ窒
化処理が用いられる。このＥＣＲ方式によるプラズマ窒
化処理の際には、例えば、プロセスガスとして水素（Ｈ
2 ）、アンモニア（ＮＨ3 ）およびＡｒガスの混合ガス
を用い、Ｈ2 ガスの流量を３０ｓｃｃｍ、ＮＨ3 ガスの
流量を８ｓｃｃｍ、Ａｒガスの流量を１７０ｓｃｃｍと
し、圧力を０．２３Ｐａ、マイクロ波パワーを２３００
Ｗ、半導体基板１の加熱温度を４００℃とする。ここ
で、プロセスガスとして、ＮＨ3 ガスの代わりにＮ2 ガ
スを用いることも可能である。このプラズマ窒化処理に
より形成されるＳｉＮ膜１０の厚さは５ｎｍ以上とする
ことが好ましい。この場合、このＳｉＮ膜１０の厚さは
例えば１０ｎｍに選ばれる。
【００４５】この後、第１の実施形態による半導体装置
の製造方法と同様な工程にしたがって、ＴｉＮ／Ｔｉ膜
７を形成する。この場合、例えば、ＴｉＮ／Ｔｉ膜７の
下層のＴｉ膜の厚さは２０ｎｍ、上層のＴｉＮ膜の厚さ
は５０ｎｍに選ばれる。その他のことは第１の実施形態
による半導体装置の製造方法と同様であるので、説明を
省略する。
【００４６】上述のように構成されたこの半導体装置の
製造方法によれば、層間絶縁膜６，４に接続孔Ｃを形成
した後ＴｉＮ／Ｔｉ膜７を形成する前に、接続孔Ｃが形
成された層間絶縁膜６，４の外部に露出した表面を窒化
処理するようにしているので、この部分にＳｉＮ膜１０
が形成される。このようにＳｉＮ膜１０が形成されるこ
とにより、この後に行われるＴｉＮ／Ｔｉ膜７の形成か
らＡｌ合金膜８の高圧リフローまでの一連の工程中に層
間絶縁膜４〜６から脱離したガス、特に、吸湿性が高い
層間絶縁膜５から放出される水などのガスが、ＴｉＮ／
Ｔｉ膜７の表面に到達することが防止される。これによ
り、高圧リフロー法にり接続孔ＣにＡｌ合金膜８を埋め
込む際の埋め込み性が良好となるので、第１の実施形態
による半導体装置の製造方法と同様な効果を得ることが
できる。
【００４７】次に、この発明の第５の実施形態について
説明する。上述の第４の実施形態による半導体装置の製
造方法では、接続孔Ｃが形成された層間絶縁膜６，４の
外部に露出した表面に窒化処理を施して、層間絶縁膜４
〜６の脱ガスを防止している。しかしながら、この場
合、層間絶縁膜４〜６のうち最も吸湿性が高く水分を多
く含んだ層間絶縁膜５から脱離したガスが問題となる。
このため、この吸湿性が高い層間絶縁膜５からの脱ガス
を防止することがより重要となってくる。したがって、
この第５の実施形態による半導体装置の製造方法におい
ては、層間絶縁膜５が外部に露出している段階で、この
層間絶縁膜５の表面に窒化処理を施すようにしている。
【００４８】すなわち、この半導体装置の製造方法にお
いては、第１の実施形態による半導体装置の製造方法と
同様な工程にしたがって、層間絶縁膜５のエッチバック
までを行った後、第１の実施形態の図３に示すように、
この層間絶縁膜５の表面が外部に露出している段階で、
この層間絶縁膜５の表面を窒化する。これにより、図１
２に示すように、層間絶縁膜５の外部に露出した表面に
ＳｉＮ膜１０を形成する。この窒化の際には、例えば、
上述の第４の実施形態の場合と同様にＥＣＲ方式による
プラズマ窒化処理が用いられる。
【００４９】この後、第１の実施形態による半導体装置
の製造方法と同様な工程にしたがって、層間絶縁膜６の
形成および接続孔Ｃの形成を行い、接続孔Ｃの底部にお
ける下層Ａｌ合金配線３の表面の自然酸化膜を除去した
後、ＴｉＮ／Ｔｉ膜７の形成以降の工程を行う。その他
のことは第４の実施形態による半導体装置の製造方法と
同様であるので、説明を省略する。
【００５０】この半導体装置の製造方法によれば、脱ガ
スの問題が最も顕著な層間絶縁膜５の表面が外部に露出
している段階で、この層間絶縁膜５に対して窒化処理を
施すようにしているため、この層間絶縁膜５の脱ガスが
効果的に防止され、層間絶縁膜５から放出される水など
のガスが、ＴｉＮ／Ｔｉ膜７の表面に到達することが防
止される。これにより、高圧リフロー法にり接続孔Ｃに
Ａｌ合金膜８を埋め込む際の埋め込み性が良好となるの
で、第１の実施形態による半導体装置の製造方法と同様
な効果を得ることができる。
【００５１】以上この発明の実施形態について具体的に
説明したが、この発明は、上述の実施形態に限定される
ものではなく、この発明の技術的思想に基づく各種の変
形が可能である。例えば、実施形態において挙げた数
値、材料などはあくまで例にすぎず、これに限定される
ものではない。
【００５２】例えば、上述の第１〜第５の実施形態は、
高圧リフロー法により溝にＡｌ合金膜８を埋め込む場合
にも適用することができる。また、上述の第１〜第５の
実施形態は、吸湿性が高い層間絶縁膜５としてスピンオ
ンガラス（ＳＯＧ）膜を用いた場合にも適用することが
できる。
【００５３】また、上述の第１から第５の実施形態にお
いては、主配線層（Ａｌ合金膜８）の材料としてＡｌ−
Ｃｕ合金を用いた場合について示したが、この材料は、
純Ａｌであってもよいし、Ａｌ−Ｓｉ、Ａｌ−Ｓｉ−Ｃ
ｕ、Ａｌ−Ｇｅなどの他のＡｌ合金であってもよい。ま
た、この配線材料としては、Ａｌ系材料以外に銀（Ａ
ｇ）やＣｕなどを用いてもよい。
【００５４】また、例えば、上述の第１〜第５の実施形
態においては、下地配線層をＴｉＮ／Ｔｉ膜７としてい
るが、これ以外に、Ｔｉ膜、ＴｉＮ膜、ＴｉＷ膜、Ｗ膜
としてもよいし、これらの積層膜としてもよい。積層膜
とする場合は、例えば、Ｔｉ／ＴｉＮ／Ｔｉ膜としても
よい。
【００５５】また、上述の第１および第２の実施形態に
おいては、半導体基板１の熱処理を、接続孔Ｃを形成し
た後、ＴｉＮ／Ｔｉ膜７を形成する前に行う場合と、層
間絶縁膜５のエッチバックを行った後、層間絶縁膜５が
外部に露出している段階で行う場合とについて示してい
るが、この半導体基板１の熱処理は、吸湿性が高く水分
を含む層間絶縁膜５を形成した後であれば、下地配線層
としてのＴｉＮ／Ｔｉ膜７を形成する前のどの段階で行
ってもよい。
【００５６】また、上述の第１の実施形態においては、
接続孔Ｃを形成する工程の後からＴｉＮ／Ｔｉ膜７を形
成する工程の前に行われる半導体基板１の熱処理を、マ
ルチチャンバー装置にて行う場合について示したが、こ
の半導体基板１の熱処理は他のアニール装置、例えば、
通常のアニール炉にて行ってもよい。このアニール炉を
用いた熱処理の条件は、例えば、第２の実施形態におけ
る半導体基板１の熱処理の場合と同一としてもよい。ま
た、このようにアニール炉を用いて半導体基板１を熱処
理した場合は、半導体基板１の搬送中に半導体基板１が
大気に触れるが、これによる層間絶縁膜４〜６への水分
の吸収量はわずかであるので、問題とならない。
【００５７】また、上述の第２の実施形態においては、
接続孔Ｃを形成した後、ＴｉＮ／Ｔｉ膜７を形成する前
に、再度、半導体基板１の熱処理を行うようにしてもよ
い。この場合の熱処理は、例えば第１の実施形態の場合
と同様な条件で行うことができる。
【００５８】また、例えば、上述の第３の実施形態にお
いては、保護膜１１としてＳｉＮ膜を用いる以外に、ア
モルファスＳｉ膜を用いてもよく、上述の第４および第
５の実施形態においては、ＥＣＲ方式によるプラズマ窒
化処理の代わりに、平行平板方式やマグネトロン方式に
よるプラズマ窒化処理を行うようにしてもよい。
【００５９】また、上述の第５の実施形態においては、
接続孔Ｃを形成した後に、図１３に示すように、接続孔
Ｃを形成した層間絶縁膜６，４を窒化処理することによ
り、これらの層間絶縁膜６，４の外部に露出した表面に
ＳｉＮ膜１０を形成してもよい。この場合の窒化処理
は、例えば第４の実施形態の場合と同様な条件で行うこ
とができる。
【００６０】
【発明の効果】以上説明したように、この発明によれ
ば、少なくとも一部に水分を含む層間絶縁膜を形成した
後配線材料を成膜する前に熱処理を行うか、下地配線層
の厚さを８０ｎｍ以上とするか、接続孔または溝の側壁
に保護膜を形成するか、または、少なくとも一部に水分
を含む層間絶縁膜を形成した後配線材料を形成する前に
層間絶縁膜の表面を窒化処理することにより、接続孔ま
たは溝に高圧リフロー法により配線材料を埋め込む際
に、良好な埋め込みを行うことができる。また、この発
明により、高圧リフロー法によるプロセスを、少なくも
一部に水分を含む層間絶縁膜を用いた場合など、さまざ
まな層間絶縁膜を用いた場合に適用することが可能とな
る。
【図面の簡単な説明】
【図１】 この発明の第１の実施形態による半導体装置
の製造方法を説明するための断面図である。
【図２】 この発明の第１の実施形態による半導体装置
の製造方法を説明するための断面図である。
【図３】 この発明の第１の実施形態による半導体装置
の製造方法を説明するための断面図である。
【図４】 この発明の第１の実施形態による半導体装置
の製造方法を説明するための断面図である。
【図５】 この発明の第１の実施形態による半導体装置
の製造方法を説明するための断面図である。
【図６】 この発明の第１の実施形態による半導体装置
の製造方法を説明するための断面図である。
【図７】 この発明の第１の実施形態による半導体装置
の製造方法を説明するための断面図である。
【図８】 この発明の第１の実施形態による半導体装置
の製造方法を説明するための断面図である。
【図９】 ＴｉＮ／Ｔｉ膜の厚さに対する接続孔の埋め
込み率を示すグラフである。
【図１０】 この発明の第３の実施形態による半導体装
置の製造方法を説明するための断面図である。
【図１１】 この発明の第４の実施形態による半導体装
置の製造方法を説明するための断面図である。
【図１２】 この発明の第５の実施形態による半導体装
置の製造方法を説明するための断面図である。
【図１３】 この発明の第５の実施形態の変形例による
半導体装置の製造方法を説明するための断面図である。
【図１４】 従来の半導体装置の製造方法を説明するた
めの断面図である。
【図１５】 従来の半導体装置の製造方法を説明するた
めの断面図である。
【図１６】 従来の半導体装置の製造方法を説明するた
めの断面図である。
【図１７】 従来の半導体装置の製造方法の問題点を説
明するための断面図である。
【図１８】 従来の半導体装置の製造方法の問題点を説
明するための断面図である。
【符号の説明】
１・・・半導体基板、２，４，５，６・・・層間絶縁
膜、３・・・下層Ａｌ合金配線、７・・・ＴｉＮ／Ｔｉ
膜、８・・・Ａｌ合金膜、９・・・保護膜、１０・・・
ＳｉＮ膜、Ｃ・・・接続孔

Claims (13)

    【特許請求の範囲】
  1. 【請求項１】 接続孔または溝に高圧リフロー法により
    配線材料を埋め込むようにした半導体装置の製造方法に
    おいて、 少なくとも一部に水分を含む層間絶縁膜を形成した後、
    上記配線材料を成膜する前に熱処理を行う工程を有する
    ことを特徴とする半導体装置の製造方法。
  2. 【請求項２】 上記熱処理は４３０℃以上５５０℃以下
    の温度で行われることを特徴とする請求項１記載の半導
    体装置の製造方法。
  3. 【請求項３】 上記熱処理は４５０℃以上５００℃以下
    の温度で行われることを特徴とする請求項１記載の半導
    体装置の製造方法。
  4. 【請求項４】 上記熱処理により、上記配線材料の成膜
    から上記接続孔または上記溝に高圧リフロー法により上
    記配線材料を埋め込むまでの間に、上記層間絶縁膜から
    放出される水分子が５×１０17／ｃｍ2 以下であること
    を特徴とする請求項１記載の半導体装置の製造方法。
  5. 【請求項５】 接続孔または溝に高圧リフロー法により
    配線材料を埋め込むようにした半導体装置の製造方法に
    おいて、 下地配線層の厚さを８０ｎｍ以上とすることを特徴とす
    る半導体装置の製造方法。
  6. 【請求項６】 上記下地配線層の厚さを９０ｎｍ以上と
    することを特徴とする請求項５記載の半導体装置の製造
    方法。
  7. 【請求項７】 上記下地配線層はチタン膜、窒化チタン
    膜、チタンタングステン合金膜、タングステン膜または
    これらの積層膜からなることを特徴とする請求項５記載
    の半導体装置の製造方法。
  8. 【請求項８】 接続孔または溝に高圧リフロー法により
    配線材料を埋め込むようにした半導体装置の製造方法に
    おいて、 上記接続孔または上記溝の側壁に保護膜を形成する工程
    を有することを特徴とする半導体装置の製造方法。
  9. 【請求項９】 上記保護膜は窒化シリコン膜からなるこ
    とを特徴とする請求項８記載の半導体装置の製造方法。
  10. 【請求項１０】 上記保護膜はアモルファスシリコン膜
    からなることを特徴とする請求項８記載の半導体装置の
    製造方法。
  11. 【請求項１１】 接続孔または溝に高圧リフロー法によ
    り配線材料を埋め込むようにした半導体装置の製造方法
    において、 少なくとも一部に水分を含む層間絶縁膜を形成した後、
    上記配線材料を成膜する前に上記層間絶縁膜の表面を窒
    化処理する工程を有することを特徴とする半導体装置の
    製造方法。
  12. 【請求項１２】 上記窒化処理はプラズマ中で行われる
    ことを特徴とする請求項１１記載の半導体装置の製造方
    法。
  13. 【請求項１３】 上記窒化処理は上記層間絶縁膜に上記
    接続孔または上記溝を形成した後、上記配線材料を成膜
    する前に行われることを特徴とする請求項１１記載の半
    導体装置の製造方法。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2000051173A1 (en) * 1999-02-26 2000-08-31 Trikon Holdings Limited Method of treating an insulating layer
JP2008211266A (ja) * 2008-06-11 2008-09-11 Renesas Technology Corp 半導体装置の製造方法
US7791202B2 (en) 2005-01-21 2010-09-07 Kabushiki Kaisha Toshiba Semiconductor device having oxidized metal film and manufacture method of the same
JP2011124600A (ja) * 2011-02-02 2011-06-23 Renesas Electronics Corp 半導体装置の製造方法
US9129970B2 (en) * 2006-07-21 2015-09-08 Kabushiki Kaisha Toshiba Semiconductor device having oxidized Ti- and N-containing layer, and manufacturing of the same

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100480572B1 (ko) * 1997-11-13 2005-09-30 삼성전자주식회사 알루미늄배선층형성방법
US6465339B2 (en) * 1997-12-19 2002-10-15 Texas Instruments Incorporated Technique for intralevel capacitive isolation of interconnect paths
US6365521B1 (en) * 1997-12-31 2002-04-02 Intel Corporation Passivation for tight metal geometry
JP2000150653A (ja) * 1998-09-04 2000-05-30 Seiko Epson Corp 半導体装置の製造方法
US6143644A (en) * 1998-09-17 2000-11-07 Taiwan Semiconductor Manufacturing Company Method to prevent passivation from keyhole damage and resist extrusion
JP3533968B2 (ja) 1998-12-22 2004-06-07 セイコーエプソン株式会社 半導体装置の製造方法
JP2000252359A (ja) * 1999-03-03 2000-09-14 Sony Corp 絶縁膜のエッチング方法および配線層の形成方法
US6159853A (en) * 1999-08-04 2000-12-12 Industrial Technology Research Institute Method for using ultrasound for assisting forming conductive layers on semiconductor devices
US6146987A (en) * 1999-08-25 2000-11-14 Promos Tech., Inc. Method for forming a contact plug over an underlying metal line using an etching stop layer
US6531389B1 (en) * 1999-12-20 2003-03-11 Taiwan Semiconductor Manufacturing Company Method for forming incompletely landed via with attenuated contact resistance
US6473960B1 (en) * 2000-01-07 2002-11-05 Storage Technology Corporation Method of making nitrided active elements
JP2001291720A (ja) * 2000-04-05 2001-10-19 Hitachi Ltd 半導体集積回路装置および半導体集積回路装置の製造方法
US6933246B2 (en) * 2002-06-14 2005-08-23 Trikon Technologies Limited Dielectric film
KR100514166B1 (ko) * 2004-01-20 2005-09-13 삼성전자주식회사 상보형 반도체 소자 형성방법
US8232175B2 (en) 2006-09-14 2012-07-31 Spansion Llc Damascene metal-insulator-metal (MIM) device with improved scaleability
EP2162912B1 (de) * 2007-06-18 2019-12-04 AZUR SPACE Solar Power GmbH Halbleiterbauelement mit ringförmig geschlossener kontaktierung
JP5193542B2 (ja) * 2007-09-20 2013-05-08 パナソニック株式会社 半導体装置の製造方法
US9507609B2 (en) 2013-09-29 2016-11-29 Taplytics Inc. System and method for developing an application

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3176017B2 (ja) * 1995-02-15 2001-06-11 株式会社東芝 半導体装置の製造方法
JP2950218B2 (ja) * 1995-09-18 1999-09-20 ヤマハ株式会社 半導体装置の製造方法

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2000051173A1 (en) * 1999-02-26 2000-08-31 Trikon Holdings Limited Method of treating an insulating layer
GB2353407A (en) * 1999-02-26 2001-02-21 Trikon Holdings Ltd Method of treating an insulating layer
US6592770B1 (en) 1999-02-26 2003-07-15 Trikon Holdings Limited Method of treating an isulating layer
GB2353407B (en) * 1999-02-26 2003-12-24 Trikon Holdings Ltd Method of treating an insulating layer
US6824699B2 (en) 1999-02-26 2004-11-30 Trikon Holdings Ltd. Method of treating an insulting layer
US7791202B2 (en) 2005-01-21 2010-09-07 Kabushiki Kaisha Toshiba Semiconductor device having oxidized metal film and manufacture method of the same
US7994054B2 (en) 2005-01-21 2011-08-09 Kabushiki Kaisha Toshiba Semiconductor device having oxidized metal film and manufacture method of the same
US8148274B2 (en) 2005-01-21 2012-04-03 Kabushiki Kaisha Toshiba Semiconductor device having oxidized metal film and manufacture method of the same
US9129970B2 (en) * 2006-07-21 2015-09-08 Kabushiki Kaisha Toshiba Semiconductor device having oxidized Ti- and N-containing layer, and manufacturing of the same
US9343402B2 (en) 2006-07-21 2016-05-17 Kabushiki Kaisha Toshiba Semiconductor device having Ti- and N-containing layer, and manufacturing method of same
JP2008211266A (ja) * 2008-06-11 2008-09-11 Renesas Technology Corp 半導体装置の製造方法
JP2011124600A (ja) * 2011-02-02 2011-06-23 Renesas Electronics Corp 半導体装置の製造方法

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