KR20000004358A - 반도체 소자의 배선 구조 - Google Patents

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Abstract

본 발명은 실리콘과 Ti막의 과도한 반응을 방지하여 콘택저항을 감소시키고 누설전류를 방지할 수 있는 반도체 소자의 배선 구조를 제공한다.
본 발명에 따른 반도체 소자의 배선 구조는 반도체기판 상부에 콘택홀이 구비된 절연막이 형성되고, 콘택홀 표면 및 상기 절연막 상에 접착 및 배리어층이 형성되고, 접착 및 배리어층 상에 텅스텐막이 형성된다. 여기서, 접착 및 배리어층은 Ti막과 TiN막의 순차적 적층막이 적어도 두 층이상으로 이루어진 것을 특징으로 한다. 바람직하게, 접착 및 배리어층은 제 1 Ti막, 제 1 TiN막, 제 2 Ti막, 및 제 2 TiN막의 적층막으로 이루어진다.

Description

반도체 소자의 배선 구조
본 발명은 반도체 소자의 배선 구조에 관한 것으로, 특히 텅스텐막을 이용한 반도체 소자의 비트라인 구조에 관한 것이다.
반도체 디바이스의 고집적화에 따라, 배선 설계가 자유롭고 용이하며, 배선 저항 및 전류용량 등의 설정을 여유있게 할 수 있는 배선 기술에 관한 연구가 활발히 진행되고 있다. 이중 비트 라인의 형성시, 텅스텐을 이용하여 저항을 감소시키면서 스텝커버리지를 향상시키는 방법이 제시되었다.
도 1은 텅스텐을 이용한 종래의 비트라인 형성방법을 설명하기 위한 단면도이다. 도 1을 참조하면, 반도체 기판(10) 상에 산화막(11)을 증착하고, 기판(10)의 일부가 노출되도록 산화막(11)을 식각하여 비트라인용 콘택홀을 형성한다. 이때, 기판(10)은 실리콘 기판이다. 콘택홀 표면 및 산화막(11) 상에 배리어층 및 접착층(glue layer)으로서 Ti막(12)과 TiN막(13)을 순차적으로 형성하고, TiN막(13) 상에 텅스텐막(14)을 증착한다. 그런 다음, 도시되지는 않았지만, 텅스텐막(14), TiN막(13), 및 Ti막(12)을 패터닝하여 비트라인을 형성한다.
상기한 바와 같이 텅스텐막(14)을 이용하여 비트라인을 형성하기 위해서는 텅스텐막(14)의 증착전에 Ti막(12) 및 TiN막(13)과 같은 접착층을 반드시 형성한다. 그러나, Ti막(12)은 후속 열처리 공정시 하부층인 기판(10)의 실리콘과 과도하게 반응하여, 콘택저항을 증가시킬 뿐만 아니라, 누설전류를 야기시킴으로써, 결국 소자의 신뢰성을 저하시킨다.
따라서, 본 발명은 상기한 종래의 문제점을 해결하기 위한 것으로서, 실리콘과 Ti막의 과도한 반응을 방지하여 콘택저항을 감소시키고 누설전류를 방지할 수 있는 반도체 소자의 배선 구조를 제공함에 그 목적이 있다.
도 1은 종래의 반도체 소자의 비트라인 구조를 나타낸 단면도.
도 2는 본 발명의 실시예에 따른 반도체 소자의 비트라인 구조를 나타낸 단면도.
〔도면의 주요 부분에 대한 부호의 설명〕
20 : 반도체 기판 21 : 산화막
22, 24 : Ti막 23, 25 : TiN막
26 : 텅스텐막
상기 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 배선 구조는 반도체기판 상부에 콘택홀이 구비된 절연막이 형성되고, 콘택홀 표면 및 상기 절연막 상에 접착 및 배리어층이 형성되고, 접착 및 배리어층 상에 텅스텐막이 형성된다. 여기서, 접착 및 배리어층은 Ti막과 TiN막의 순차적 적층막이 적어도 두 층이상으로 이루어진 것을 특징으로 한다.
본 실시예에서, 접착 및 배리어층은 제 1 Ti막, 제 1 TiN막, 제 2 Ti막, 및 제 2 TiN막의 적층막으로 이루어진다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 설명한다.
도 2는 본 발명의 실시예에 따른 반도체 소자의 배선 형성방법을 설명하기 위한 단면도이다.
도 2를 참조하면, 반도체 기판(20) 상에 절연막, 바람직하게 산화막(21)을 증착하고, 기판(20)의 일부가 노출되도록 산화막(21)을 식각하여 비트라인용 콘택홀을 형성한다. 여기서, 기판(20)은 실리콘 기판이다. 콘택홀 표면 및 산화막(21) 상에 배리어층 및 접착층(glue layer)으로서 제 1 Ti막(22), 제 1 TiN막(23), 제 2 Ti막(24), 및 제 2 TiN막(25)을 순차적으로 증착한다. 여기서, 제 1 Ti막(22)은 이후 진행되는 열처리 공정시 하부의 실리콘과 반응하는 층으로서, 안정한 콘택저항을 얻기 위한 최소 두께, 바람직하게 10 내지 100Å 두께로 물리기상증착(Physical Vapor Deposition; PVD) 또는 화학기상증착(Chemical Vapor Depostion; CVD) 방식으로 증착한다. 또한, 제 1 TiN막(23)은 Ti가 N 보다 많은, 바람직하게 Ti : N의 비가 1 이상인 Ti 리치 금속성 TiN막으로 PVD 또는 CVD 방식으로 10 내지 200Å의 두께로 증착한다. 이때, 제 1 TiN막(23)의 초과 Ti는 이후 열처리 공정시 실리콘과 반응하여 제 1 Ti막(22)의 두께 부족분을 상쇄시키고, 제 2 Ti막(24)의 Ti가 기판(20)으로 일정량만 확산하도록 필터링한다. 또한, 제 2 Ti막(24)은 제 1 Ti막(22)의 부족한 Ti를 보충하기 위한 막으로서, PVD 또는 CVD 방식으로 10 내지 100Å의 두께로 증착한다. 또한, 제 2 TiN막(25)은 PVD 또는 CVD방식으로 50 내지 500Å의 두께로 증착한다.
그리고 나서, 제 2 TiN막(25) 상에 텅스텐막(26)을 PVD 또는 CVD 방식으로 200 내지 4,000Å의 두께로 증착한다. 예컨대, CVD 방식을 이용하는 경우에는 B2H6개스를 사용한다. 그 후, 도시되지는 않았지만, 텅스텐막(26), 제 2 TiN막(25), 제 2 Ti막(24), 제 1 TiN막(23), 및 제 1 Ti막(22)을 패터닝하여 비트라인을 형성하고, 후속공정을 진행한다. 이러한 후속공정 시 진행되는 열처리에 의해 상기 콘택홀의 저면에는 안정한 상태의 TiSix층(미도시)이 형성된다. 또한, 상기 패터닝 전에 텅스텐막(26) 상에 난반사막으로서 TiN막 또는 SiON막을 PVD 또는 CVD 방식으로 형성할 수 있다.
또한, 텅스텐막(26)의 증착전에 별도의 열처리를 진행할 수 있는데, 이때 열처리는 노(furnace) 또는 급속열처리공정(Rapid Thermal Process; RTP)을 이용하여 500 내지 800℃의 온도에서 진행한다. 또한, 노를 이용하는 경우에는 열처리를 5 내지 60분동안 진행하고, RTP를 이용하는 경우에는 열처리를 5 내지 60초 동안 진행한다.
한편, 상기 실시예에서는 Ti막과 TiN막의 순차적 적층막을 두층으로 형성하였지만, 두층 이상의 다층으로 형성할 수 있다.
상기한 본 발명에 의하면, 접착층 및 배리어층으로서 Ti/TiN/Ti/TiN막의 적층막을 형성함으로써, Ti와 하부 실리콘과의 반응량을 조절하여 안정한 상태의 TiSix층을 형성한다. 이에 따라, 콘택저항이 감소될 뿐만 아니라, 누설전류가 방지되어 결국 소자의 신뢰성이 향상된다.
또한, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 요지를 벗어나지 않는 범위내에서 다양하게 변형시켜 실시할 수 있다.

Claims (6)

  1. 상부에 콘택홀이 구비된 절연막이 형성된 반도체 기판;
    상기 콘택홀 표면 및 상기 절연막 상에 형성된 접착 및 배리어층; 및,
    상기 접착 및 배리어층 상에 형성된 텅스텐막을 포함하고,
    상기 접착 및 배리어층은 Ti막과 TiN막의 순차적 적층막이 적어도 두 층이상으로 이루어진 것을 특징으로 하는 반도체 소자의 배선 구조.
  2. 제 1 항에 있어서, 상기 접착 및 배리어층은 제 1 Ti막, 제 1 TiN막, 제 2 Ti막, 및 제 2 TiN막의 적층막으로 이루어진 것을 특징으로 하는 반도체 소자의 배선 구조.
  3. 제 2 항에 있어서, 상기 제 1 Ti막의 두께는 10 내지 100Å인 것을 특징으로 하는 반도체 소자의 배선 구조.
  4. 제 2 항에 있어서, 상기 제 1 TiN막의 두께는 10 내지 200Å인 것을 특징으로 하는 반도체 소자의 배선 구조.
  5. 제 2 항에 있어서, 상기 제 2 Ti막의 두께는 10 내지 100Å인 것을 특징으로 하는 반도체 소자의 배선 구조.
  6. 제 2 항에 있어서, 상기 제 2 TiN막의 두께는 50 내지 500Å인 것을 특징으로 하는 반도체 소자의 배선 구조.
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