KR100451493B1 - 반도체소자의금속배선형성방법 - Google Patents

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Abstract

본 발명은 콘택홀에서 배리어 금속막의 스텝 커버리지 특성을 향상시킴과 더불어 구리에 대한 배리어 특성을 향상시킬 수 있는 반도체 소자의 금속 배선 형성방법을 개시한다. 개시된 본 발명에 따른 반도체 소자의 금속배선 형성방법은, 상기 층간절연막을 식각하여 도전층 패턴의 일부를 노출시키는 콘택홀을 형성하는 단계와, 상기 콘택홀 표면 및 층간절연막 상에 Ta막으로 이루어진 배리어 금속막을 형성하는 단계와, 상기 배리어 금속막이 형성된 상기 기판을 플라즈마 질화시켜, 상기 콘택홀 측부의 외측에 금속 질화막을 형성함과 더불어 그의 내측에 실리콘 질화막을 형성하고 콘택홀 저부의 배리어 금속막 표면에 금속 질화막을 형성하는 단계와, 상기 기판 전면 상에 배선용 금속막을 형성하는 단계를 포함한다.

Description

반도체 소자의 금속배선 형성방법
본 발명은 반도체 소자의 금속 배선 형성방법에 관한 것으로, 특히, 구리막에 대한 배리어 특성을 향상시킬 수 있는 반도체 소자의 금속 배선 형성방법에 관한 것이다.
반도체 디바이스의 고집적화에 따라, 배선 설계가 자유롭고 용이하며, 배선 저항 및 전류용량 등의 설정을 여유있게 할 수 있는 배선 기술에 관한 연구가 활발히 진행되고 있다. 이러한 고집적화에 따라 알루미늄배선 보다 비저항이 낮고 전기전도도가 높은 구리배선이 사용되고 있다.
그러나, 구리 배선을 이용하는 경우에는 구리의 높은 확산도를 감안하여 콘택홀 전체에 배리어 금속막을 형성하여야 한다.
한편, 금속막의 열악한 식각 특성 및 고집적화에 따라 더욱더 심하게 발생되는 금속 배선 사이에 브리지를 방지하기 위하여, 최근에는 콘택홀과 금속배선 패턴의 트렌치를 동시에 형성하는 이중 다마신(Dual Damascene) 공정을 이용한 배선 형성에 대한 연구가 진행되고 있다.
이러한, 이중 다마신 공정에 의한 배선 형성시 구리배선을 적용하는 경우, 배리어 금속막으로서, Ta, TaN, TiN, WN, W-Si-N, 및 Ti-Si-N 등이 사용된다.
그러나, Ta막을 스퍼터링 방식중의 하나인 IMP(Ionized Metal Plasma)를 이용하여 형성하게 되면, 콘택홀 저부의 커버리지(step coverage)는 우수한 반면, 콘택홀 측면의 스텝 커버리지가 열악하여 배리어 금속막으로서의 역할을 충분히 수행하지 못한다.
또한, TaN막을 상기한 IMP를 이용하여 형성하게 되면, Ta 증착과 동시에 반응성 질소 플라즈마에 의해 질화가 발생되어 콘택홀 내부의 스텝 커버리지가 Ta막보다 우수하지 못하다.
게다가, 이러한 배리어 금속막의 스텝 커버리지를 향상시키기 위하여, 화학기상증착(Chemical Vapor Deposition; CVD)으로 TiN막을 형성하였지만, 500℃이상에서는 구리 배선에 대하여 충분한 배리어 역할을 수행하지 못하고, CVD에 의한 Ta과 TaN막 증착은 아직 실행 단계에 이루지 못하였다.
아울러, W-Si-N막 및 Ti-Si-N막과 같은 3상 화합물은 콘택홀 저부의 스텝 커버리지가 우수하지 못하다.
따라서, 본 발명은 상기한 종래의 문제점을 해결하기 위해 안출된 것으로서, 구리를 이용한 배선의 형성시 콘택홀에서 배리어 금속막의 스텝 커버리지 특성을 향상시킴과 더불어 구리에 대한 배리어 특성을 향상시킬 수 있는 반도체 소자의 금속 배선 형성방법을 제공함에 그 목적이 있다.
도 1a 및 도 1b는 본 발명의 실시예에 반도체 소자의 금속배선 형성방법을 설명하기 위한 단면도.
도 2는 본 발명의 실시예에 따른 배리어 금속막의 일부 확대도이다.
〔도면의 주요 부분에 대한 부호의 설명〕
10 : 반도체 기판 11, 13 : 제 1 및 제 2 층간절연막
12 : 질화막 14 : 콘택홀
15 : Ta막 16 : 비정질실리콘 질화막
17 : TaN막
상기 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 금속배선 형성방법은, 도전층 패턴이 구비된 반도체 기판 상에 층간절연막을 형성하는 단계; 상기 층간절연막을 식각하여 도전층 패턴의 일부를 노출시키는 콘택홀을 형성하는 단계; 상기 콘택홀 표면 및 층간절연막 상에 Ta막으로 이루어진 배리어 금속막을 형성하는 단계; 상기 배리어 금속막이 형성된 상기 기판을 플라즈마 질화시켜, 상기 콘택홀 측부의 외측에 금속 질화막을 형성함과 더불어 그의 내측에 실리콘 질화막을 형성하고 콘택홀 저부의 배리어 금속막 표면에 금속 질화막을 형성하는 단계; 및 상기 기판 전면 상에 배선용 금속막을 형성하는 단계를 포함한다.
여기서, 상기 배선용 금속막은 구리막으로 형성한다.
또한, 상기 플라즈마 질화공정은 소오스 개스로서 질소를 함유한 N2나 NH3개스를 이용하여 진행한다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 1a 및 도 1b는 본 발명의 실시예에 따른 반도체 소자의 금속 배선 형성방법을 설명하기 위한 단면도이고, 도 2는 도 1b의 A 부분에 대한 확대도이다.
도 1a를 참조하면, 도전층 패턴(미도시)이 형성된 반도체 기판(10) 상에 제1층간절연막(11)과 질화막(12) 및 제2층간절연막(13)을 순차적으로 증착한다. 그런 다음, 상기 제2층간절연막(13)과 질화막(12) 및 제1층간절연막(11)을 식각하여 상기 도전층 패턴의 일부를 노출시키는 예비 콘택홀을 형성한 후, 상기 질화막(12)을 식각정지막으로 하여 제2층간절연막(13)을 배선 형태의 트렌치로 재차 식각하여 콘택홀(14)을 형성한다.
도 1b를 참조하면, 콘택홀(14) 및 제2층간절연막(13)의 표면에 배리어 금속막으로서 질화물이 도전체 역할을 하는 단일 원자의 금속성 박막, 바람직하게, Ta막(15; 도 2 참조)을 형성한다. 상기 Ta막(15)은 스퍼터링 방식 중에서 저부 스텝 커버리지 특성이 우수한 IMP를 이용하여 형성한다. 이때, 콘택홀(14) 저부에 비하여 측부의 Ta막(15)의 스텝 커버리지가 우수하지 못하므로, 상기 Ta막(15)의 배리어 특성은 열악해진다.
이러한 배리어 특성을 향상시키기 위하여, 기판 결과물에 대해 플라즈마 질화 공정을 진행한다. 이때, 플라즈마 질화는 콘택홀(14) 저부 및 트렌치 저부 보다측부에서 더욱더 활발히 이루어지도록 평균자유거리(mean free path)가 짧은 고압에서 진행한다. 바람직하게, 플라즈마 질화는 0.5mTorr 내지 100Torr의 압력 범위에서 진행하고, 소오스 개스로서 질소를 함유한 N2나 NH3개스를 이용하여 진행한다. 또한, 플라즈마 질화는 상온에서 600℃의 온도범위에서 진행한다.
이에 따라, 도 2에 도시된 바와 같이, 콘택홀(14) 측부 및 트렌치 저부의 Ta막(15)이 질화되어 콘택홀(14) 측부의 외측에 TaN막(17)이 형성됨과 동시에 콘택홀(14) 저부 및 트렌치 저부의 Ta막(15) 표면에 TaN막(17)이 얇게 형성된다. 또한, 상기 TaN막(17)의 형성 후에 소정 시간이 경과됨에 따라, 플라즈마 질화에 의해 상기 콘택홀(14)의 측부로 Ta와 확산도가 높은 질소가 침투하여 산화막 계열의 층간절연막(11, 13)의 표면이 질화됨으로써 콘택홀(14)의 측부의 내측에 비정질실리콘 질화막(16)이 형성된다. 이 비정질실리콘 질화막(16)은 구리 원자에 대한 확산 배리어로서 효과적일 뿐만 아니라, 자기제한(self-limiting) 효과에 의해 그의 성장 두께가 약 50Å 내외로 제한되기 때문에, 플라즈마 질화공정은 0.1 내지 600초의 시간범위에서 진행할 수 있다. 또한, 이후 배선의 형성시 배선 사이의 내부 캐패시턴스가 증가되지 않는다.
이후, 도시되지는 않았지만, 콘택홀(14)에 매립되도록 구리막을 형성한 후, 제2층간절연막(13)의 표면이 노출될 때까지 상기 구리막을 전면식각하여 구리 배선을 형성한다.
상기한 본 발명에 의하면, 구리배선의 형성시 배리어 금속막으로서 콘택홀에 Ta막을 형성한 후, 플라즈마 질화공정을 진행함으로써 콘택홀 측부에 TaN 막 및 실리콘 질화막의 이중막을 형성시킴으로써, 콘택홀 측부의 스텝 커버리지가 향상될 뿐만 아니라, 실리콘 산화막에 의해 구리원자의 확산이 효과적으로 방지되어 배리어 특성이 향상된다.
또한, 콘택홀 측부에 배리어 금속막이 이중막으로 이루어지더라도 그의 두께를 최소화할 수 있으므로, 배선의 전체 저항을 감소시킬 수 있다.
뿐만 아니라, 실리콘 질화막은 자기제한(self-limiting)특성에 의해 그의 성장 두께가 약 50Å 내외로 제한되기 때문에, 이후 배선의 형성시 배선 사이의 내부 캐패시턴스가 증가되지 않는다.
게다가, 기존의 스퍼터링 장비를 이용하기 때문에 추가공정 및 장비개발이 요구되지 않으므로 원가절감 효과가 있다.
한편, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 요지를 벗어나지 않는 범위내에서 다양하게 변형시켜 실시할 수 있다.

Claims (8)

  1. 도전층 패턴이 구비된 반도체 기판 상에 층간절연막을 형성하는 단계;
    상기 층간절연막을 식각하여 도전층 패턴의 일부를 노출시키는 콘택홀을 형성하는 단계;
    상기 콘택홀 표면 및 상기 층간절연막 상에 Ta막으로 이루어진 배리어 금속막을 형성하는 단계;
    상기 배리어 금속막이 형성된 상기 기판을 플라즈마 질화시켜, 상기 콘택홀 측부의 외측에 금속 질화막을 형성함과 더불어 그의 내측에 실리콘 질화막을 형성하고 콘택홀 저부의 배리어 금속막 표면에 금속 질화막을 형성하는 단계; 및
    상기 기판 전면 상에 배선용 금속막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  2. 제 1 항에 있어서, 상기 배선용 금속막은 구리막으로 형성하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  3. 제 1 항에 있어서, 상기 플라즈마 질화공정은 소오스 개스로서 질소를 함유한 N2나 NH3개스를 이용하여 진행하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  4. 제 3 항에 있어서, 상기 플라즈마 질화공정은 0.5mTorr 내지 100Torr의 범위에서 진행하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  5. 제 3 항 또는 제 4 항에 있어서, 상기 플라즈마 질화공정은 상온에서 600℃의 온도범위에서 진행하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  6. 제 5 항에 있어서, 상기 플라즈마 질화공정은 0.1 내지 600초의 시간범위에서 진행하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  7. 제 1 항에 있어서, 상기 층간절연막은 제 1 층간절연막, 질화막, 및 제 2 층간절연막을 순차적으로 적층하여 형성하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  8. 제 7 항에 있어서, 상기 콘택홀은 이중 다마신 공정으로 형성하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100710201B1 (ko) * 2005-07-08 2007-04-20 동부일렉트로닉스 주식회사 반도체 소자의 금속배선 형성방법
KR100865666B1 (ko) * 2007-07-18 2008-10-29 주식회사 네오닥터 연속식 자침기의 카트리지
US8366732B2 (en) 2007-07-18 2013-02-05 Neo Dr. Inc. Consecutive acupuncture device and cartridge for consecutive acupuncture device

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0342837A (ja) * 1989-07-11 1991-02-25 Seiko Epson Corp 半導体装置の製造方法
KR970030369A (ko) * 1995-11-10 1997-06-26 모리시다 요이치 매립매선 형성방법
KR19980042602A (ko) * 1996-11-22 1998-08-17 시디 돕슨 장벽층 형성방법
KR0150989B1 (ko) * 1994-07-26 1998-12-01 김광호 반도체소자 배선 형성방법
KR0169283B1 (ko) * 1993-10-29 1999-02-01 사토 후미오 반도체장치 및 그 제조방법

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0342837A (ja) * 1989-07-11 1991-02-25 Seiko Epson Corp 半導体装置の製造方法
KR0169283B1 (ko) * 1993-10-29 1999-02-01 사토 후미오 반도체장치 및 그 제조방법
KR0150989B1 (ko) * 1994-07-26 1998-12-01 김광호 반도체소자 배선 형성방법
KR970030369A (ko) * 1995-11-10 1997-06-26 모리시다 요이치 매립매선 형성방법
KR100387693B1 (ko) * 1995-11-10 2003-10-04 마츠시타 덴끼 산교 가부시키가이샤 매립배선형성방법
KR19980042602A (ko) * 1996-11-22 1998-08-17 시디 돕슨 장벽층 형성방법

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