KR100695483B1 - 반도체소자의 메탈콘택 형성 방법 - Google Patents
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Abstract
본 발명은 보이드없이 저저항 배선막을 형성하도록 한 메탈콘택의 형성 방법에 관한 것으로, 소정공정이 완료된 반도체기판상에 절연막을 형성하는 단계; 상기 절연막을 선택적으로 식각하여 콘택홀을 형성하는 단계; 상기 콘택홀을 포함한 상기 절연막상에 배리어메탈로서 제 1 TiCl4-Ti, IMP-TiN을 순차적으로 형성하는 단계; 상기 IMP-TiN상에 상기 콘택홀을 매립시키도록 플러깅하는 제 2 TiCl4-Ti를 형성하는 단계; 및 상기 제2TiCl4-Ti상에 배선막으로서 스퍼터링법을 이용하여 금속막을 형성하는 단계를 포함하여 이루어진다.
비트라인, 워드라인, 티타늄, 티타늄나이트라이드, IMP, PVD, 비저항, 플러그
Description
도 1은 종래기술에 따른 비트라인콘택의 형성 방법을 도시한 도면,
도 2a 내지 도 2c는 본 발명의 실시예에 따른 비트라인콘택의 형성 방법을 도시한 도면.
*도면의 주요 부분에 대한 부호의 설명
21 : 반도체기판 22 : 필드산화막
23 : 게이트산화막 24 : 워드라인
25 : 불순물접합층 26 : 층간절연막
27 : 제 1 TiCl4-Ti 28 : IMP-TiN
29 : TiSix 30 : 제 2 TiCl4-Ti
31 : 텅스텐
본 발명은 반도체소자의 제조 방법에 관한 것으로, 특히 티타늄플러그 공정을 이용하여 낮은 콘택저항 및 표면저항을 갖도록 한 메탈콘택의 형성 방법에 관한 것이다.
일반적으로 반도체 소자의 비트라인(Bitline)은 폴리실리콘(Polysilicon), 텅스텐실리사이드(W-Silicide; WSix), 캡핑물질(Capping material)로 디자인룰 (Design rule)에 따라 마스크산화막(Mask oxide) 또는 마스크질화막(Mask nitride)을 증착하고 이를 패터닝하므로써 형성하는데, 폴리실리콘과 텅스텐실리사이드의 비저항이 소자 집적도 증가에 따른 요구를 충족시키지 못하는 문제점이 발생하여 이를 해결하기 위해 텅스텐실리사이드 대신 낮은 저항의 텅스텐(W)을 적용하고 있다.
그러나, 상기 텅스텐을 이용한 비트라인의 제조 방법은 필수적으로 티타늄/티타늄나이트라이드(Ti/TiN)의 배리어메탈(Barrier metal)을 필요로 하는데, 소자의 집적도가 증가함에 따라 비트라인 콘택의 크기가 감소하게 되어 배리어메탈의 단차피복성(Step coverage) 및 텅스텐의 플러그 공정이 중요한 문제로 대두되었다.
즉, 베리어 메탈로 IMP(Ionized Meta Plasma) Ti/TiN을 적용하는 경우,콘택 상단 부분에 오버행(Over hang)이 발생하여 화학적기상증착법(Chemical Vapor Deposition; CVD)으로 증착한 텅스텐(이하 'CVD-W'이라 약칭함)으로 플러깅이 되지 않아 비트라인 콘택에 보이드(Void)가 발생하므로써 소자의 신뢰성 저하의 원인이 되고 있다. 또한, 단차피복성이 우수한 TiCl4 TiN을 적용하더라도 CVD-W의 단차피복성이 콘택을 플러깅하지 못하는 문제점이 있다.
따라서, 최근에는 좁은 콘택크기에서 배리어 메탈 및 텅스텐의 플러그 문제점을 해결하기 위해 단차피복성이 우수한 TiCl4 TiN 공정을 이용한 TiN 플러그 공정을 적용하고 있는데, 첨부된 도면을 참조하여 종래기술에 대해 설명한다.
도 1은 종래기술에 따른 비트라인 제조 방법을 도시한 도면으로서, 반도체기판(11)에 소자간 격리를 위한 필드산화막(12)을 형성한 후, 상기 반도체기판상에 게이트산화막(13)을 형성하고, 상기 게이트산화막상에 워드라인용 도전막을 증착한 후 선택적으로 패터닝하여 다수의 워드라인(14)을 형성한다.
이어서, 상기 워드라인(14)을 마스크로 이용한 불순물 이온주입으로 상기 반도체기판(11)에 불순물접합층(15)을 형성한다. 이어서, 상기 워드라인(14)을 포함한 전면에 층간절연막(16)을 형성한 후, 상기 층간절연막(16)을 선택적으로 패터닝하여 상기 불순물접합층(15)이 노출되는 비트라인콘택홀을 형성한다.
이어서, 상기 콘택홀을 포함한 층간절연막(16)상에 배리어메탈로서 IMP Ti/TiN(17)을 형성한 후, 상기 배리어메탈상에 TiCl4-TiN(18)을 형성하여 플러깅 공정을 진행한다.
이어서, 상기 TiCl4-TiN(18)상에 비트라인배선막으로서 텅스텐(19)을 화학적기상증착법(CVD)으로 형성한 후, 상기 텅스텐(19), TiCl4-TiN(18), IMP Ti/TiN(17)을 선택적으로 동시에 패터닝하여 비트라인을 형성한다.
그러나, 상술한 종래기술의 TiCl4-TiN 플러그 공정은 TiN막 자체가 70μΩ·cm 이상의 높은 비저항을 보여 비트라인의 콘택 저항을 증가시키는 문제점이 있다.
본 발명은 상기 종래기술의 문제점을 해결하기 위해 안출한 것으로서, 비저항이 낮은 전도막으로 콘택을 플러깅하여 미세 콘택 매립시 보이드 불량 및 콘택저항 증가를 방지하는데 적합한 비트라인의 제조 방법을 제공하는데 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 메탈콘택의 형성 방법은 반도체소자의 제조 방법에 있어서, 소정공정이 완료된 반도체기판상에 절연막을 형성하는 단계; 상기 절연막을 선택적으로 식각하여 콘택홀을 형성하는 단계; 상기 콘택홀을 포함한 상기 절연막상에 배리어메탈로서 제 1 TiCl4-Ti, IMP-TiN을 순차적으로 형성하는 단계; 상기 IMP-TiN상에 상기 콘택홀을 매립시키도록 플러깅하는 제 2 TiCl4-Ti를 형성하는 단계; 및 상기 제2TiCl4-Ti상에 배선막으로서 스퍼터링법을 이용하여 금속막을 형성하는 단계를 포함하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명 의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2c는 본 발명의 실시예에 따른 비트라인의 제조 방법을 도시한 도면이다.
도 2a에 도시된 바와 같이, 반도체기판(21)에 소자간 격리를 위한 필드산화막(22)을 형성하고, 이 때 상기 필드산화막(22)은 STI(Shallow Trench Isolation)공정을 이용한다.
이어서, 상기 반도체기판(21)상에 게이트산화막(23)을 형성한 후, 상기 게이트산화막(23)상에 워드라인용 도전막을 형성하고, 상기 도전막을 패터닝하여 다수의 워드라인(24)을 형성한다. 여기서, 도면에 도시되지 않았지만, 상기 워드라인 (24)은 스페이서를 포함한 다층 구조를 갖는다.
이어서, 상기 워드라인(24)을 마스크로 이용한 불순물 이온주입으로 불순물접합층(25)을 형성하고, 상기 워드라인(24)을 포함한 전면에 층간절연막(26)을 형성한 후, 상기 층간절연막(26)을 선택적으로 패터닝하여 상기 불순물접합층(25)의 소정부분이 노출되는 비트라인콘택홀을 형성한다.
이어서, 상기 비트라인콘택홀을 포함한 층간절연막(26)상에 배리어메탈로서 제 1 TiCl4-Ti(27), IMP TiN(28)을 순차적으로 증착하므로써, 인시튜(In-situ)로 불순물접합층(25)의 표면에 TiSix(29)이 형성되도록 한다. 즉, 단차피복성이 우수한 제 1 TiCl4-Ti(27)를 콘택바닥에 증착한 후 인시튜로 상기 Ti과 불순물접합층(25)의 실리콘간의 실리사이드반응으로 인해 불순물접합층(25) 표면에 TiSix(29)가 형성된 다.
상기의 배리어메탈 형성시, 상기 IMP TiN(28)은 통상 CVD-W에 필요한 시드층(Seed layer)이 아니라 후속 열공정에서 플러그 티타늄(Plug Ti)에 의해 불순물접합층(25)쪽에 TiSix(29)가 과도하게 형성되는 것을 방지하기 위함이다. 특히, IMP TiN(28)은 하부 피복성이 우수하므로 콘택 바닥에서 플러그 Ti가 실리사이드화되는 것을 억제한다.
그리고, 상기 제 1 TiCl4-Ti(27)는 500℃∼700℃의 온도, 0.1Torr∼10Torr의 압력범위에서 TiCl4 와 H2를 이용하여 형성되며, 상기 IMP TiN(28)은 티타늄 타겟을 이용하여 0℃∼400℃의 온도, 0Torr∼1Torr의 압력에서 DC파워와 RF파워를 1kW∼5kW로 하여 질소분위기에서 증착된다.
도 2b에 도시된 바와 같이, 상기 IMP TiN(28)상에 플러그물질로서 단차피복성이 우수한 제 2 TiCl4-Ti(30)을 이용하여 비트라인콘택을 플러깅한다. 즉, 상기 비트라인콘택홀을 충분히 매립시키도록 플러깅한다. 이 때, 상기 제 2 TiCl4-Ti(30)는 500℃∼700℃의 온도, 0.1Torr∼10Torr의 압력범위에서 TiCl4 와 H2를 이용하여 증착된다.
이와 같이, 비트라인콘택을 티타늄만으로 플러깅했을 경우, 티타늄 두께의 2.2배로 성장하는 TiSi2로 인해 접합 손실 및 누설전류 증가, 도펀트의 고갈에 의한 높은 콘택저항을 유발하기 때문에 배리어메탈 및 플러깅물질로서 제 1 TiCl4-Ti/IMP TiN/제 2 TiCl4-Ti(27/28/30)의 적층막을 적용한다.
이와 같이, IMP TiN(28)상에 제 2 TiCl4-Ti(30)를 연속해서 증착하면 증착 및 후속 열공정에서 콘택 바닥에 과도한 TiSix(29)의 성장을 방지할 수 있다.
계속해서, 상기 제 2 TiCl4-Ti(30)상에 텅스텐 타겟을 이용한 스퍼터링방법에 의해 비트라인배선막으로서 텅스텐(31)을 증착한다. 여기서, 상기 텅스텐(31) 증착은 0Torr∼10Torr의 압력과 300℃∼400℃의 온도에서 아르곤 스퍼터링에 의해 증착되고, 또한 물리적기상증착법에 의해 진행되기 때문에 통상의 CVD-W에 필요한 시드층인 TiN은 필요하지 않다.
도 2c에 도시된 바와 같이, 마스크 및 식각 공정을 실시하여 텅스텐 비트라인(31)을 형성하며, 제 2 TiCl4-Ti(30), IMP TiN(28), 제 1 TiCl4-Ti(27)을 선택적으로 식각하여 비트라인패턴을 형성한다.
본 발명의 다른 실시예로서, 반도체소자의 메탈콘택에 적용할 경우, 미세한 콘택크기 및 높은 애스펙트비(Aspect ratio)를 갖는 메탈콘택에 TiCl4-Ti/IMP-TiN/TiCl4-Ti의 적층막을 배리어메탈로 이용할 수 있다. 이 때, 플러깅 물질로는 TiCl4-Ti만을 이용하므로써 메탈콘택의 표면저항(Rs)을 감소시킬 수 있다.
TiCl4-Ti/IMP-TiN/TiCl4-Ti의 배리어막상에 콘택물질로서 물리적기상증착법 (Physical Vapor Deposition; PVD)을 이용하여 알루미늄을 형성할 경우, 알루미늄 콘택의 표면저항을 감소시킨다.
이 때, TiCl4-Ti/IMP-TiN/TiCl4-Ti의 형성 공정은 일실시예와 동일하고, 알루미늄은 0Torr∼1Torr의 압력과 0℃∼500℃의 온도에서 아르곤 스퍼터링에 의해 형성된다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같은 본 발명의 반도체소자의 비트라인 제조 방법은 단차피복성이 우수하고 비저항이 낮은 TiCl4-Ti를 배리어메탈 및 플러깅 물질로 이용하므로써, 미세한 콘택크기에서도 보이드없이 비트라인콘택을 플러깅하여 비트라인콘택의 저항을 감소시킬 수 있는 효과가 있다.
또한, TiN의 시드층없이 Ti만으로 콘택을 플러깅하므로써 미세한 콘택 및 높은 애스펙트비(Aspect ratio)의 비트라인 및 메탈콘택의 콘택저항을 감소시킬 수 있고, 아울러 비트라인 및 메탈콘택의 표면저항을 감소시킬 수 있는 효과가 있다.
그리고, 비트라인 배선막으로서 비정질구조의 물리적증착법을 이용한 텅스텐을 이용하므로써, 비트라인의 패턴 프로파일을 향상시킬 수 있는 효과가 있다.
Claims (7)
- 반도체소자의 제조 방법에 있어서,소정공정이 완료된 반도체기판상에 절연막을 형성하는 단계;상기 절연막을 선택적으로 식각하여 콘택홀을 형성하는 단계;상기 콘택홀을 포함한 상기 절연막상에 배리어메탈로서 제 1 TiCl4-Ti, IMP-TiN을 순차적으로 형성하는 단계;상기 IMP-TiN상에 상기 콘택홀을 매립시키도록 플러깅는 제 2 TiCl4-Ti를 형성하는 단계; 및상기 제2TiCl4-Ti 상에 배선막으로서 스퍼터링법을 이용하여 금속막을 형성하는 단계를 포함하는 메탈콘택의 형성 방법.
- 제 1 항에 있어서,상기 제 1 및 제 2 TiCl4-Ti을 형성하는 단계는,500℃∼700℃의 온도 및 0.1Torr∼10Torr의 압력에서 TiCl4 가스와 H2가스를 이용하여 형성되는 것을 특징으로 하는 메탈콘택의 형성 방법.
- 제 1 항에 있어서,상기 IMP-TiN을 형성하는 단계는,티타늄 타겟을 이용하여 0℃∼400℃의 온도와 0Torr∼1Torr의 압력에서 DC파워와 RF파워를 1kW∼5kW로 하여 질소분위기에서 이루어지는 것을 특징으로 하는 메탈콘택의 형성 방법.
- 제 1 항에 있어서,상기 금속막은 텅스텐 또는 알루미늄 중 어느 하나를 이용하는 것을 특징으로 하는 메탈콘택의 형성 방법.
- 제 4 항에 있어서,상기 금속막으로서 상기 텅스텐을 형성하는 단계는,0Torr∼10Torr의 압력과 300℃∼500℃의 온도에서 아르곤 스퍼터링에 의해 이루어지는 것을 특징으로 하는 메탈콘택의 형성 방법.
- 제 4 항에 있어서,상기 금속막으로서 상기 알루미늄을 형성하는 단계는,0Torr∼10Torr의 압력과 0℃∼500℃의 온도에서 아르곤 스퍼터링에 의해 이루어지는 것을 특징으로 하는 메탈콘택의 형성 방법.
- 제 1 항에 있어서,상기 금속막은 비트라인 또는 워드라인 배선막인 것을 특징으로 하는 메탈콘택의 형성 방법.
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Citations (4)
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| KR19990003564A (ko) * | 1997-06-25 | 1999-01-15 | 김영환 | 반도체 소자의 금속 배선 형성 방법 |
| KR19990059068A (ko) * | 1997-12-30 | 1999-07-26 | 김영환 | 반도체 소자의 장벽 금속층 형성 방법 |
| KR20010055441A (ko) * | 1999-12-10 | 2001-07-04 | 박종섭 | 반도체 소자의 트랜지스터 형성방법 |
| KR20020010805A (ko) * | 2000-07-31 | 2002-02-06 | 박종섭 | 반도체소자의 플러그 형성 방법 |
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2000
- 2000-10-30 KR KR1020000063999A patent/KR100695483B1/ko not_active IP Right Cessation
Patent Citations (4)
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Non-Patent Citations (2)
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| 1019990059068 * |
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