KR100395906B1 - 반도체소자의 금속층 형성 방법 - Google Patents
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Abstract
본 발명은 반도체소자의 금속층 형성방법에 관한 것으로서, 특히 이 방법은 반도체 기판의 접합층이 노출되는 비트라인용 콘택홀을 갖는 층간 절연막 전면에 물리적 기상증착법으로 텅스텐 핵생성층을 형성하고, 화학적 기상증착법으로 텅스텐 벌크층을 증착하여 콘택홀을 매립한 후에, 콘택홀에 매립된 텅스텐막을 패터닝하여 비트라인을 형성한다. 그러므로, 본 발명은 1차의 물리적 기상증착법에 의해 균일한 핵생성층을 형성할 수 있어 텅스텐 표면 거칠기의 결함을 방지할 수 있으며 2차 화학적 기상증착법에 의해 미세화된 콘택홀에 텅스텐을 매립하여 비트라인 제조 공정을 향상시킬 수 있다.
Description
본 발명은 반도체소자의 금속층 형성방법에 관한 것으로서, 특히 초기에 텅스텐 핵생성층만 물리적 기상증착법으로 형성하고 나머지 증착 공정은 화학적 기상증착법으로 콘택홀에 텅스텐을 매립함으로써 화학적 기상증착법으로만 텅스텐을 증착할 때 발생하는 텅스텐 표면의 거칠기 결함을 방지할 수 있으며 아울러 콘택홀에 텅스텐 매립 특성을 향상시킬 수 있도록 한 반도체소자의 금속층 형성방법에 관한 것이다.
일반적으로 반도체메모리장치의 고집적화에 맞추어 반도체메모리장치의 메모리셀 등의 면적을 최소한으로 축소시켜 오고 있는데 이를 위해 금속배선의 선폭을 지속적으로 미세화시키는 기술이 연구, 개발되고 있다.
최근에는 알루미늄 배선 대신에 스텝커버리지 특성이 양호한 텅스텐 배선의 중요성이 부각됨에 따라 비트라인의 형성을 위해서도 텅스텐 배선 기술이 널리 이용되기 시작하고 있다.
종래 기술에 의한 반도체장치의 텅스텐 배선 제조방법은 반도체기판으로서 실리콘기판의 표면상에 소정의 소자 공정을 진행하고 최종적으로 금속배선을 위한기저층으로서 층간 절연막을 증착한다. 그리고, 층간 절연막에 콘택 마스크를 이용한 사진 및 식각공정으로 콘택홀을 형성하고, 확산 방지막인 Ti/TiN을 형성한다. 그리고 나서, 층간 절연막에 텅스텐을 콘택홀에 매립될 정도로 증착하고 비트라인 마스크를 이용한 사진 및 식각 공정으로 텅스텐을 패터닝하여 텅스텐 비트라인을 형성한다.
그런데, 반도체 메모리 소자의 특성 개선 및 넷 다이(net die)의 증대를 위하여 일반적으로 텅스텐 비트라인 제조법은 화학적 기상증착법(CVD)을 이용하여 콘택홀에 텅스텐을 증착하게 된다. 이때, 화학적 기상증착의 텅스텐 증착은 다음과 같은 2단계로 동일 반응 챔버내에서 연속적으로 진행하는 것이 일반적이다.
1 단계 : 텅스텐 핵생성층 증착 (Si4환원 반응)
2WF6(g) + 3SiH4(g) → 2W(s) + 3SiF4(g)↑ + 6H2(g)↑
2 단계 : 텅스텐 벌크층 증착 (H2환원 반응)
WF6(g) + 3H2(g) → W(s) + 6HF(g)↑
이러한 2 단계의 증착 공정중 초기 핵생성층 증착시 불균일한 핵 생성이 일반적인 현상이다. 도 7a 및 도 7b는 이렇게 형성된 핵 중에서 크기가 큰 핵을 중심으로 텅스텐(W)의 과대 결정 성장이 일어난 상태를 나타낸 도면들이다.
이러한 과대 성장된 텅스텐의 결정은 후속 노광 공정에서 포토 마스크 패턴의 불량을 유도하고, 특히 SAC(Self Aligned Contact) 기술을 적용한 공정의 경우에는 텅스텐 박막 위에 하드 마스크(hard mask)로 사용된 질화막에서 텅스텐 표면의 거칠기에 기인한 결함이 확대된다.
도 8a 및 도 8b는 종래 기술에 의한 텅스텐 비트라인 제조 공정시 발생되는 텅스텐 과대 결정립에 의한 비트라인 사이의 브릿지(bridge) 현상을 나타낸 도면들이다.
여기에 도시된 바와 같이, 텅스텐 과대 결정립으로 인한 표면 거칠기의 결함으로 인해 후속 비트라인 패턴으로 텅스텐막을 식각하는데 어려움이 있기 때문에 비트라인 사이에서 브릿지(f)를 발생하게 된다.
최근에는 비트라인 사이의 브릿지를 방지하기 위하여 균일한 크기의 결정 조직을 형성할 뿐만 아니라 표면 거칠기 특성이 매우 우수한 물리적 기상증착법(physical vapor deposition)으로 텅스텐을 증착하고 있다.
도 9는 종래 기술의 물리적 기상증착법 및 물리적 기상증착법에 의해 증착된 텅스텐 비트라인의 전기적 특성을 비교한 그래프이다. 이 그래프는 웨이퍼에 대한 비트라인 콘택의 p+ 액티브 체인저항을 평균한 그래프로써 콘택 사이즈가 0.208㎛일 때의 저항값이다. 여기에서 보면 'A'부분과 같이 물리적 기상증착법에 의한 텅스텐 비트라인 콘택저항이 화학적 기상증착법에 의한 콘택저항보다 상대적으로 큰 것을 볼 수 있다. 그 이유는 화학적 기상증착법이 물리적 기상증착법보다 미세화된 콘택홀에 텅스텐 매립 특성이 좋기 때문이다.
그러나, 물리적 기상증착법에 의해 형성되는 텅스텐 비트라인은 후속 열공정시 텅스텐의 배향성 변이에 따라 비트라인의 배선 저항(bar sheet resistance)이 증가되는 문제점이 있다.
본 발명의 목적은 화학적 기상증착법에 의해 콘택홀에 텅스텐 증착시 발생되는 표면 거칠기 효과를 줄이기 위하여 초기에 텅스텐 핵생성층만 물리적 기상증착법으로 형성하고 나머지 증착 공정은 화학적 기상증착법으로 콘택홀에 텅스텐을 매립함으로써 텅스텐의 표면 거칠기 결함을 줄이면서 동시에 미세화된 비트라인의 콘택에 대한 텅스텐 매립 특성을 향상할 수 있는 반도체소자의 금속층 형성방법을 제공하는데 있다.
도 1 내지 도 6은 본 발명에 따른 텅스텐 비트라인 제조 공정을 순차적으로 나타낸 공정 순서도,
도 7a 및 도 7b는 종래 기술에 의한 텅스텐 비트라인 제조 공정시 발생되는 텅스텐 과대 결정립이 형성된 상태를 나타낸 도면들,
도 8a 및 도 8b는 종래 기술에 의한 텅스텐 비트라인 제조 공정시 발생되는 텅스텐 과대 결정립에 의한 비트라인 사이의 브릿지 현상을 나타낸 도면들,
도 9는 종래 기술의 화학적 기상증착법 및 물리적 기상증착법에 의해 증착된 텅스텐 비트라인의 전기적 특성을 비교한 그래프.
* 도면의 주요 부분에 대한 부호의 설명 *
10 : 반도체기판 20 : 게이트전극
30 : 접합 영역 40 : 콘택 전극
50 : 층간 절연막 60 : 비트라인용 콘택홀
70 : 확산 방지막 80a : 텅스텐 핵생성층
80b : 텅스텐 벌크층 90 : 하드 마스크막
100 : 비트라인
상기 목적을 달성하기 위하여 본 발명은 반도체장치의 텅스텐을 이용한 비트라인 제조 방법에 있어서, 반도체 기판의 접합층이 노출되는 비트라인용 콘택홀을 갖는 층간 절연막 전면에 물리적 기상증착법으로 텅스텐 핵생성층을 형성하는 단계와, 텅스텐 핵생성층이 형성된 결과물에 화학적 기상증착법으로 텅스텐 벌크층을 증착하여 콘택홀을 매립하는 단계와, 텅스텐막을 패터닝하여 비트라인을 형성하는 단계를 포함한다.
본 발명의 기술적 원리는, 텅스텐 비트라인 제조 공정시 SiH4환원 반응을 이용한 화학적 기상증착법에 의해서 발생되는 불균일한 텅스텐 핵생성으로 인한 텅스텐 결정립 과대 성장을 막을 수 있도록 초기 텅스텐 핵생성층은 균일한 막을 얻을 수 있는 물리적 기상증착법으로 대체한다. 그리고, 나머지 텅스텐 증착공정은 물리적 기상증착법보다 콘택홀의 매립 특성이 우수한 화학적 기상증착법으로 텅스텐 벌크층을 형성한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세하게 설명한다.
도 1 내지 도 6은 본 발명에 따른 텅스텐 비트라인 제조 공정을 순차적으로 나타낸 공정 순서도이다.
도 1을 참조하면, 반도체 기판으로서 실리콘 기판에 소자의 활성 영역을 확보를 위한 소자 분리(isolation)공정을 실시하고, 소정의 소자 공정을 실시한다. 이때, 메모리의 소자로서 예컨대 게이트전극(20)과 소오스/드레인 접합(30)으로 이루어진 트랜지스터를 형성한다. 본 실시예에서, 게이트전극(20)은 도프트 폴리실리콘(21), 텅스텐실리사이드(22), 하드 마스크(24) 및 반사방지막(25)이 순차 적층된 구조로 이루어진다. 그리고, 게이트전극(20)의 측벽에는 사이드월(26)이 형성되어 있다. 또한, 사이드월(26) 사이에 도프트 폴리실리콘이 매립된 콘택 전극(40)이 형성되어 있다.
그 다음, 기판 전체에 층간 절연막(50)으로서 고밀도 플라즈마(high density plasma) 방식에 의해 산화막을 증착한 후에, 화학적 기계적 연마(chemical mechanical polishing) 공정으로 그 표면을 평탄화한다. 그리고 비트라인 마스크(bit line contact)를 이용한 사진 및 식각 공정을 이용하여 기판의 접합 부위에 대응하는 층간 절연막(50)을 식각하여 비트라인용 콘택홀(60)을 형성한다.
그리고 나서, 도 2에 도시된 바와 같이 층간 절연막(50)에 콘택 저항을 안정화하기 위하여 확산 방지막(70)을 추가 형성한다. 본 실시예에 있어서, 확산 방지막(70)은 약 50Å ~ 500Å의 Ti(70a)와 약 100Å ~ 500Å의 TiN(70b)의 2층 구조로 한다. 확산 방지막(70)을 형성한 후에 비트라인의 저항을 낮추기 위하여 열처리 공정을 실시하는데, 이때 공정은 650℃ ~ 850℃의 온도 범위에서 RTP(Rapid Thermal Process)를 적용한다.
이어서, 콘택홀에 텅스텐 비트라인을 형성하기 위하여 텅스텐을 증착 하는데, 본 발명에서는 물리적 기상증착법(physical vapor deposition)과 화학적 기상증착법(chemical vapor deposition)의 2 증착 공정으로 한다.
도 3에 도시된 바와 같이, 콘택홀에 1차로 텅스텐을 증착하는 바, 먼저 물리적 기상증착법으로 균일한 텅스텐 핵생성층(80a)을 형성한다. 본 발명은 물리적 기상증착법이 화학적 기상증착법보다 균일하게 텅스텐 핵생성층(80a)을 형성할 수 있기 때문에 초기 텅스텐 증착 공정을 물리적 기상증착법을 적용한 것이다. 이때, 증착은 고진공(ultra high vacuum: 3E-8 Torr이하)상태로 반응 챔버를 유지한 상태에서 스퍼터링 매체인 Ar 가스를 유입하고 DC 전압을 인가함으로써 Ar을 플라즈마로 활성화시켜 공정을 진행한다. 만약, 콘택홀 측벽까지 텅스텐 스텝커버리지가 요구될 경우에는 RF 전압까지 인가하는 IMP(Ion Metal Plasma)공정을 적용할 수도 있다. 여기서, 증착 압력은 3mTorr ~ 5mTorr, 증착 온도는 100℃ ~ 400℃, DC 전압은 1KW ~ 4KW로 한다. 그리고, 텅스텐 핵생성층(80a)의 두께는 적용하고자 하는 텅스텐 비트라인의 두께에 따라 유동적으로 변화할 수 있으나 궁극적으로는 텅스텐 핵생성층이 연속적인 박막(continuous film)형성할 수 있는 최소 두께 이상을 확보할수 있도록 한다. 본 실시예에서 텅스텐 핵생성층(80a)의 두께는 100Å ~ 500Å이 바람직하다.
그 다음, 도 4에 도시된 바와 같이, 텅스텐 핵생성층(80a)이 형성된 결과물에 2차로 텅스텐을 증착하는데, 화학적 기상증착법으로 콘택홀에 매립되고 원하는 비트라인 두께를 확보할 수 있는 두께로 텅스텐 벌크층(80b)을 증착한다. 이때, 증착 공정은 H2환원방식을 이용하고, 그 증착 온도를 380℃ ~ 460℃, 증착 압력을 60.0 Torr ~ 90.0 Torr, 소스 가스의 플로우 비율을 WF6= 40sccm ~ 100sccm, H2= 700sccm ~ 1800sccm로 한다.
이와 같이 1차로 물리적 기상증착법에 의해 텅스텐 핵생성층(80a)을, 2차로 화학적 기상증착법에 의해 텅스텐 벌크층(80b)으로 콘택홀을 매립함으로써 2중 기상증착법을 통해서 텅스텐 표면 거칠기가 양호해진 텅스텐막(80)을 얻을 수 있다. 텅스텐 2중 증착 공정은 인시튜(in-situ) 또는 엑스시튜(ex-situ)가 모두 가능하다.
그리고 나서, 도 5에 도시된 바와 같이 콘택홀에 텅스텐막(80) 상부에 SAC(Self- Aligned Contact) 공정을 위하여 하드 마스크(90)로서 실리콘질화막을 형성한다.
그리고, 도 6에 도시된 바와 같이 비트라인 마스크를 이용한 사진 및 식각 공정을 진행하여 적층된 하드 마스크(90), 텅스텐막(80), 확산방지막(70)을 식각해서 비트라인(100)을 형성한다.
상술한 바와 같이, 본 발명은 종래 기술에서 단순히 화학적 기상증착법으로 텅스텐 비트라인을 형성하는 경우보다 1차로 물리적 기상증착법에 의해 텅스텐 핵생성층을 형성한 후 2차로 화학적 기상증착법에 의해 텅스텐 벌크층을 형성함으로써 텅스텐 표면 거칠기의 결함을 줄일 수 있는데, 특히 SAC 공정을 적용한 텅스텐 비트라인의 제조시 문제가 심각해지는 텅스텐 표면 거칠기의 결함을 미연에 방지할 수 있는 이점이 있다.
그리고, 본 발명은 종래 기술에서 단순히 화학적 기상증착법에 의해 텅스텐 비트라인 제조시 후속 열공정에 의한 텅스텐의 배향성 변이에 따라 비트라인의 배선 저항(bar sheet resistance)이 증가되는 것을 막을 수 있는 이점이 있다.
그러므로, 본 발명은 텅스텐 비트라인 제조시 초기 텅스텐 핵생성층은 균일한 막의 확보로 텅스텐 표면 거칠기의 결함을 막을 수 있는 물리적 기상증착법으로, 나머지 텅스텐 증착 공정은 미세화된 콘택홀에 텅스텐 매립 특성이 양호한 화학적 기상증착법으로 실시하기 때문에 텅스텐 비트라인 공정을 안정화 및 향상시킬 수 있다.
한편, 본 발명은 도시된 도면과 상세한 설명에 기술된 내용에 한정하지 않으며 본 발명의 사상을 벗어나지 않는 범위 내에서 다양한 형태의 변형이 가능함은 이 분야에 통상의 지식을 가진 자에게는 명백한 사실이다.
Claims (5)
- 텅스텐을 이용한 반도체소자의 금속층 형성 방법에 있어서,반도체 기판의 접합층이 노출되는 비트라인용 콘택홀을 갖는 층간 절연막 전면에 물리적 기상증착법으로 텅스텐 핵생성층을 형성하는 단계;상기 텅스텐 핵생성층이 형성된 결과물에 H2환원방식을 이용한 화학적 기상증착법으로 텅스텐 벌크층을 증착하여 콘택홀을 매립하는 단계; 및상기 텅스텐막을 패터닝하여 비트라인을 형성하는 단계를 포함하여진 것을 특징으로 하는 반도체소자의 금속층 형성방법.
- 제 1항에 있어서, 상기 물리적 기상증착법으로 텅스텐 핵생성층을 형성하기전에 상기 층간 절연막에 확산 방지막을 추가 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체소자의 금속층 형성방법.
- 제 1항에 있어서, 상기 물리적 기상증착법으로 텅스텐 핵생성층을 형성하는 공정은, 챔버의 증착 압력을 3mTorr ~ 5mTorr, 증착 온도를 100℃ ~ 400℃, DC 전압을 1KW ~ 4KW로 하는 것을 특징으로 하는 반도체소자의 금속층 형성방법.
- 제 1항에 있어서, 상기 물리적 기상증착법의 텅스텐 핵생성층의 두께는 100Å ~ 500Å인 것을 특징으로 하는 반도체소자의 금속층 형성방법.
- 제 1항에 있어서, 상기 화학적 기상증착법으로 텅스텐 벌크층을 증착하는 공정은, 그 증착 온도를 380℃ ~ 460℃, 증착 압력을 60.0 Torr ~ 90.0 Torr, 소스 가스의 플로우 비율을 WF6= 40sccm ~ 100sccm, H2= 700sccm ~ 1800sccm로 하는 특징으로 하는 반도체소자의 금속층 형성방법.
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Citations (5)
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|---|---|---|---|---|
| EP0766302A2 (en) * | 1995-09-27 | 1997-04-02 | Motorola, Inc. | Process for fabricating a CVD aluminium layer in a semiconductor device |
| KR980005524A (ko) * | 1996-06-27 | 1998-03-30 | 김주용 | 반도체 소자의 콘택 플러그 형성방법 |
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| KR20020043022A (ko) * | 2000-12-01 | 2002-06-08 | 박종섭 | 비트라인용 콘택내에 텅스텐 배선을 형성하는 방법 |
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Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0766302A2 (en) * | 1995-09-27 | 1997-04-02 | Motorola, Inc. | Process for fabricating a CVD aluminium layer in a semiconductor device |
| KR980005524A (ko) * | 1996-06-27 | 1998-03-30 | 김주용 | 반도체 소자의 콘택 플러그 형성방법 |
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| JP2000012684A (ja) * | 1998-06-18 | 2000-01-14 | Sony Corp | 金属層の形成方法 |
| KR20000051178A (ko) * | 1999-01-19 | 2000-08-16 | 윤종용 | 시드층의 플라즈마 처리에 의한 금속 배선 형성 방법 |
| KR20020043022A (ko) * | 2000-12-01 | 2002-06-08 | 박종섭 | 비트라인용 콘택내에 텅스텐 배선을 형성하는 방법 |
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