KR20010059295A - 반도체 소자의 금속 플러그 형성방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 금속 플러그 형성방법에 관한 것으로, 특히 EM SAC 마스크 및 이를 사용한 식각 공정을 이용하여 금속 플러그를 형성함에 의해 종래의 콘택 마스크 공정에서 마스크 공정상의 미스 얼라인 문제와 식각공정에서의 식각 각도 문제로 인해 형성된 금속 플러그와 실리콘 기판과의 접촉 지역이 좁아지는 것을 방지하여 접촉면적을 극대화시켜 소자 특성을 향상시킬 수 있다.

Description

반도체 소자의 금속 플러그 형성방법{Method for forming a metal plug in semiconductor device}
본 발명은 반도체 소자의 금속 플러그 형성방법에 관한 것으로, 특히EM(Enlarged Magin) 자기 정렬 콘택 (Self Align Contact ; 이하 'SAC'라 함) 마스크를 사용한 식각 공정을 이용하여 금속 플러그를 형성함에 의해 형성된 금속 플러그와 실리콘 기판과의 접촉 면적을 극대화시킴으로써 반도체 소자의 특성을 향상시킬 수 있는 반도체 소자의 금속 플러그 형성방법에 관한 것이다.
종래의 일반적인 콘택 타입 금속 플러그 형성 방법에 대해 첨부 도면을 참조하여 설명하기로 한다.
도 1a 내지 도 1c 는 종래의 기술에 따른 금속 플러그 형성 공정 단계를 도시한 단면도이다.
반도체 기판의 상부에 일련의 공정을 거쳐 워드라인을 형성한 후, 전체구조 상부에 워드라인 절연막(7)을 형성한 후, 평탄화 한다.
이때, 상기 워드라인을 형성하는 것에서 상기 워드라인의 상부에 워드라인 절연막(7)을 형성하기 전까지의 공정은 다음과 같다.
반도체 기판상에 게이트 산화막(1), 베리어 금속층(2), 텅스텐 혹은 실리사이드 층(3), 마스크 질화막(4)을 순차적으로 형성한 후, 워드라인 형성용 마스크로 식각하여 워드라인을 형성한다. 그 후 상기 워드라인의 측벽에 질화막 스페이서(5)를 형성하고, 전체 구조 상부에 필드 산화막 베리어 질화막(6)을 형성하는 공정으로 이루어 진다.
다음으로, 상기 평탄화된 워드라인 절연막(7)의 상부에 콘택 플러그 형성용 마스크(미도시)를 형성한 다음, 개방된 지역의 상기 워드라인 절연막(7)과 필드 산화막 질화막(6)을 식각하여 제거한다. 이때 마스크 공정상의 미스얼라인(misalign)과 식각공정에서의 식각 각도 문제로 인해 실리콘 기판 지역에 절연막(도 1a 의 9)이 잔류하게 된다.(도 1a 참조)
다음, 전체 구조 상부에 콘택 플러그 형성용 금속막(10)을 증착한다.(도 1b 참조)
다음, 상기 형성된 금속막(10)을 금속막용 슬러리를 이용하여 화학적 기계적 연마(Chemical Mechanical Polishing; 이하 'CMP'라 함) 로 연마하여 금속 플러그를 형성한다. 이때 상기 형성된 금속 플러그(11)는 상기 콘택 식각시 실리콘 기판 상부에 잔류한 절연막(9)으로 인해 금속 플러그(11)와 실리콘 기판과의 접촉 면적이 감소하게 되어 소자의 전기적 특성이 나빠지게 되는 문제점이 있다.
따라서 본 발명은 상기한 종래의 문제점을 해결하기 위한 것으로, 본 발명은 EM SAC 마스크 및 이를 사용한 식각 공정을 이용하여 금속 플러그를 형성함에 의해 종래의 콘택 마스크 공정에서 마스크 공정상의 미스 얼라인 문제와 식각공정에서의 식각 각도 문제로 인해 형성된 금속 플러그와 실리콘 기판과의 접촉 지역이 좁아지는 것을 방지하여 접촉면적을 극대화시켜 소자 특성을 향상시킬 수 있는 반도체 소자의 금속 플러그 형성방법을 제공하는 것을 목적으로 한다.
도 1a 내지 도 1c 는 종래의 기술에 따른 반도체 소자의 금속 플러그 형성 공정단계를 도시한 단면도
도 2a 내지 도 2d 는 본 발명의 방법에 따른 반도체 소자의 금속 플러그 형성 공정단계를 도시한 단면도
< 도면의 주요 부분에 대한 부호의 설명 >
1 : 게이트 산화막 2 : 베리어 메탈
3 : 금속층(W 또는 폴리실리콘) 4 : 마스크 질화막
5 : 스페이서 질화막 6 : 필드 산화막 베리어 질화막
7 : 워드라인 절연막 8 : 마스크 식각후의 손실부
9 : 마스크 식각후의 잔류 질화막 10,12 : 금속 플러그 형성용 금속막
11,15 : 금속 플러그 14 : 잔류 금속막
상기 목적을 달성하기 위한 본 발명의 방법에 따른 반도체 소자의 금속 플러그 형성방법은,
반도체 기판상에 게이트 산화막, 베리어 금속층, 소정의 금속층, 마스크 질화막을 순차적으로 형성하는 단계와;
워드라인 형성용 마스크로 식각하여 워드라인을 형성하는 단계와;
상기 워드라인의 측벽에 질화막 스페이서(5)를 형성하고, 전체 구조 상부에 필드 산화막 베리어 질화막을 형성하는 단계와;
전체구조 상부에 워드라인 절연막을 형성한 후 평탄화하는 단계와;
상기 평탄화된 워드라인 절연막의 상부에 EM SAC 마스크를 형성하고, 상기 EM SAC 마스크를 이용하여 상기 워드라인 절연막과 필드 산화막 베리어 질화막을 에치-백 하는 단계와;
전체 구조 상부에 확산 방지 금속막을 증착하는 단계와;
금속 플러그용 금속막을 형성하는 단계와;
금속막용 슬러리를 이용하여 상기 금속 플러그용 금속막을 CMP 연마하는 단계와;
산화막용 슬러리를 이용하여 상기 워드라인 절연막을 CMP 연마하는 단계와;
국부적으로 잔류한 금속막을 CMP 연마하여 금속 플러그를 형성하는 단계로 구성되는 것을 특징으로 한다.
이하 첨부된 도면을 참조하여 본 발명에 대해 상세히 설명하기로 한다.
도 2a 내지 도 2d 는 본 발명의 방법에 따라 반도체 소자의 금속 플러그 형성 공정을 설명하기 위한 단면도이다.
먼저, 상기 도 1a 와 상기 도 2a를 함께 참조하면, 평탄화된 워드라인 절연막(7)의 상부에 EM SAC 마스크(미도시)를 형성하고, 상기 EM SAC 마스크를 이용하여 상기 워드라인 절연막(7)과 필드 산화막 질화막(6)을 에치-백 하면 금속 플러그가 형성되기로 예정되어 있는 지역에 워드라인 절연막(도1의 9)이 잔류하지 않게 된다.
한편, 상기 EM SAC 마스크 형성시, T 타입이나 I 타입 또는 Z 타입의 마스크로 형성한다.
다음으로, 금속 플러그 형성용 금속막을 증착하기 전, 먼저 확산 방지 금속막을 증착한다. 이때 상기 확산 방지 금속막으로는 Ti, TiN, TiAlN, TiSiN, TaN, 주, TiSi2, WSi2등의 금속을 단일막으로 형성하거나 조합하여 형성하되, 300∼600℃에서 열처리 한다.
다음, W, Al, Cu 등의 금속을 화학 기상 증착(Chemica Vapor Deposition ; 이하 'CVD'라 함)법이나 스퍼터링 법을 이용하여 300∼800℃에서 500∼5,000Å의 두께로 증착하여 금속 플러그 형성용 금속(12)을 형성한다.(도 2a 참조)
다음 금속막 슬러리, 예컨데 실리카, 세리아 또는 알루미나 계열의 금속막 슬러리를 pH 2∼6 으로 유지 하면서 상기 금속 플러그 형성용 금속막(12)을 하부의 워드라인 절연막(7)이 드러날 때까지 CMP 연마한다.(도 2b 참조)
또한, 실리카, 세리아 또는 알루미나 계열의 산화막 슬러리를 pH 8∼11 로 유지하면서 워드라인 절연막(7)을 CMP 연마하되, 하부의 워드라인이 드러날 때까지 한다.(도 2c 참조)
마지막으로, 상기 산화막 슬러리를 pH 2∼6 으로 유지하면서 상기 SAC 식각시 국부적으로 질화막(6)이 손실된 부분에 남아 있는 금속막(14)들을 CMP 연마하여제거한다. 그리하여 안정된 두께의 플러그 금속막(15)이 형성되게 된다. (도 2d 참조)
이상 상술한 바와 같이, EM SAC 마스크 및 이를 사용한 식각 공정을 이용하여 금속 플러그를 형성함에 의해 종래의 콘택 마스크 공정에서 마스크 공정상의 미스 얼라인 문제와 식각공정에서의 식각 각도 문제로 인해 형성된 금속 플러그와 실리콘 기판과의 접촉 지역이 좁아지는 것을 방지하여 접촉면적을 극대화시킬 수 있어 반도체 소자의 소자 특성을 크게 향상시킬 수 있다.

Claims (10)

  1. 반도체 소자의 콘택 플러그 형성방법에 있어서,
    반도체 기판상에 게이트 산화막, 베리어 금속층, 소정의 금속층, 마스크 질화막을 순차적으로 형성하는 단계와;
    워드라인 형성용 마스크로 식각하여 워드라인을 형성하는 단계와;
    상기 워드라인의 측벽에 질화막 스페이서를 형성하고, 전체 구조 상부에 필드 산화막 베리어 질화막을 형성하는 단계와;
    전체구조 상부에 워드라인 절연막을 형성한 후 평탄화하는 단계와;
    상기 평탄화된 워드라인 절연막의 상부에 EM SAC 마스크를 형성하고, 상기 EM SAC 마스크를 이용하여 상기 워드라인 절연막과 필드 산화막 베리어 질화막을 에치-백 하는 단계와;
    전체 구조 상부에 확산 방지 금속막을 증착하는 단계와;
    금속 플러그용 금속막을 형성하는 단계와;
    금속막용 슬러리를 이용하여 상기 금속 플러그용 금속막을 CMP 연마하는 단계와;
    산화막용 슬러리를 이용하여 상기 워드라인 절연막을 CMP 연마하는 단계와;
    국부적으로 잔류한 금속막을 CMP 연마하여 금속 플러그를 형성하는 단계로 구성되는 반도체 소자의 금속 플러그 형성방법.
  2. 제 1 항에 있어서,
    상기 EM SAC 마스크 형성시, T 타입, I 타입, Z 타입 중 임의의 어느 하나의 마스크로 형성하는 것을 특징으로 하는 반도체 소자의 금속 플러그 형성방법
  3. 제 1 항에 있어서,
    상기 확산 방지 금속막으로는 Ti, TiN, TiAlN, TiSiN, TaN, WN, TiSi2, WSi2등의 금속을 단일막으로 형성하거나 조합하는 것을 특징으로 하는 반도체 소자의 금속 플러그 형성방법
  4. 제 3 항에 있어서,
    상기 확산 방지 금속막 증착시 300∼600℃에서 100∼1,,000Å의 두께로 증착한 다음, 이를 선택적으로 300∼800℃에서 열처리하는 것을 특징으로 하는 반도체 소자의 금속 플러그 형성방법.
  5. 제 1 항에 있어서,
    상기 금속 플러그 형성용 금속으로 W, Al, Cu 중 임의의 어느 하나를 사용하는 것을 특징으로 하는 반도체 소자의 금속 플러그 형성방법
  6. 제 5 항에 있어서,
    상기 금속 플러그 형성용 금속 증착시, CVD 또는 스퍼터링 법을 이용하여300∼800℃에서 500∼5,000Å의 두께로 증착하는 것을 특징으로 하는 반도체 소자의 금속 플러그 형성방법
  7. 제 1 항에 있어서,
    상기 금속막용 슬러리를 이용하여 CMP 연마할 경우, 금속막 슬러리로는 실리카, 세리아, 알루미나 계열의 금속막 슬러리 중 임의의 어느 하나를 사용하는 것을 특징으로 하는 반도체 소자의 금속 플러그 형성방법
  8. 제 7 항에 있어서,
    상기 CMP 연마 시, 금속막 슬러리의 크기는 50∼500nm, pH 2∼6 으로 유지 하면서 연마하는 것을 특징으로 하는 반도체 소자의 금속 플러그 형성방법
  9. 제 1 항에 있어서,
    상기 산화막용 슬러리를 이용하여 상기 워드라인 절연막을 연마할 경우, 실리카, 세리아, 알루미나 계열의 산화막 슬러리 중 임의의 어느 하나를 사용하는 것을 특징으로 하는 반도체 소자의 금속 플러그 형성방법
  10. 제 9 항에 있어서,
    상기 산화막용 슬러리를 이용한 상기 워드라인 절연막을 연마시, pH 8∼11 로 유지 하면서 워드라인이 드러날 때까지 연마하는 것을 특징으로 하는 반도체 소자의 금속 플러그 형성방법
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