KR20020002608A - 반도체소자의 비트라인 형성 방법 - Google Patents

반도체소자의 비트라인 형성 방법 Download PDF

Info

Publication number
KR20020002608A
KR20020002608A KR1020000036832A KR20000036832A KR20020002608A KR 20020002608 A KR20020002608 A KR 20020002608A KR 1020000036832 A KR1020000036832 A KR 1020000036832A KR 20000036832 A KR20000036832 A KR 20000036832A KR 20020002608 A KR20020002608 A KR 20020002608A
Authority
KR
South Korea
Prior art keywords
bit line
mask
forming
film
wee
Prior art date
Application number
KR1020000036832A
Other languages
English (en)
Inventor
오찬권
Original Assignee
박종섭
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 박종섭, 주식회사 하이닉스반도체 filed Critical 박종섭
Priority to KR1020000036832A priority Critical patent/KR20020002608A/ko
Publication of KR20020002608A publication Critical patent/KR20020002608A/ko

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/482—Bit lines
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H01L21/0214—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC the material being a silicon oxynitride, e.g. SiON or SiON:H
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/0217—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/2855—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table by physical means, e.g. sputtering, evaporation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28556—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table by chemical means, e.g. CVD, LPCVD, PECVD, laser CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31051—Planarisation of the insulating layers
    • H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76819—Smoothing of the dielectric
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/485—Bit line contacts

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Plasma & Fusion (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명은 비트라인배선의 리프팅을 방지하는데 적합한 비트라인의 형성 방법에 관한 것으로, 소정공정이 완료된 반도체기판상에 워드라인절연막을 형성한후, 상기 워드라인절연막상에 비트라인배선용 다층막을 형성하는 제 1 단계; WEE마스크를 이용하여 상기 반도체기판의 모서리 셀영역을 오픈시키되, 상기 WEE마스크와 후속 비트라인마스크의 EBR중복영역을 감소시키기 위한 폭으로 오픈시키는 제 2 단계; 상기 WEE마스크를 이용하여 상기 반도체기판의 모서리 셀영역상의 비트라인배선용 다층막을 선택적으로 식각하여 상기 워드라인절연막을 노출시키는 제 3 단계; 비트라인마스크를 이용하여 상기 반도체기판의 중심 셀영역의 비트라인배선용 다층막을 선택적으로 식각하여 비트라인배선을 형성하는 제 4 단계; 및 상기 비트라인배선상에 비트라인절연막을 형성한 후, 상기 비트라인절연막을 화학적기계적연마하는 제 5 단계를 포함하여 이루어진다.

Description

반도체소자의 비트라인 형성 방법{METHOD FOR FORMING BITLINE IN SEMICONDUCTOR DEVICE}
본 발명은 반도체소자의 제조 방법에 관한 것으로, 특히 듀얼 다마신 공정을 이용한 비트라인의 형성 방법에 관한 것이다.
일반적으로, 비트라인 형성 방법은 폴리실리콘(Polysilicon), 텅스텐실리사이드(W-Silicide), 캡핑물질(Capping material)로 디자인룰(Design rule)에 따라 마스크산화막(Mask oxide) 또는 마스크질화막(Mask nitride)을 증착하고 이를 패터닝하므로써 형성하는데, 폴리실리콘과 텅스텐실리사이드의 비저항이 소자 집적도 가 증가함에 따른 요구를 충족시키지 못하는 문제점이 발생하여 이를 해결하기 위해 금속배선막을 도입하였다.
도 1a 내지 도 1d는 종래기술에 따른 비트라인 형성 방법을 도시한 도면이다.
먼저 워드라인(도시 생략), 불순물접합층(12) 등 소정공정이 완료된 반도체기판(11)상에 워드라인절연막(13)을 증착한후, 상기 워드라인절연막(13)을 선택적으로 패터닝하여 상기 불순물접합층(12)이 노출되는 플러그용 콘택홀을 형성하고, 상기 콘택홀을 매립하는 비트라인 플러그(14)를 형성한다.
이어 후속 텅스텐막 증착시 WF6의 반도체기판(11)과의 반응을 억제하기 위한 확산방지금속막(15)으로서 Ti/TiN을 증착하고, 상기 확산방지금속막(15)상에 금속배선막(16)으로 텅스텐을 증착한다.
이어 상기 금속배선막(16)과 후속 마스크질화막의 응력감소를 위해 버퍼층(17)으로서 USG(Undoped Silicon Glass)막을 증착하고, 상기 버퍼층(17)상에 플라즈마증착법(Plasma Enhanced deposition) 또는 저압증착법(Low Pressure deposition)을 이용하여 마스크질화막(18)을 증착한다.
도 1b에 도시된 바와 같이, 비트라인 마스크를 이용하여 상기 마스크질화막 (18), 버퍼층(17), 금속배선막(16) 및 확산방지금속막(15)을 식각하여 비트라인을 형성하는데, 이 때, 웨이퍼모서리지역에 잔류할 수 있는 금속배선막으로 인한 결함 발생을 억제하기 위해 먼저 WEE(Wafer Edge Exposure)마스크(19)를 이용하여 웨이퍼모서리지역의 상기 마스크질화막(18), 버퍼층(17), 금속배선막(15) 및 확산방지금속막(15)을 제거한다. 이 때, 상기 WEE마스크(19)는 웨이퍼모서리의 5mm지역만을 선택적으로 오픈시킨다. 즉, EBR(Edge Bead Rinsing)을 위해 5mm만큼 오픈시킨다.
도 1c에 도시된 바와 같이, 상기 웨이퍼모서리지역의 비트라인 형성막들을 제거한 다음, 비트라인 마스크를 이용하여 비트라인(19)을 패터닝한 후, 상기 비트라인의 측벽에 접하는 비트라인 측벽스페이서(20)를 형성한다. 이어 상기 구조 전면에 비트라인절연막(21)으로 저온 USG막을 증착하면, WEE마스크와 비트라인 마스크 공정에서 중복되어 오픈되었던 지역(22)에서 비트라인절연막(21)이 얇게 증착된다. 즉, 비트라인절연막(21)으로 저온 USG막중에서 상대적으로 갭필(Gapfill)특성이 우수한 고밀도플라즈마산화막(High Density Plasma oxide)을 증착하면, 증착 및 식각하는 증착메카니즘상 웨이퍼모서리에 인접한 비트라인 모서리 부분의 증착두께가 얇게 된다.
도 1d에 도시된 바와 같이, 상기 비트라인절연막(21)을 비트라인 마스크질화막(18) 상부에 2000Å만큼 잔류시키는 타겟으로 화학적기계적연마할 경우, 즉 비트라인 절연막(21)의 화학적기계적연마(Chemical Mechanical Polishing; CMP)공정에서 메인셀(Main cell)지역의 마스크질화막(18) 상부의 절연막 두께를 2000Å으로 조절하면 모서리 지역의 마스크질화막(18)까지 손실되게 되며(23), 이로 인해 후속 캐패시터 공정에서 열응집(Thermal budget)으로 인해 비트라인배선금속막인 텅스텐이 리프팅(Lifting)되는 문제점이 있다.
본 발명은 상기 종래기술의 문제점을 해결하기 위해 안출한 것으로서, WEE마스크 및 비트라인 마스크 공정시 웨이퍼모서리로부터의 노출거리를 조절하여 비트라인의 열응집에 의한 비트라인의 리프팅현상을 방지하는데 적합한 비트라인의 형성 방법을 제공함에 그 목적이 있다.
도 1a 내지 도 1d는 종래기술에 따른 비트라인의 형성 방법을 도시한 도면,
도 2a 내지 도 2c는 본 발명의 실시예에 따른 비트라인의 형성 방법을 도시한 도면.
*도면의 주요 부분에 대한 부호의 설명
31 : 반도체기판 32 : 불순물접합층
33 : 워드라인절연막 34 : 비트라인콘택플러그
35 : 금속확산방지막 36 : 비트라인배선막
37 : 버퍼층 38 : 마스크질화막
39 : 반사방지막 40 : WEE 마스크
41 : 비트라인배선 42 : 질화막스페이서
43 : 비트라인절연막
상기의 목적을 달성하기 위한 본 발명의 비트라인의 형성 방법은 소정공정이 완료된 반도체기판상에 워드라인절연막을 형성한후, 상기 워드라인절연막상에 비트라인배선용 다층막을 형성하는 제 1 단계; WEE마스크를 이용하여 상기 반도체기판의 모서리 셀영역을 오픈시키되, 상기 WEE마스크와 후속 비트라인마스크의 EBR중복영역을 감소시키기 위한 폭으로 오픈시키는 제 2 단계; 상기 WEE마스크를 이용하여 상기 반도체기판의 모서리 셀영역상의 비트라인배선용 다층막을 선택적으로 식각하여 상기 워드라인절연막을 노출시키는 제 3 단계; 비트라인마스크를 이용하여 상기 반도체기판의 중심 셀영역의 비트라인배선용 다층막을 선택적으로 식각하여 비트라인배선을 형성하는 제 4 단계; 및 상기 비트라인배선상에 비트라인절연막을 형성한 후, 상기 비트라인절연막을 화학적기계적연마하는 제 5 단계를 포함하여 이루어짐을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2c는 본 발명의 실시예에 따른 비트라인 형성 방법을 도시한 도면이다.
도 2a에 도시된 바와 같이, 워드라인(도시 생략), 불순물접합층(32)을 포함한 소정공정이 완료된 반도체기판(31)상에 워드라인절연막(33)을 형성한 후, 상기 워드라인절연막(33)을 선택적으로 식각하여 상기 불순물접합층(32)이 노출되는 플러그용 콘택홀을 형성한다. 이어 상기 콘택홀에 매립되는 비트라인콘택플러그(34)를 형성한다.
이어 상기 비트라인 콘택플러그(34) 및 워드라인절연막(33)상에 금속확산방지막(35)으로서 Ti, TiN, TiSi, WN, TaN, TiSiN 또는 TiAlN 중 어느 하나의 금속층을 화학적기상증착법(Chemical Vapor Deposition; CVD) 또는 스퍼터링(Sputtering)법을 이용하여 300℃∼600℃에서 100Å∼1000Å두께로 증착하거나, 또는 상기 도전층들을 조합하여 증착한다.
이어 상기 금속확산방지막(35)상에 비트라인배선막(36)으로서 텅스텐(W) 또는 구리(Cu) 중 어느 하나의 금속을 화학적기상증착법(CVD) 또는 스퍼터링을 이용하여 300℃∼600℃에서 500Å∼2000Å두께로 증착한다.
이어 상기 비트라인배선막(36)과 후속 마스크질화막간 응력 발생을 억제하기 위한 버퍼층(37)으로서 PE-TEOS, PE-SiH4와 같은 USG막을 300℃∼800℃에서 300Å∼1000Å두께로 증착한다.
이어 상기 버퍼층(37)상에 비트라인배선막 보호용 마스크질화막(38) 및 반사방지막(Anti Reflective Coating layer)(39)으로서 SixNy, SiON, 실리콘부화질화막 (Si-rich nitride) 중 어느 하나의 질화막을 저압(PE) 또는 플라즈마(PE) 방법으로 400℃∼800℃에서 300Å∼3000Å두께로 증착한다.
이어 WEE마스크(40)를 후속 비트라인마스크보다 0.5∼3㎛(즉, 웨이퍼모서로부터 EBR라인까지의 마스크오픈 반경)작게 오픈하여 웨이퍼모서리영역의 비트라인배선용 반사방지막(39), 마스크질화막(38), 버퍼층(37), 비트라인용배선막(36), 확산방지막(36)을 식각한다.
도 2b에 도시된 바와 같이, 비트라인마스크를 이용하여 메인 셀영역의 비트라인배선(41)을 패터닝하면, 웨이퍼모서리의 비트라인배선에 인접된 영역의 워드라인절연막(33)의 과도식각을 방지한다. 즉, WEE마스크(40)와 비트라인 마스크가 중복되는 영역을 감소시키므로써, 후속 비트라인절연막 증착시 두껍게 증착할 수 있다.
이어 상기 비트라인배선(41)상에 저압증착법을 이용한 질화막을 300℃∼800℃에서 200Å∼700Å두께로 증착한 다음, 상기 질화막을 전면식각하여 상기 비트라인배선의 측벽에 접하는 질화막스페이서(42)를 형성한다.
이어 상기 질화막스페이서(42) 및 비트라인배선(41)을 포함한 전면에 비트라인절연막(43)으로서 갭필특성이 우수한 고밀도플라즈마산화막을 아르곤 또는 헬륨가스로 300℃∼600℃에서 4000Å∼10000Å두께로 증착하면, 웨이퍼모서리에 인접된 지역의 비트라인배선의 모서리 부분에 증착되는 비트라인절연막(43)의 증착 두께를 증가시킬 수 있다.
도 2c에 도시된 바와 같이, 상기 비트라인절연막(43)을 50nm∼300nm크기의 실리카, 알루미나, 세리아와 같은 연마제가 첨가된 pH 8∼11로 유지되는 슬러리를 이용하여 화학적기계적연마한다. 이 때, 상기 웨이퍼모서리 인접 지역의 마스크질화막 상부의 비트라인절연막(43) 두께를 메인 셀지역의 비트라인배선의 마스크질화막 상부의 비트라인절연막 두께와 동일하게 조절할 수 있다. 한편, 상기 비트라인절연막을 화학적기계적연마할 때, WEE마스크가 오픈된 영역의 절연막 손실은 크다.
상술한 바와 같이, 웨이퍼모서리에 인접한 비트라인배선의 마스크질화막상부에 화학적기계적연마후, 비트라인배선의 리프팅을 방지할 수 있는 두께의 절연막이 잔류한다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같이, 본 발명의 비트라인 형성 방법은 웨이퍼모서리지역을 오픈하기 위한 WEE마스크를 후속 비트라인배선을 위한 비트라인마스크보다 0.5∼3㎛정도 작게 오픈하므로써, 후속 비트라인절연막의 화학적기계적연마시 비트라인배선의 리프팅을 방지할 수 있는 두께의 절연막을 확보할 수 있는 효과가 있다.

Claims (9)

  1. 반도체소자의 제조 방법에 있어서,
    소정공정이 완료된 반도체기판상에 워드라인절연막을 형성한후, 상기 워드라인절연막상에 비트라인배선용 다층막을 형성하는 제 1 단계;
    WEE마스크를 이용하여 상기 반도체기판의 모서리 셀영역을 오픈시키되, 상기 WEE마스크와 후속 비트라인마스크의 EBR중복영역을 감소시키기 위한 폭으로 오픈시키는 제 2 단계;
    상기 WEE마스크를 이용하여 상기 반도체기판의 모서리 셀영역상의 비트라인배선용 다층막을 선택적으로 식각하여 상기 워드라인절연막을 노출시키는 제 3 단계;
    비트라인마스크를 이용하여 상기 반도체기판의 중심 셀영역의 비트라인배선용 다층막을 선택적으로 식각하여 비트라인배선을 형성하는 제 4 단계; 및
    상기 비트라인배선상에 비트라인절연막을 형성한 후, 상기 비트라인절연막을 화학적기계적연마하는 제 5 단계
    를 포함하여 이루어짐을 특징으로 하는 비트라인의 형성 방법.
  2. 제 1 항에 있어서,
    상기 제 2 단계에서,
    상기 WEE마스크는 후속 비트라인마스크보다 0.5㎛∼3㎛만큼 작게 오픈시키는 것을 특징으로 하는 비트라인의 형성 방법.
  3. 제 1 항에 있어서,
    상기 제 1 단계는,
    상기 비트라인 배선용 다층막을 형성하기 전에, 상기 워드라인을 선택적으로 식각하여 콘택홀을 형성한 후, 상기 콘택홀에 매립되는 비트라인콘택플러그를 형성하는 단계; 및
    상기 비트라인콘택플러그상에 확산방지막, 배선금속막, 버퍼층, 마스크질화막, 반사방지막을 순차적으로 형성하는 단계
    를 포함하여 이루어짐을 특징으로 하는 비트라인의 형성 방법.
  4. 제 2 항에 있어서,
    상기 확산방지막은 Ti, TiN, TiSi, WN, TaN, TiSiN 또는 TiAlN 중 어느 하나의 금속층을 이용하되, 화학적기상증착법 또는 스퍼터링법을 이용하여 300℃∼600℃에서 100Å∼1000Å두께로 증착하거나, 또는 상기 금속층들을 조합하여 증착하는 것을 특징으로 하는 비트라인의 형성 방법.
  5. 제 2 항에 있어서,
    상기 배선금속막은 텅스텐 또는 구리 중 어느 하나의 금속을 이용하되, 화학적기상증착법 또는 스퍼터링을 이용하여 300℃∼600℃에서 500Å∼2000Å두께로 증착하는 것을 특징으로 하는 비트라인의 형성 방법.
  6. 제 2 항에 있어서,
    상기 버퍼층은 PE-TEOS 또는 PE-SiH4중 어느 하나의 USG막을 이용하되, 300℃∼800℃에서 300Å∼1000Å두께로 증착하는 것을 특징으로 하는 비트라인의 형성 방법.
  7. 제 2 항에 있어서,
    상기 마스크질화막은 SixNy, SiON 또는 실리콘부화질화막 중 어느 하나의 질화막을 이용하되, 저압 또는 플라즈마방법으로 400℃∼800℃에서 300Å∼3000Å두께로 증착하는 것을 특징으로 하는 비트라인의 형성 방법.
  8. 제 1 항에 있어서,
    상기 제 5 단계에서,
    상기 비트라인절연막은 고밀도플라즈마산화막을 이용하되, 아르곤 또는 헬륨가스를 베이스로 하여 300℃∼600℃에서 4000Å∼10000Å두께로 증착하는 것을 특징으로 하는 비트라인의 형성 방법.
  9. 제 1 항에 있어서,
    상기 제 5 단계에서,
    상기 비트라인절연막의 화학적기계적연마시, 50nm∼300nm크기의 실리카, 알루미나 또는 세리아 중 어느 하나의 연마제가 첨가된 pH 8∼11로 유지되는 슬러리를 이용하는 것을 특징으로 하는 비트라인의 형성 방법.
KR1020000036832A 2000-06-30 2000-06-30 반도체소자의 비트라인 형성 방법 KR20020002608A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020000036832A KR20020002608A (ko) 2000-06-30 2000-06-30 반도체소자의 비트라인 형성 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020000036832A KR20020002608A (ko) 2000-06-30 2000-06-30 반도체소자의 비트라인 형성 방법

Publications (1)

Publication Number Publication Date
KR20020002608A true KR20020002608A (ko) 2002-01-10

Family

ID=19675135

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020000036832A KR20020002608A (ko) 2000-06-30 2000-06-30 반도체소자의 비트라인 형성 방법

Country Status (1)

Country Link
KR (1) KR20020002608A (ko)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030073996A (ko) * 2002-03-14 2003-09-19 동부전자 주식회사 메탈 라인 제조 방법
KR100695484B1 (ko) * 2004-01-13 2007-03-15 주식회사 하이닉스반도체 반도체 소자의 콘택 형성 방법
KR100811409B1 (ko) * 2001-12-31 2008-03-07 주식회사 하이닉스반도체 반도체 소자의 패턴 형성 방법
KR100930386B1 (ko) * 2007-06-29 2009-12-08 주식회사 하이닉스반도체 반도체 소자의 층간절연막 형성방법

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100811409B1 (ko) * 2001-12-31 2008-03-07 주식회사 하이닉스반도체 반도체 소자의 패턴 형성 방법
KR20030073996A (ko) * 2002-03-14 2003-09-19 동부전자 주식회사 메탈 라인 제조 방법
KR100695484B1 (ko) * 2004-01-13 2007-03-15 주식회사 하이닉스반도체 반도체 소자의 콘택 형성 방법
KR100930386B1 (ko) * 2007-06-29 2009-12-08 주식회사 하이닉스반도체 반도체 소자의 층간절연막 형성방법

Similar Documents

Publication Publication Date Title
EP1570517B1 (en) A method for depositing a metal layer on a semiconductor interconnect structure having a capping layer
KR20030056149A (ko) 반도체 소자 제조 방법
US20020142582A1 (en) Method for forming copper lines for semiconductor devices
JP5178025B2 (ja) 半導体メモリ素子の製造方法
KR20020002608A (ko) 반도체소자의 비트라인 형성 방법
US7482692B2 (en) Tungsten plug structure of semiconductor device and method for forming the same
KR20020002602A (ko) 반도체소자의 비트라인 형성 방법
KR20020002576A (ko) 반도체소자의 비트라인 형성 방법
KR100578230B1 (ko) 듀얼다마신공정을 이용한 비트라인 형성 방법
KR100402242B1 (ko) 반도체 소자 제조방법
KR100307827B1 (ko) 반도체소자의 금속배선 콘택 형성방법
KR20040051189A (ko) 루테늄 비트라인을 구비하는 반도체 소자 및 그의 제조 방법
KR20020056637A (ko) 반도체 소자의 금속배선 형성방법
KR100395906B1 (ko) 반도체소자의 금속층 형성 방법
KR100359166B1 (ko) 반도체 소자의 콘택 플러그 형성방법
KR100275331B1 (ko) 반도체소자의금속배선형성방법
KR20030003331A (ko) 반도체 소자의 구리 배선 형성 방법
KR20020002538A (ko) 반도체소자의 콘택플러그 형성 방법
KR100269662B1 (ko) 반도체 장치의 도전체 플러그 형성 방법
KR20020044859A (ko) 반도체 소자의 금속배선 형성방법
KR100928108B1 (ko) 금속 배선 형성 방법
KR100753132B1 (ko) 듀얼 다마신 공정을 이용한 금속배선 형성 방법
KR100332131B1 (ko) 반도체 소자의 금속층 형성 방법
KR20030052811A (ko) 반도체소자의 제조방법
KR100899566B1 (ko) 반도체 소자의 비트라인 형성 방법

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid