KR100811409B1 - 반도체 소자의 패턴 형성 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 패턴 형성 방법에 관한 것으로, 보다 상세하게는 텅스텐 (W)과 티타늄나이트라이드 (TiN) 비트 라인 (Bit-line)을 형성하는 과정에서 콘택홀이 형성되는 최종 도전층 상부에 식각 선택비가 큰 절연막인 질화막/산화막으로 버퍼 (buffer)층을 형성하고, 상기 버퍼층을 반응성 이온 식각 플라즈마 소오스 (source) 또는 O2 플라즈마 데스컴 (descum) 공정으로 식각하여 하드 마스크 패턴을 얻은 후, 상기 하드 마스크를 이용하여 도전층을 식각해서 경사진 (tapered) 프로파일을 제조하는 반도체 소자의 패턴 형성 방법에 관한 것이다.
본 발명에 의하여 제조된 경사진 프로파일을 도입 하면, 종횡비 (aspect ratio)를 낮출 수 있고, 매립 시에 보이드 발생을 방지하여 공정 마진 (margin)을 높일 수 있다.
Description
도 1은 종래의 산화막/질화막으로 버퍼층을 형성한 후 얻은 수직 텅스텐/티타늄나이트라이드 프로파일 사진.
도 2는 본 발명의 질화막/산화막으로 버퍼층을 형성한 후 얻은 경사진 텅스텐/티타늄나이트라이드 프로파일 사진.
본 발명은 반도체 소자의 패턴 형성 방법에 관한 것으로, 보다 상세하게는 텅스텐 (W)과 티타늄나이트라이드 (TiN) 비트 라인 (Bit-line)을 형성하는 과정에서 콘택 홀 (Contact Hole)이 형성되는 최종 도전층 상부에 식각 선택비가 큰 절연막인 질화막/산화막으로 버퍼 (buffer)층을 형성하고, 상기 버퍼층을 반응성 이온 식각 (Reactive Ion Etching;이하“RIE”라 칭함) 플라즈마 소오스 (source) 또는 O2 플라즈마 데스컴 (descum) 공정으로 식각하여 하드 마스크 (hard mask) 패턴을 얻은 후, 상기 하드 마스크를 이용하여 도전층을 식각해서 경사진 (tapered) 프로 파일을 제조하는 반도체 소자의 패턴 형성 방법에 관한 것이다.
반도체 장치의 고집적화 추세는 미세 패턴 형성 기술의 발전에 큰 영향을 받고 있으며, 반도체 메모리 장치의 고집적화와 대용량화에 따라 반도체 메모리 장치의 단위 셀 크기도 계속 감소하고 있는 추세이다. 특히, 집적도의 증가를 주도하는 반도체 메모리 장치인 디램 (Dynamic Random Access Memory; DRAM)의 경우 메모리 셀 크기의 축소에 따라 수직 구조가 극도로 복잡해지면서, 캐패시터의 유효면적을 증가시키기 위한 방법으로 비트 라인을 형성한 후에 캐패시터를 형성하는 방법이 주로 사용되면서 비트 라인을 형성하기 위한 콘택홀 형성 방법이 중요한 관점으로 부각되고 있다.
또한, 종래 스토리지 노드 콘택 (Storage Node Contact;이하“SNC”라 칭함)을 형성 할 때 비트 라인을 구성하는 물질은 단순히 텅스텐과 티타늄나이트라이드으로만 사용되었으며, SNC와 비트 라인의 중첩 마진 (margin)은 중요한 사항이 아니었다.
그러나, 최근 0.18㎛ 이하의 선폭을 가지는 반도체 소자가 제조 되면서, 공정 중에 자기 정렬 콘택 (Self-Aligned Contact; 이하“SAC”이라 칭함) 공정이 반드시 필요하게 되었고, 상기 공정을 위하여 버퍼층으로 산화막/질화막을 사용하게 되었다.
그러나, 이 때 형성된 비트 라인은 종횡비 (aspect ratio)가 커서, 이후 실시되는 층간 절연막 매립 시에 공정 마진에 대한 문제가 발생하였다. 또한, 콘택 내부에서는 버퍼층인 산화막/질화막을 식각할 때 높은 밀도의 플라즈마 소스 (High Density Plasma Source;이하“HDPS”라 칭함)를 이용하는 식각 장치를 사용하여 수직 프로파일 (vertical profile)을 형성 (도 1 참조)하기 때문에 매립 시에 보이드 (void)가 발생하고, 이 후 생성된 SNC 간에 쇼트 (short)가 발생하였다.
이에 본 발명자들은 상기와 같이 반도체 소자의 SNC 형성 과정 중 보이드가 발생하는 공정의 단점은 극복하고, 종횡비는 증가하면서, 더 안정하게 매립되어 보이드가 생성되는 것이 방지되는 반도체 소자의 패턴을 형성하는 공정을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위하여 본 발명에서는 새로운 에칭 공정을 이용하여 하드 마스크의 선폭을 줄이면서, 프로파일은 경사진 형상을 유지하는 방법을 제공한다.
이하 본 발명에서는
반도체 소자의 도전층을 패터닝하는 방법에 있어서,
(a) 반도체 기판에 층간 절연막을 형성하는 단계;
(b) 상기 층간 절연막 상부에 도전층을 형성하는 단계;
(c) 상기 도전층의 상부에 질화막/산화막의 이중 층으로 이루어진 버퍼층을 형성하는 단계;
(d) 상기 버퍼층을 도전배선 마스크를 사용하여 반응성 이온 식각 플라즈마 소오스 또는 O2 플라즈마 데스컴 공정으로 사진 식각하여 하드 마스크 패턴을 얻는 단계; 및
(e) 상기 하드 마스크를 이용하여 마그네틱 상승 이온 식각 공정으로 도전층을 식각하여 경사진 프로파일을 갖는 도전층 패턴을 얻는 단계를 포함하는 반도체 소자의 패턴 형성 방법을 제공한다.
이하 본 발명을 상세히 설명하면 소정 영역에 활성 영역을 구비한 반도체 기판 상부에 산화막을 이용하여 층간 절연막을 형성한 후, 층간 절연막 전 표면에 도전층을 형성한다. 이때 도전층으로는 W-Six/Poly 및 W/Poly, 바람직하게는 W/TiN을 사용하는 것이 바람직하다.
또한, 상기 도전층 상부에 질화막/산화막의 이중 층으로 1500∼4000Å의 두께의 버퍼층을 형성한다.
이때, 상기 산화막은 실리콘 산화막 (SiO2)을 이용하여 1000∼2000Å의 두께로 형성되며, 상기 질화막은 SiN 및 SiON, 바람직하게는 Si3N4를 이용하여 500∼2000Å의 두께로 형성된다.
그 후, 상기 질화막/산화막의 이중 층을 RIE 플라즈마 소오스를 사용하여 40nm 정도 선폭을 감소시키거나, O2 플라즈마를 이용한 데스컴 공정을 이용하여 60nm이상 선폭을 감소 시키는 식각 공정을 수행하여 하드 마스크 패턴을 얻는다.
또한, 상기 하드 마스크 패턴을 이용하여 마그네틱 상승 이온 식각 (Magnetic Enhancement Reactive Ion Etching;이하“MERIE”라 칭함) 에칭기 (etcher)에서 소오스 가스로 SF6를 이용하여, 상기 도전층을 식각하여 경사진 텅스텐/티타늄나이트라이드 프로파일을 얻는다 (도 2 참조). 이때의 식각 조건은 유량 10∼50 sccm, 적정 압력 20∼40 mT 및 파워 범위 (power range) 180∼220W의 하에서 수행되는 것이 바람직하다.
이상에서 살펴본 바와 같이, 본 발명은 집적도가 향상되는 디램 (DRAM) 기술에서 라인 형성 시에 기존과 달리 도전층 상부에 식각 선택비가 큰 절연막인 질화막/산화막으로 버퍼층을 형성하고, 상기 버퍼층을 하드 마스크로 도전층을 식각해서 경사진 프로파일을 제조하여, 낮은 종횡비를 가져와 매립 시에 보이드가 발생하는 것을 방지하여, 공정 마진을 높일 수 있다.
Claims (9)
- 반도체 소자의 도전층을 패터닝하는 방법에 있어서,(a) 반도체기판에 층간 절연막을 형성하는 단계;(b) 상기 층간 절연막 상부에 도전층을 형성하는 단계;(c) 상기 도전층의 상부에 질화막/산화막의 이중 층으로 이루어진 버퍼층을 형성하는 단계;(d) 상기 버퍼층을 도전배선 마스크를 사용하여 반응성 이온 식각 플라즈마 소오스 또는 O2 플라즈마 데스컴 공정으로 사진 식각하여 하드 마스크 패턴을 얻는 단계; 및(e) 상기 하드 마스크를 이용하여 마그네틱 상승 이온 식각 공정으로 도전층을 식각하여 경사진 프로파일을 갖는 도전층 패턴을 얻는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 패턴 형성방법.
- 제 1 항에 있어서,상기 (c) 단계의 이중 층을 이루는 산화막은 실리콘 산화막 (SiO2)으로 형성되는 것을 특징으로 하는 반도체 소자의 패턴 형성방법.
- 제 1 항에 있어서,상기 (c) 단계의 이중 층을 이루는 산화막은 1000∼2000Å의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 패턴 형성방법.
- 제 1 항에 있어서,상기 (c) 단계의 이중 층을 이루는 질화막은 Si3N4, SiN 및 SiON 중에 하나로 형성하는 것을 특징으로 하는 반도체 소자의 패턴 형성방법.
- 제 1 항에 있어서,상기 (c) 단계의 이중 층을 이루는 질화막은 500∼2000Å의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 패턴 형성방법.
- 제 1 항에 있어서,상기 (b) 단계의 도전층은 W-Six/Poly, W/Poly 및 W/TiN 중에 하나로 형성하는 것을 특징으로 하는 반도체 소자의 패턴 형성방법.
- 제 1 항에 있어서,상기 (e) 단계의 마그네틱 상승 이온 식각 (Magnetic Enhancement Reactive Ion Etching) 공정은 소오스 가스로 SF6 가스를 이용하는 것을 특징으로 하는 반도체 소자의 패턴 형성방법.
- 제 7 항에 있어서,상기 (e) 단계의 마그네틱 상승 이온 식각 공정에서의 식각 조건은 유량 10∼50 sccm, 적정 압력 20∼40 mT 및 파워 범위 (power range) 180∼220W의 조건 하에서 식각하는 것을 특징으로 하는 반도체 소자의 패턴 형성방법.
- 제 1 항 기재의 방법에 의하여 제조된 반도체 소자.
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| KR20030058603A (ko) | 2003-07-07 |
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