JPH05267251A - 半導体装置におけるコンタクトホールの形成方法 - Google Patents
半導体装置におけるコンタクトホールの形成方法Info
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- JPH05267251A JPH05267251A JP6218892A JP6218892A JPH05267251A JP H05267251 A JPH05267251 A JP H05267251A JP 6218892 A JP6218892 A JP 6218892A JP 6218892 A JP6218892 A JP 6218892A JP H05267251 A JPH05267251 A JP H05267251A
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- JP
- Japan
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- hole
- contact hole
- holes
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- etching
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Abstract
(57)【要約】
【目的】 本発明は、半導体装置の製造におけるコンタ
クトホールの形成方法に関するもので、深さの異なるホ
ールや下地膜の異なるホールを同時にエッチングする
際、下地膜が必要以上に削られたり、ホールの底面積が
減少するといった問題点を除去し、かつ１回の工程でエ
ッチングできる方法を提供することを目的とするもので
ある。 【構成】 前記目的のため本発明は、ホールの孔径が小
さいほどエッチングレートが遅くなる現象（マイクロロ
ーディング効果）を利用して、深さが異なるホールの場
合は深い方のホールの孔径を大きくし、下地膜のエッチ
ングレートが異なる場合はエッチングレートの速い下地
膜の方のホールの孔径を小さくするといったように、そ
れぞれのホールの孔径を変えてエッチングするようにし
た。
クトホールの形成方法に関するもので、深さの異なるホ
ールや下地膜の異なるホールを同時にエッチングする
際、下地膜が必要以上に削られたり、ホールの底面積が
減少するといった問題点を除去し、かつ１回の工程でエ
ッチングできる方法を提供することを目的とするもので
ある。 【構成】 前記目的のため本発明は、ホールの孔径が小
さいほどエッチングレートが遅くなる現象（マイクロロ
ーディング効果）を利用して、深さが異なるホールの場
合は深い方のホールの孔径を大きくし、下地膜のエッチ
ングレートが異なる場合はエッチングレートの速い下地
膜の方のホールの孔径を小さくするといったように、そ
れぞれのホールの孔径を変えてエッチングするようにし
た。
Description
【０００１】
【産業上の利用分野】この発明は、半導体装置の製造に
おける、配線層を接続するためなどのコンタクトホール
の形成方法、特に深さが異なるホールやホールの下地膜
が異なる場合の形成方法に関するものである。
おける、配線層を接続するためなどのコンタクトホール
の形成方法、特に深さが異なるホールやホールの下地膜
が異なる場合の形成方法に関するものである。
【０００２】
【従来の技術】半導体デバイス、特にＤＲＡＭ（ダイナ
ミック・ランダム・アクセス・メモリ）に代表されるＶ
ＬＳＩでは、世代ごとの横方向の縮小率に対して、膜厚
方向の縮小率が小さいため、コンタクトホールのアスペ
クト比はますます大きくなる傾向にある。また、セル構
造についても、容量を増すために、スタックト型などの
３次元的な構造になるために、層間絶縁膜の厚さにもバ
ラツキが存在してくる。このような状況下では、最も深
いコンタクトホールと最も浅いコンタクトホールでは、
３〜４倍の深さの差が生じる場合があり、これらを同時
に開孔する時には、深い方のコンタクトホールでは、ホ
ールの底が基板まで達する間に、浅い方のコンタクトホ
ールが達する例えば下地ゲート膜（ポリシリコン（以下
ｎ+ −ｐｏｌｙＳｉと表記）、タングステンシリサイド
（以下ＷＳｉx と表記）など）上では既に４００〜５０
０％のオーバーエッチングを行っていることになり、そ
のゲート膜に対し、層間絶縁膜は高い選択比が要求され
る。このように、高い選択比をもってエッチングするた
めに、ガス組成を変えたり、圧力やパワーを工夫してエ
ッチングしたり、浅いコンタクトホールと深いコンタク
トホールを別々の工程に分けて開孔するというプロセス
が用いられている。
ミック・ランダム・アクセス・メモリ）に代表されるＶ
ＬＳＩでは、世代ごとの横方向の縮小率に対して、膜厚
方向の縮小率が小さいため、コンタクトホールのアスペ
クト比はますます大きくなる傾向にある。また、セル構
造についても、容量を増すために、スタックト型などの
３次元的な構造になるために、層間絶縁膜の厚さにもバ
ラツキが存在してくる。このような状況下では、最も深
いコンタクトホールと最も浅いコンタクトホールでは、
３〜４倍の深さの差が生じる場合があり、これらを同時
に開孔する時には、深い方のコンタクトホールでは、ホ
ールの底が基板まで達する間に、浅い方のコンタクトホ
ールが達する例えば下地ゲート膜（ポリシリコン（以下
ｎ+ −ｐｏｌｙＳｉと表記）、タングステンシリサイド
（以下ＷＳｉx と表記）など）上では既に４００〜５０
０％のオーバーエッチングを行っていることになり、そ
のゲート膜に対し、層間絶縁膜は高い選択比が要求され
る。このように、高い選択比をもってエッチングするた
めに、ガス組成を変えたり、圧力やパワーを工夫してエ
ッチングしたり、浅いコンタクトホールと深いコンタク
トホールを別々の工程に分けて開孔するというプロセス
が用いられている。
【０００３】
【発明が解決しようとする課題】しかしながら、下地膜
に対する酸化シリコン系層間絶縁膜の選択比を高くする
ために、プラズマ生成条件として、例えば、高圧力や高
（ＣＨＦ3 ／ＣＦ4 ）比で下部電極温度を極冷して、エ
ッチングすると、酸化シリコン系層間絶縁膜のエッチン
グレートが低下したり、ホールの先端部が先細り、底面
積が減少したり、ホールの側壁がボーイング形状になっ
てしまう。また、深いホールと浅いホールを別々の工程
に分けて、エッチングする方法では、エッチング工程が
最低２回は必要となり、工程的に複雑で長くなってしま
う。
に対する酸化シリコン系層間絶縁膜の選択比を高くする
ために、プラズマ生成条件として、例えば、高圧力や高
（ＣＨＦ3 ／ＣＦ4 ）比で下部電極温度を極冷して、エ
ッチングすると、酸化シリコン系層間絶縁膜のエッチン
グレートが低下したり、ホールの先端部が先細り、底面
積が減少したり、ホールの側壁がボーイング形状になっ
てしまう。また、深いホールと浅いホールを別々の工程
に分けて、エッチングする方法では、エッチング工程が
最低２回は必要となり、工程的に複雑で長くなってしま
う。
【０００４】これらの方法はいずれも、スループットの
低下や配線の信頼性の劣化につながり、たとえホールの
形状を崩すことなく辛うじて、選択比を得たとしても、
下地膜の削れ量は５００Å〜１，５００Åにも達し、Ｗ
Ｓｉx やｎ+ −ｐｏｌｙＳｉなどの導電膜を貫通してし
まったり、ダメージ層の除去マージンが減少してしま
い、配線の信頼性を損ねてしまうという問題点があっ
た。
低下や配線の信頼性の劣化につながり、たとえホールの
形状を崩すことなく辛うじて、選択比を得たとしても、
下地膜の削れ量は５００Å〜１，５００Åにも達し、Ｗ
Ｓｉx やｎ+ −ｐｏｌｙＳｉなどの導電膜を貫通してし
まったり、ダメージ層の除去マージンが減少してしま
い、配線の信頼性を損ねてしまうという問題点があっ
た。
【０００５】この発明は、深さの異なるホールを同時に
開孔する場合に、下地膜との選択比を得ようとすると、
ホールの加工形状が劣化し配線の信頼性を損なったり、
深いホールと浅いホールを別々に開孔すると、工程が複
雑になり、スループットが低下したり、デバイスの信頼
性を損なうという問題点を除去するために、高いエッチ
ングレートで下地膜を必要以上に削らず、かつ、ホール
の底面積を減少させず、１回のみの工程でエッチングす
る方法を提供することを目的とする。
開孔する場合に、下地膜との選択比を得ようとすると、
ホールの加工形状が劣化し配線の信頼性を損なったり、
深いホールと浅いホールを別々に開孔すると、工程が複
雑になり、スループットが低下したり、デバイスの信頼
性を損なうという問題点を除去するために、高いエッチ
ングレートで下地膜を必要以上に削らず、かつ、ホール
の底面積を減少させず、１回のみの工程でエッチングす
る方法を提供することを目的とする。
【０００６】
【課題を解決するための手段】この発明は前記目的達成
のため、半導体記憶装置製造プロセスで、深さの異なる
ホールを開孔する方法として、孔径が小さい程、エッチ
ングレートが遅くなる現象（マイクロローディング効
果）を利用して、被エッチング層間絶縁膜の厚さや下地
膜の材質によってホール径を変えて、ホール径により、
下地膜への到達時間および下地膜の削れ量を制御して、
同時に行うようにしたものである。
のため、半導体記憶装置製造プロセスで、深さの異なる
ホールを開孔する方法として、孔径が小さい程、エッチ
ングレートが遅くなる現象（マイクロローディング効
果）を利用して、被エッチング層間絶縁膜の厚さや下地
膜の材質によってホール径を変えて、ホール径により、
下地膜への到達時間および下地膜の削れ量を制御して、
同時に行うようにしたものである。
【０００７】
【作用】本発明は、前述したようにマイクロローディン
グ効果を利用して、ホールを開孔するようにしたので、
深さや下地膜の異なるホールを同時にエッチングするこ
とができるとともに、下地膜の削れ量を少なくすること
ができる。
グ効果を利用して、ホールを開孔するようにしたので、
深さや下地膜の異なるホールを同時にエッチングするこ
とができるとともに、下地膜の削れ量を少なくすること
ができる。
【０００８】
【実施例】本発明の実施例を説明する前に、コンタクト
ホールを有する半導体装置の例としてメモリセル部の構
造例を示し、以下それを簡単に説明しておく。
ホールを有する半導体装置の例としてメモリセル部の構
造例を示し、以下それを簡単に説明しておく。
【０００９】この構造は、ごく一般的なメモリセルの構
造例であり、周知のようにＳｉ基板１上に、素子分離の
ためのフィールド酸化膜２を形成し、素子形成領域にワ
ード線３、拡散層１１などを形成してその上に第１層間
絶縁膜４を形成し、さらにその上にキャパシタ部５、第
２層間絶縁膜６、ビット線７、第３層間絶縁膜と形成し
ていき、配線としてのメタル１０を形成する。
造例であり、周知のようにＳｉ基板１上に、素子分離の
ためのフィールド酸化膜２を形成し、素子形成領域にワ
ード線３、拡散層１１などを形成してその上に第１層間
絶縁膜４を形成し、さらにその上にキャパシタ部５、第
２層間絶縁膜６、ビット線７、第３層間絶縁膜と形成し
ていき、配線としてのメタル１０を形成する。
【００１０】ここで、基板１表面の前記拡散層１１と電
気的接続をするために、第１層間絶縁膜４や第２層間絶
縁膜６にコンタクトホール９などを形成する。このよう
なコンタクトホールは、図示してないがキャパシタ部５
の上層のセルプレートの延長上や、第３層間絶縁膜８な
どにも配線のためのコンタクトホールが形成されてい
る。つまり各所にコンタクトホールがあり、それぞれ深
さが異なったり、下地膜の材質が異なったりする。
気的接続をするために、第１層間絶縁膜４や第２層間絶
縁膜６にコンタクトホール９などを形成する。このよう
なコンタクトホールは、図示してないがキャパシタ部５
の上層のセルプレートの延長上や、第３層間絶縁膜８な
どにも配線のためのコンタクトホールが形成されてい
る。つまり各所にコンタクトホールがあり、それぞれ深
さが異なったり、下地膜の材質が異なったりする。
【００１１】以上の例で説明したような深さの異なる層
間絶縁膜（図３では４，６，８）を同時にエッチングし
てコンタクトホール（以下単にホールと称する）を形成
する必要があるのは、主として以下に述べる２つの工程
である。
間絶縁膜（図３では４，６，８）を同時にエッチングし
てコンタクトホール（以下単にホールと称する）を形成
する必要があるのは、主として以下に述べる２つの工程
である。
【００１２】（１）ワード線（図３では３）、キャパシ
タ部（図３では５）、層間絶縁膜（図３では４，６）を
形成した後、以下のホールを形成する場合。
タ部（図３では５）、層間絶縁膜（図３では４，６）を
形成した後、以下のホールを形成する場合。
【００１３】（ａ）メモリセル内の基板（図３では１）
の拡散層（図３では１１）とビット線（図３では７）と
を接続するためのホール（図３では９）。
の拡散層（図３では１１）とビット線（図３では７）と
を接続するためのホール（図３では９）。
【００１４】（ｂ）周辺回路部で基板とビット線とを接
続するためのホール。
続するためのホール。
【００１５】（ｃ）アレイ部においてワード線とビット
線とを接続するためのホール。
線とを接続するためのホール。
【００１６】（ｄ）メモリセル端部でセルプレートとビ
ット線とを接続するためのホール。
ット線とを接続するためのホール。
【００１７】（２）前記（１）のホールを形成し、ビッ
ト線（図３では７）、その上の層間絶縁膜（図３では
８）を形成した後、以下のホールを形成する場合。
ト線（図３では７）、その上の層間絶縁膜（図３では
８）を形成した後、以下のホールを形成する場合。
【００１８】（ａ）アレイ部において基板（図３では
１）と配線メタル（図３では１０）とを接続するための
ホール。
１）と配線メタル（図３では１０）とを接続するための
ホール。
【００１９】（ｂ）周辺回路部およびアレイ部で、基板
と配線メタルとを接続するためのホール。
と配線メタルとを接続するためのホール。
【００２０】（ｃ）アレイ部および周辺回路部のワード
線と配線メタルとを接続するためのホール。
線と配線メタルとを接続するためのホール。
【００２１】（ｄ）アレイ部および周辺回路部のビット
線と配線メタルとを接続するためのホール。
線と配線メタルとを接続するためのホール。
【００２２】以上述べた各ホールは、表１に例示するよ
うに層間絶縁膜の厚さや下地膜の材質が異なっている。
うに層間絶縁膜の厚さや下地膜の材質が異なっている。
【００２３】
【表１】
【００２４】ここで、これらのホールを開孔する場合、
本発明の実施例として、例えば平行平板型の放電方式の
プラズマ処理装置を用い、圧力１．７Torr，エッチング
ガスＡｒ／ＣＨＦ3 ／ＣＦ4 ＝８００／６０／６０（SC
CM），高周波電力９００Ｗのプラズマ生成条件下で、エ
ッチングすると、図２に示すように、孔径が小さくなる
に従って、酸化シリコン系層間絶縁膜のエッチングレー
トが減少するマイクロローディング効果が発生する。
本発明の実施例として、例えば平行平板型の放電方式の
プラズマ処理装置を用い、圧力１．７Torr，エッチング
ガスＡｒ／ＣＨＦ3 ／ＣＦ4 ＝８００／６０／６０（SC
CM），高周波電力９００Ｗのプラズマ生成条件下で、エ
ッチングすると、図２に示すように、孔径が小さくなる
に従って、酸化シリコン系層間絶縁膜のエッチングレー
トが減少するマイクロローディング効果が発生する。
【００２５】図２は、ホール径１．０μm のときのエッ
チングレート（１１０００Å／min）を１．０としたと
きのホール径０．３〜０．９μm に対するエッチングレ
ートの値をプロットしたものである。
チングレート（１１０００Å／min）を１．０としたと
きのホール径０．３〜０．９μm に対するエッチングレ
ートの値をプロットしたものである。
【００２６】以上のことから、前述した（１）の（ａ）
（ｂ）、（２）の（ａ）（ｂ）のように同じ下地膜の場
合は、深い方のホールの孔径を大きくし、（１）の
（ｂ）（ｃ）、（２）の（ｂ）（ｃ）のように深さが同
じで、下地膜が異なる場合は、下地膜のエッチングレー
ト（表２参照）が遅い方の孔径を大きく設定すると、深
さと下地膜の違いに対応したエッチングが可能である。
（ｂ）、（２）の（ａ）（ｂ）のように同じ下地膜の場
合は、深い方のホールの孔径を大きくし、（１）の
（ｂ）（ｃ）、（２）の（ｂ）（ｃ）のように深さが同
じで、下地膜が異なる場合は、下地膜のエッチングレー
ト（表２参照）が遅い方の孔径を大きく設定すると、深
さと下地膜の違いに対応したエッチングが可能である。
【００２７】
【表２】
【００２８】例えば前記（１）の場合、図１に示すよう
に、孔径を設定すると同図（ａ）と（ｂ）のように、下
地膜の材質が同じで、深さが異なる場合、あるいは、図
１（ｂ）と（ｃ）のように深さが同じで下地膜の材質が
異なる場合のいずれも、下地膜の削れ量は、最深部の図
１（ａ）のジャストのエッチング時間に２０％オーバー
エッチングを行った場合でも図１（ａ），（ｂ），
（ｃ）それぞれ、７０Å，７０Å，７５Åとなり、ほぼ
同量かつ、少量にすることができる。また、図１（ｄ）
のように、深さも浅く、下地膜の材質のエッチングレー
トの速い場合でも、孔径を小さくすることにより、下地
膜の削れ量を３５０Åにおさえることができ、これらの
削れ量は従来の削れ量５００Å〜７００Åに比べると、
大幅に減少し、デバイスの信頼性にも影響のない量であ
る。なお、前記（２）の場合も、前記（１）の場合と同
様な考え方で同様の効果が期待できる。
に、孔径を設定すると同図（ａ）と（ｂ）のように、下
地膜の材質が同じで、深さが異なる場合、あるいは、図
１（ｂ）と（ｃ）のように深さが同じで下地膜の材質が
異なる場合のいずれも、下地膜の削れ量は、最深部の図
１（ａ）のジャストのエッチング時間に２０％オーバー
エッチングを行った場合でも図１（ａ），（ｂ），
（ｃ）それぞれ、７０Å，７０Å，７５Åとなり、ほぼ
同量かつ、少量にすることができる。また、図１（ｄ）
のように、深さも浅く、下地膜の材質のエッチングレー
トの速い場合でも、孔径を小さくすることにより、下地
膜の削れ量を３５０Åにおさえることができ、これらの
削れ量は従来の削れ量５００Å〜７００Åに比べると、
大幅に減少し、デバイスの信頼性にも影響のない量であ
る。なお、前記（２）の場合も、前記（１）の場合と同
様な考え方で同様の効果が期待できる。
【００２９】また、下地導電膜がプラズマ照射により変
質しやすい材料の場合、例えば、ＷＳｉx 膜では、プラ
ズマ照射により、膜が変質し、エッチングレートが５０
％ぐらい増加してしまう場合がある。このように変質し
やすい膜を下地に持つ場合、孔径を小さく設定しマイク
ロローディング効果を生じさせ下地膜がプラズマにさら
される時間を短かくし、変質を防ぐことができる。
質しやすい材料の場合、例えば、ＷＳｉx 膜では、プラ
ズマ照射により、膜が変質し、エッチングレートが５０
％ぐらい増加してしまう場合がある。このように変質し
やすい膜を下地に持つ場合、孔径を小さく設定しマイク
ロローディング効果を生じさせ下地膜がプラズマにさら
される時間を短かくし、変質を防ぐことができる。
【００３０】さらに、プラズマ照射により、下地膜が損
傷を受けることがあり、工程によってはデバイスの信頼
性をそこなうので、このダメージをうけた層を除去する
ため、再度、数百Åエッチングする場合がある。このよ
うな場合、孔径を小さくし、マイクロローディング効果
を生じさせれば、下地膜がエッチングされている時間が
短くなり、ダメージ層の除去マージンを確保できる。
傷を受けることがあり、工程によってはデバイスの信頼
性をそこなうので、このダメージをうけた層を除去する
ため、再度、数百Åエッチングする場合がある。このよ
うな場合、孔径を小さくし、マイクロローディング効果
を生じさせれば、下地膜がエッチングされている時間が
短くなり、ダメージ層の除去マージンを確保できる。
【００３１】
【発明の効果】以上、詳細に説明したようにこの発明に
よれば、孔径の小さい程エッチングレートの遅くなるマ
イクロローディング効果を利用することにより、 （１）深さの異なるホールを同時にエッチングすること
ができる。
よれば、孔径の小さい程エッチングレートの遅くなるマ
イクロローディング効果を利用することにより、 （１）深さの異なるホールを同時にエッチングすること
ができる。
【００３２】（２）下地膜のエッチングレートの異なる
ホールを同時にエッチングすることができる。
ホールを同時にエッチングすることができる。
【００３３】（３）下地膜の削れ量を少なく（従来の１
／４以下）することができる。
／４以下）することができる。
【００３４】（４）下地膜が導電膜の場合、その材質変
化を抑制することができる。
化を抑制することができる。
【００３５】（５）ホール底面（下地膜）でのダメージ
除去工程マージンを広げることができる。
除去工程マージンを広げることができる。
【００３６】以上の効果により、配線抵抗が安定し、半
導体集積回路素子の製造歩留りや信頼性の向上が期待で
きる。
導体集積回路素子の製造歩留りや信頼性の向上が期待で
きる。
【図１】本発明の実施例説明図
【図２】マイクロローディング効果説明図
【図３】メモリセル部構造例
Claims (4)
- 【請求項１】 半導体装置の製造において、同一半導体
基板上で、下地膜が同じでかつ深さの異なるコンタクト
ホールをエッチングで形成する場合、深い方のホールの
孔径を浅い方のホールの径孔より大きくすることを特徴
とする半導体装置におけるコンタクトホールの形成方
法。 - 【請求項２】 半導体装置の製造において、同一半導体
基板上で、複数のコンタクトホールのそれぞれの深さが
同じで、かつ該コンタクトホールの下地膜のエッチング
レートがそれぞれ異なる場合、エッチングレートの速い
下地膜の方のコンタクトホールの孔径を、エッチングレ
ートの遅い下地膜の方のコンタクトホールの孔径より小
さくすることを特徴とする半導体装置におけるコンタク
トホールの形成方法。 - 【請求項３】 半導体装置の製造において、半導体基板
上のコンタクトホールの下地膜がプラズマ照射により変
質し易い材質の場合、該コンタクトホールの孔径を、プ
ラズマ照射で変質しにくい材質の下地膜の場合のコンタ
クトホールの孔径より小さい孔径とすることを特徴とす
る半導体装置におけるコンタクトホールの形成方法。 - 【請求項４】 半導体装置の製造において、半導体基板
上のコンタクトホールの下地膜に生じた損傷を除去する
ためエッチングを行なう場合、該コンタクトホールの孔
径を、損傷のない下地膜の場合のコンタクトホールの孔
径より小さい孔径とすることを特徴とする半導体装置に
おけるコンタクトホールの形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6218892A JPH05267251A (ja) | 1992-03-18 | 1992-03-18 | 半導体装置におけるコンタクトホールの形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6218892A JPH05267251A (ja) | 1992-03-18 | 1992-03-18 | 半導体装置におけるコンタクトホールの形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05267251A true JPH05267251A (ja) | 1993-10-15 |
Family
ID=13192919
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6218892A Pending JPH05267251A (ja) | 1992-03-18 | 1992-03-18 | 半導体装置におけるコンタクトホールの形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05267251A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6515826B1 (en) | 2000-08-14 | 2003-02-04 | International Business Machines Corporation | Magnetic head induction coil fabrication method utilizing aspect ratio dependent etching |
| US6828240B2 (en) * | 2002-08-02 | 2004-12-07 | Advanced Micro Devices, Inc. | Method of manufacturing multi-level contacts by sizing of contact sizes in integrated circuits |
| JP2011044589A (ja) * | 2009-08-21 | 2011-03-03 | Oki Semiconductor Co Ltd | 半導体素子および半導体素子の製造方法 |
| KR101029384B1 (ko) * | 2003-07-02 | 2011-04-15 | 어드밴스드 마이크로 디바이시즈, 인코포레이티드 | 집적 회로의 컨택 사이즈들의 사이즈를 정함으로써 멀티레벨 컨택들을 제조하는 방법 |
-
1992
- 1992-03-18 JP JP6218892A patent/JPH05267251A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6515826B1 (en) | 2000-08-14 | 2003-02-04 | International Business Machines Corporation | Magnetic head induction coil fabrication method utilizing aspect ratio dependent etching |
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| KR101029384B1 (ko) * | 2003-07-02 | 2011-04-15 | 어드밴스드 마이크로 디바이시즈, 인코포레이티드 | 집적 회로의 컨택 사이즈들의 사이즈를 정함으로써 멀티레벨 컨택들을 제조하는 방법 |
| JP2011044589A (ja) * | 2009-08-21 | 2011-03-03 | Oki Semiconductor Co Ltd | 半導体素子および半導体素子の製造方法 |
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