KR100341583B1 - 콘택 저항 감소를 위한 반도체소자 제조방법 - Google Patents

Abstract

본 발명은 제1폴리실리콘막과 텅스텐실리사이드막이 적층된 폴리사이드 구조의 전극 상에 제2폴리실리콘층을 콘택시킴에 있어, 상기 텅스텐실리사이드막을 효과적으로 제거하여 제1 및 제2 폴리실리콘 층간의 콘택 저항을 개선할 수 있는 반도체소자 제조방법을 제공하는데 그 목적이 있는 것으로 이를 위한 본 발명의 반도체소자 제조방법은, 반도체소자 제조방법에 있어서, 기판 상에 제1폴리실리콘막과 텅스텐실리사이드막이 적층된 전극을 형성하는 제1단계; 상기 제1단계 완료된 결과물 상에 절연막을 형성하고 상기 텅스텐실리사이드막 상부의 상기 절연막을 선택적으로 식각하는 제2단계; 후처리로써 상기 제2단계 수행시 발생된 상기 텅스텐실리사이드막 상의 식각베리어층을 제거하는 제3단계; 노출된 상기 텅스텐실리사이드막을 식각하는 제4단계; 및 상기 제4단계가 완료된 결과물 상에 제2폴리실리콘막을 증착하는 제5단계를 포함하여 이루어진다.

Description

콘택 저항 감소를 위한 반도체소자 제조방법{Method for fabricating semiconductor device to reduced contact resistance}

본 발명은 반도체소자 제조방법에 관한 것으로, 특히 DRAM(Dynamic Randomaccess memory) 등과 같은 반도체메모리소자 제조시 폴리실리콘층의 콘택 저항 감소를 위한 반도체소자 제조방법에 관한 것이다.

현재 반도체메모리소자는 크게 리드/라이트(read/write) 메모리와 리드전용메모리(ROM)로 구분할 수 있다. 특히 리드/라이트 메모리중 DRAM은 1개의 트랜지스터(transistor)와 1개의 커패시터(capacitor)로 1개의 단위 셀(cell)이 구성되어 집적도에서 가장 앞서고 있는 소자로서, 고집적화의 진전으로 메모리의 용량이 4배씩 증가되어 현재 64Mb(mega bit) DRAM 양산이 한창 진행중이며, 양산시 생산성 및 수율을 증대시키기 위한 연구가 꾸준히 진행되고 있다.

한편, DRAM의 집적도가 높아질수록 셀(cell)의 면적은 적어지게 되며, 이에 상응하는 게이트전극(워드라인) 또는 비트라인의 요구선폭도 매우 감소하여, 폴리실리콘과 텅스텐실리사이드(WSi_x)가 적층된 구조의 폴리사이드층을 워드라인 또는 비트라인에 적용하고 있다.

아울러 상기 폴리사이드층에 폴리실리콘을 콘택시키기 위해서는 텅스텐실리사이드층과 폴리실리콘층 간의 콘택저항이 매우 커서, 텅스텐실리사이드막을 제거하고 그에 의해 노출되는 하부 폴리실리콘 상에 폴리실리콘 콘택을 실시하여야 한다. 따라서, 콘택 식각시 층간절연막을 식각하여 텅스텐실리사이드를 노출시킨 다음, 계속해서 텅스텐실리사이드를 식각하는 공정을 적용하고 있다.

그러나, 콘택식각시 텅스텐실리사이드 상에 식각베리어층으로서, 폴리머 등 식각베리어 역할을 하는 층이 발생되어 덩스텐실리사이드층이 효과적으로 제거되지 못하고 있는 실정이다.

본 발명은 종래기술의 문제점을 해결하기 위하여 안출된 것으로서, 제1폴리실리콘막과 텅스텐실리사이드막이 적층된 폴리사이드 구조의 전극 상에 제2폴리실리콘층을 콘택시킴에 있어, 상기 텅스텐실리사이드막을 효과적으로 제거하여 제1 및 제2 폴리실리콘 층간의 콘택 저항을 개선할 수 있는 반도체소자 제조방법을 제공하는데 그 목적이 있다.

도1 내지 도6은 본 발명의 바람직한 바람직한 실시예에 따른 반도체소자 제조 공정도.

도7a 및 도7b는 본 발명과 종래기술을 대비하기 위한 SEM 사진.

* 도면의 주요부분에 대한 부호의 설명 *

101 : 기판 102 : 제1폴리실리콘막

103 : 텅스텐실리사이드막 104 : 스페이서 절연막

105 : 층간절연막 106 : 비트라인 콘택 마스크

107 : 식각베리어층 108 : 제2폴리실리콘막

상기 목적을 달성하기 위한 본 발명의 반도체소자 제조방법은, 반도체소자 제조방법에 있어서, 기판 상에 제1폴리실리콘막과 텅스텐실리사이드막이 적층된 전극을 형성하는 제1단계; 상기 제1단계 완료된 결과물 상에 절연막을 형성하고 상기 텅스텐실리사이드막 상부의 상기 절연막을 선택적으로 식각하는 제2단계; 후처리로써 상기 제2단계 수행시 발생된 상기 텅스텐실리사이드막 상의 식각베리어층을 제거하는 제3단계; 노출된 상기 텅스텐실리사이드막을 식각하는 제4단계; 및 상기 제4단계가 완료된 결과물 상에 제2폴리실리콘막을 증착하는 제5단계를 포함하여 이루어진다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 설명하기로 한다.

도1 내지 도6은 본 발명의 바람직한 실시예를 보여주는 것으로, DRAM 제조 공정중 게이트전극(워드라인) 상에 비트라인 전극을 콘택시키는 공정이 실시예로써 도시되어 있다.

먼저 도1은 반도체기판(101)상에 제1폴리실리콘막(102)과 텅스텐실리사이드막(103)이 적층된 게이트전극(워드라인)을 형성한 상태를 나타낸다. 도1에서는 상세히 도시되지 않았지만 통상적으로 기판(101)과 제1폴리실리콘막(102) 사이에는 게이트산화막이 형성되며, 소자의 종류에 따라 텅스텐실리사이드막 상에는 마스크 절연막등이 형성될 수도 있다. 도1에서는 게이트 측벽에 스페이서 절연막(104) 만이 도시되어 있다.

이어서, 도2는 전체구조 상부에 층간절연막(105)을 형성하고, 텅스텐실리사이드막 상의 절연막을 선택적으로 식각하기 위하여 비트라인 콘택마스크인 포토레지스트패턴을 형성한 상태이다.

이어서, 도3은 절연막 예컨대 산화막 식각 챔버에서 C-F 계열 가스를 사용한 식각으로 텅스텐실리사이드막 상부의 층간절연막(105)을 식각한 상태로서, 이때 텅스텐실리사이드막(103)은 깨끗이 노출되지 않고 그 상부에 폴리머 등 식각베리어층(107)이 형성되게 된다.

도4는 본 발명에 따라 후처리(Post treatment)를 실시한 상태로서, Ar 및 O₂가스 분위기에서 후처리를 실시하여 식각베리어층(107)을 제거한다.

이어서, 도5는 폴리실리콘막 식각 챔버로 웨이퍼를 이송한 후, 노출된 텅스텐실리사이드막(103)을 식각한 상태인 바, 본 발명에 따라 바로 텅스텐실리사이드막(103)을 식각하는 공정을 진행하지 않고, 먼저 C-F 계열 가스 또는 O₂가스를 포함하는 C-F 계열 가스를 사용하여 폴리실리콘막 상에 잔존할 수 있는 식각베리어층을 식각하고 이어서, 텅스텐실리사이드층(103)을 Cl 계열 가스를 사용하여 제거한다.

즉, 층간절연막(105) 식각 챔버에서 진공파괴 없이 폴리실리콘막 식각 챔버로 웨이퍼가 이송되더라도, 플라즈마가 턴-오프되면서 챔버내에 잔존하는 화학물질(chemistry)들이 후처리된 텅스텐실리사이드막 표면에 흡착되어 식각베리어층을 다시 형성할 수 있는 바, 이를 제거한 후 텅스텐실리사이드막을 식각한다.

도7a 및 도7b는 본 발명과 종래기술을 대비하기 위한 SEM 사진으로써, 도7a는 후처리를 사용하지 않은 종래기술의 경우의 사진이고, 도7b는 후처리를 실시한 본 발명에 따른 사진이다. 도면에 도시된 바와 같이 종래에는 폴리실리콘막 상에 텅스텐실리사이드막이 잔존하고 있으나, 본 발명에서는 텅스텐실리사이드막이 깨끗이 제거되어 있음을 알 수 있다.

도7b의 결과를 얻기 위한 식각 처리(Etch Recipe)를 구체적으로 살펴보면, 먼저, 산화막(층간절연막으로 적용) 식각 챔버에서, CHF₃및 CF₄가스를 사용하여 산화막을 식각하고, 후처리로서 50mT의 압력, 300W의 파워, 100 sccm의 Ar 및 100 sccm의 O₂및 15℃의 온도 및 시간 20sec를 적용하였다. 이러한 처리 조건은 장비 및 산화막의 두께 등 기타 환경에 따라 달라지겠지만, 실험에 의하면 O₂를 적어도 10sccm 이상 사용하여야만 효과를 볼 수 있었다.

이어서, 도6은 비트라인 전도막으로서 제2폴리실리콘막(108)을 증착한 상태이다.

본 실시예는 비트라인 콘택 공정에 적용되는 본 발명을 설명하고 있으나, 본 발명은 그밖에 공정, 즉 제1폴리실리콘막과 텅스텐실리사이드막이 적층된 폴리사이드 구조의 전극 상에 제2폴리실리콘층을 콘택시키는 공정에 모두 적용 가능하다.

이렇듯, 본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

본 발명은 공정의 안정화를 이룰 수 있으며 따라서 저항의 안정화를 이루어 전체적인 반도체소자의 특성 및 품질을 향상시킬 수 있다.

Claims (5)

1. 삭제
2. 기판 상에 제1폴리실리콘막과 텅스텐실리사이드막이 적층된 전극을 형성하는 제1단계;

   상기 제1단계 완료된 결과물 상에 산화막을 형성하고 상기 텅스텐실리사이드막 상부의 상기 산화막을 선택적으로 식각하는 제2단계;

   후처리로써 상기 제2단계 수행시 발생된 상기 텅스텐실리사이드막 상의 식각베리어층을 제거하는 제3단계;

   노출된 상기 텅스텐실리사이드막을 식각하는 제4단계; 및

   상기 제4단계가 완료된 결과물 상에 제2폴리실리콘막을 증착하는 제5단계를 포함하며,

   상기 후처리는 상기 제2단계가 수행된 상기 산화막 식각 챔버에서 Ar 및 O₂가스를 사용하여 실시함을 특징으로 하는 반도체소자 제조방법.
3. 제2항에 있어서,

   상기 제4단계는,

   폴리실리콘 식각 챔버에서, C-F 계열 가스 또는 O₂가스를 포함하는 C-F 계열 가스를 사용하여 폴리실리콘막 상에 잔존하는 식각베리어층을 제거하는 제6단계; 및

   상기 폴리실리콘 식각 챔버에서 상기 텅스텐실리사이드막을 식각하는 제7단계로 이루어짐을 특징으로 하는 반도체소자 제조방법.
4. 제3항에 있어서,

   상기 텅스텐실리사이드막의 식각은 Cl 계열 가스를 사용함을 특징으로 하는 반도체소자 제조방법.
5. 제2항 또는 제3항에 있어서,

   상기 제1폴리실리콘막은 게이트 전극용이며, 상기 제2폴리실리콘막은 비트라인 전극용임을 특징으로 하는 반도체소자 제조방법.