KR20070047179A - Ｎａｎｄ형 플래쉬 메모리 소자 제조 방법 - Google Patents
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Abstract
본 발명은 셀 영역, 선택 트랜지스터 영역 및 주변회로 영역이 확정된 반도체 기판이 제공되는 단계; 상기 반도체 기판 상부에 터널산화막, 제 1 폴리실리콘막, 유전체막, 제 2 폴리실리콘막 및 캡핑산화막을 형성하는 단계; 상기 선택 트랜지스터 영역 및 주변회로 영역의 상기 캡핑산화막, 제 2 폴리실리콘막 및 유전체막의 소정영역을 순차적으로 식각하는 단계; 상기 셀 영역의 캡핑산화막을 식각하는 단계; 및 전체구조상부에 제 3 폴리실리콘막, 텅스텐실리사이드 및 하드마스크막을 순차적으로 형성한 후, 게이트를 형성하는 단계를 포함하는 NAND형 플래쉬 메모리 소자의 제조 방법을 개시한다.
제 2 폴리실리콘막(Cap Poly), 캡핑산화막(Cap Oxide), 셀 영역, 선택 트랜지스터 영역, 주변회로 영역
Description
도 1a 내지 도 1d는 본 발명의 일 실시 예에 따른 NAND형 플래쉬 메모리 소자의 제조 공정을 설명하기 위해 도시한 반도체 소자의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
100 : 반도체 기판 102 : 터널산화막
104 : 제 1 폴리실리콘막 106 : 유전체막
108 : 제 2 폴리실리콘막 110 : 캡핑산화막
112 : 제 1 포토레지스트 패턴 114 : 제 2 포토레지스트 패턴
116 : 제 3 폴리실리콘막 118 : 텅스텐실리사이드
120 : 하드 마스크막 122 : 제 3 포토레지스트 패턴
본 발명은 NAND형 플래쉬 메모리 소자의 제조 방법에 관한 것으로, 특히 패턴이 넓은 선택 트랜지스터 영역 및 주변회로 영역의 제 2 폴리실리콘막(Cap Poly) 상부에 캡핑산화막(Cap Oxide)을 증착함으로써, 텅스텐실리사이드(WSix) 식각시 식각 베리어 역할을 하고 이를 통하여 텅스텐실리사이드 식각 로딩(Loading)을 감소시킬 수 있는 NAND형 플래쉬 메모리 소자의 제조 방법에 관한 것이다.
NAND형 플래쉬 메모리 소자는 다수의 셀 블럭을 포함하여 구성되는데, 셀 블럭은 데이터를 저장하기 위한 다수의 셀이 직렬 연결되어 구성되는 셀 스트링이 다수 형성되고, 셀 스트링과 드레인 및 셀 스트링와 공통 소오스 사이에 드레인 선택 라인 및 소오스 선택 라인이 각각 형성되어 구성된다. 셀 스트링과 소오스 선택 라인 및 드레인 선택 라인은 활성 영역 및 필드 영역을 확정하기 위해 형성된 소자 분리막과 직교하고 서로 소정 간격 이격되도록 평행하게 형성된다.
셀은 터널 산화막, 플로팅 게이트용 제 1 도전층, 유전체막 및 콘트롤 게이트용 제 2 도전층이 적층된 게이트와, 게이트 양측의 반도체 기판상에 형성된 불순물 영역으로 구성된다. 한편, 선택 라인과 활성 영역이 교차하는 부분에는 선택 트랜지스터가 형성되며, 선택 트랜지스터의 게이트는 셀의 게이트 형성 공정과 동일 공정으로 형성하거나 셀의 게이트 형성 공정에서 유전체막을 제거한 후 제 1 도전층과 제 2 도전층이 직접 접촉되도록 형성한다.
그러나, 상기와 같이 구성되는 NAND형 플래쉬 메모리 소자의 게이트 형성을 위한 식각 공정 진행시, 셀 영역의 경우 텅스텐실리사이드가 제거된 후 콘트롤 게이트용 제 2 도전층의 로스(Loss)가 50Å 미만인 반면 주변회로 영역의 콘트롤 게이트용 제 2 도전층의 로스(Loss)는 800Å 이상이 되는 셀/주변회로 영역의 식각 로딩(Loading) 현상이 발생되는 문제점이 있다. 특히, 텅스텐실리사이드의 두께가 증가하고 게이트간 공간이 좁아질수록 셀/주변회로 영역의 식각 로딩 현상은 더욱 심해지는 문제점이 있다.
본 발명은 패턴(Pattern)이 넓은 선택 트랜지스터 영역 및 주변회로 영역의 제 2 폴리실리콘막(Cap Poly) 상부에 캡핑산화막(Cap Oxide)을 증착함으로써, 게이트 형성을 위한 텅스텐실리사이드 식각시 캡핑산화막이 식각 베리어 역할을 하고 이를 통하여 텅스텐실리사이드 식각 로딩(Loading)을 감소시킬 수 있는 NAND형 플래쉬 메모리 소자의 제조 방법을 제공함에 목적이 있다.
본 발명의 일 실시 예에 따른 NAND형 플래쉬 메모리 소자의 제조 방법은 셀 영역, 선택 트랜지스터 영역 및 주변회로 영역이 확정된 반도체 기판이 제공되는 단계; 상기 반도체 기판 상부에 터널산화막, 제 1 폴리실리콘막, 유전체막, 제 2 폴리실리콘막 및 캡핑산화막을 형성하는 단계; 상기 선택 트랜지스터 영역 및 주변회로 영역의 상기 캡핑산화막, 제 2 폴리실리콘막 및 유전체막의 소정영역을 순차적으로 식각하는 단계; 상기 셀 영역의 캡핑산화막을 식각하는 단계; 전체구조상부에 제 3 폴리실리콘막, 텅스텐실리사이드 및 하드마스크막을 순차적으로 형성한 후, 게이트를 형성하는 단계를 포함한다.
상기 제 2 폴리실리콘막은 100 내지 300 Å 의 두께로 형성한다. 상기 캡핑산화막은 200 내지 400 Å 의 두께로 형성한다.
상기 제 2 폴리실리콘막 식각공정은 플라즈마를 이용한 건식식각 또는 HF가 포함된 습식식각 방법으로 실시한다.
상기 텅스텐실리사이드 식각시 텅스텐실리사이드 대 옥사이드의 식각 선택비는 2:1 내지 10:1로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하기로 한다.
도 1a 내지 도 1d는 본 발명의 일 실시 예에 따른 NAND형 플래쉬 메모리 소자의 제조 공정을 설명하기 위해 도시한 반도체 소자의 단면도이다.
도 1a를 참조하면, 소자 분리막 형성 공정 및 웰 형성 공정등의 소정의 공정을 통해 셀 영역(A), 선택 트랜지스터 영역(B) 및 주변 회로 영역(C)이 확정된 반도체 기판(101) 상부에 터널산화막(102), 제 1 폴리실리콘막(104), 유전체막(106), 제 2 폴리실리콘막(Cap Poly)(108), 캡핑산화막(Cap Oxide)(110)을 형성한다.
이때, 상기 제 2 폴리실리콘막은 100 내지 300 Å 의 두께로 형성하며, 상기 캡핑산화막은 200 내지 400 Å 의 두께로 형성한다.
다음, 선택 트랜지스터 영역(B)의 선택 트랜지스터 게이트의 중앙부 및 주변회로 영역(C)의 주변회로 트랜지스터 게이트의 중앙부를 개방하기 위한 제 1 포토레지스트 패턴(112)을 형성한다.
도 1b는 도 1a의 다음 공정을 진행한 반도체 소자의 단면도 이다. 도 1b를 참조하면, 제 1 포토레지스트 패턴(112)을 마스크로, 선택 트랜지스터 영역(B)의 선택 트랜지스터 게이트 중앙부 및 주변회로 영역(C)의 주변회로 트랜지스터 게이 트 중앙부의 캡핑산화막(110), 제 2 폴리실리콘막(108) 및 유전체막(106)을 순차적으로 식각한 후, 제 1 포토레지스트 패턴(112)을 제거한다.
이때, 상기 제 2 폴리실리콘막(108) 식각공정은 플라즈마(Plasma)를 이용한 건식식각 또는 HF가 포함된 습식식각 방법으로 실시한다.
다음, 셀 영역(A)의 캡핑산화막(110)을 식각하기 위한 제 2 포토레지스트 패턴(114)을 선택 트랜지스터 영역(B) 및 주변회로 영역(C)에 형성한다.
도 1c는 도 1b의 다음 공정을 진행한 반도체 소자의 단면도 이다. 도 1c를 참조하면, 제 2 포토레지스트 패턴(114)을 마스크로, 셀 영역(A)의 캡핑산화막(110)을 식각한 후, 상기 제 2 포토레지스트 패턴(114)을 제거한다. 이때, 상기 캡핑산화막(110) 식각시 제 2 폴리실리콘막(108)의 로스(Loss)는 100 Å 이하가 되게 한다.
전체구조상부에 콘트롤게이트용 제 3 폴리실리콘막(116), 텅스텐실리사이드(118) 및 하드마스크막(120)을 순차적으로 형성한 후, 셀 영역(A)의 셀 게이트, 선택 트랜지스터 영역(B)의 선택 트랜지스터 게이트 및 주변회로 영역(C)의 트랜지스터 게이트 형성을 위한 제 3 폴리실리콘 패턴(122)을 형성한다.
도 1d는 도 1c의 다음 공정을 진행한 반도체 소자의 단면도 이다. 도 1d를 참조하면, 제 3 폴리실리콘 패턴(122)을 마스크로 게이트 형성을 위한 식각공정을 실시한 후, 상기 제 3 폴리실리콘 패턴(122)을 제거한다.
즉, 하드마스크막(120), 텅스텐실리사이드(118) 및 제 3 폴리실리콘막(116)의 일부영역을 순차적으로 식각하면, 선택 트랜지스터 영역(B) 및 주변회로 영역 (C)은 캡핑산화막(110)이 텅스텐실리사이드(118) 식각시 베리어(Barrier) 역할을 수행하게 되어 식각 로딩(Loading)을 감소시킨다.
이때, 상기 텅스텐실리사이드(118) 식각시 텅스텐실리사이드(118) 대 옥사이드(Oxide) 물질의 식각 선택비가 2:1 내지 10:1 이 되게 한다.
다음, 상기 일부영역의 유전체막(106), 제 1 폴리실리콘(104) 및 터널산화막(102)을 순차적으로 식각하면, 셀 영역(A), 선택 트랜지스터 영역(B) 및 주변회로 영역(C)에 식각 로딩 현상을 감소시켜 고르게 게이트를 형성할 수 있다.
본 발명은 도면에 도시된 실시 예를 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다.
따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명은 패턴(Pattern)이 넓은 선택 트랜지스터 영역 및 주변회로 영역의 제 2 폴리실리콘막(Cap Poly) 상부에 캡핑산화막(Cap Oxide)을 증착함으로써, 게이트 형성을 위한 텅스텐실리사이드 식각시 캡핑산화막이 식각 베리어 역할을 하고 이를 통하여 텅스텐실리사이드 식각 로딩(Loading)을 감소시킬 수 있다.
또한, 본 발명은 70나노 이하 플래시 메모리 소자에서 워드라인 전도체로 텅스텐실리사이드을 사용하여 신규 장비 투자를 최소화 할 수 있다.
Claims (5)
- 셀 영역, 선택 트랜지스터 영역 및 주변회로 영역이 확정된 반도체 기판이 제공되는 단계;상기 반도체 기판 상부에 터널산화막, 제 1 폴리실리콘막, 유전체막, 제 2 폴리실리콘막 및 캡핑산화막을 형성하는 단계;상기 선택 트랜지스터 영역 및 주변회로 영역의 상기 캡핑산화막, 제 2 폴리실리콘막 및 유전체막의 소정영역을 순차적으로 식각하는 단계;상기 셀 영역의 캡핑산화막을 식각하는 단계;전체구조상부에 제 3 폴리실리콘막, 텅스텐실리사이드 및 하드마스크막을 순차적으로 형성한 후, 게이트를 형성하는 단계;를 포함하는 NAND형 플래쉬 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 제 2 폴리실리콘막은 100 내지 300 Å 의 두께로 형성하는 것을 특징으로 하는 NAND형 플래쉬 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 캡핑산화막은 200 내지 400 Å 의 두께로 형성하는 것을 특징으로 하는 NAND형 플래쉬 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 제 2 폴리실리콘막 식각공정은 플라즈마를 이용한 건식식각 또는 HF가 포함된 습식식각 방법으로 실시하는 것을 특징으로 하는 NAND형 플래쉬 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 텅스텐실리사이드 식각시 텅스텐실리사이드 대 옥사이드의 식각 선택비가 2:1 내지 10:1인 것을 특징으로 하는 NAND형 플래쉬 메모리 소자의 제조 방법.
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