KR100870279B1 - 플래시 메모리 소자의 제조 방법 - Google Patents

플래시 메모리 소자의 제조 방법 Download PDF

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Abstract

본 발명은 셀렉트 트래지스터 및 메모리 셀들을 형성하고, 반도체 기판에 정션을 형성한 이후에, 하드 마스크 패턴을 이용하여 셀렉트 트랜지스터 및 이와 인접한 메모리 셀 사이의 반도체 기판을 과도 식각함으로써 전자의 이동을 억제할 수 있으므로 프로그램 디스터번스 특성을 향상시킬 수 있으며, 메모리 셀들 사이에 보이드를 형성함으로써 메모리 셀 간의 간섭 현상을 줄일 수 있으므로 플래시 메모리 소자의 신뢰성을 향상시킬 수 있는 방법에 대하여 개시한다.
셀렉트 트랜지스터, 프로그램 디스터번스, 간섭, 과도 식각, 오버행, 보이드, USG, TEOS

Description

플래시 메모리 소자의 제조 방법{Method of manufacturing a flash memory device}
도 1a 내지 도 1e는 본 발명에 따른 플래시 메모리 소자의 제조 방법을 설명하기 위한 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 반도체 기판 102 : 제1 절연막
104 : 제1 도전막 106 : 유전체막
108 : 제2 도전막 110 : 제1 하드 마스크 패턴
112 : 제2 하드 마스크 패턴 114 : 제2 절연막
본 발명은 플래시 메모리 소자의 제조 방법에 관한 것으로, 특히 게이트 사이의 디스터번스를 줄일 수 있는 플래시 메모리 소자의 제조 방법에 관한 것이다.
플래시 메모리 소자는 메모리 셀을 포함하는 셀 영역과 구동전압을 전달하는 트랜지스터들을 포함하는 주변회로 영역을 포함한다. 이 중에서, 셀 영역을 구체적으로 설명하면 다음과 같다.
셀 영역은 다수의 메모리 셀들이 직렬로 연결된 스트링들을 포함한다. 스트링은 다수의 메모리 셀(memory cell)들과 스트링의 양 끝단에 형성된 셀렉트 트랜지스터(select transistor)를 포함한다. 메모리 셀은 반도체 기판상에 터널 절연막, 플로팅 게이트, 유전체막 및 콘트롤 게이트가 순차적으로 적층된 구조로 형성된다. 한편, 셀렉트 트랜지스터는 메모리 셀과 동일한 구조로 형성되지만, 유전체막에 형성된 콘택 홀을 통하여 플로팅 게이트와 콘트롤 게이트가 서로 접한다.
서로 다른 스트링에 포함된 메모리 셀들은 워드라인을 공유하여 연결되어 있고, 워드라인으로 인가되는 전압에 의해 동작한다. 또한, 서로 다른 스트링에 포함된 셀렉트 트랜지스터들은 셀렉트 라인을 통하여 연결되고 셀렉트 라인으로 인가되는 전압에 의해 동작한다.
특히, 낸드 플래시 메모리 소자의 경우, 집적도가 점차 증가함에 따라 메모리 셀 간의 간격 역시 좁아지는데, 이에 따라 이웃하는 메모리 셀 간에 간섭 현상이 발생할 수 있다. 간섭 현상은 주로 이웃하는 플로팅 게이트 사이에서 발생하는데, 플로팅 게이트와 플로팅 게이트 사이에서 형성되는 커패시턴스(capacitance)가 증가되어 발생할 수 있다.
또한, 플래시 메모리 소자의 프로그램 동작 시, 프로그램 디스터번스(program disturbance) 특성이 저해될 수 있는데, 구체적으로 설명하면 다음과 같다.
프로그램 동작은 선택된 워드라인에 프로그램 전압을 인가하여 선택된 메모리 셀의 플로팅 게이트에 전자가 주입되도록 하는 것이다. 하지만, 워드라인에는 다수의 메모리 셀 들이 연결되어 있기 때문에 프로그램 동작이 수행되지 말아야 하는 메모리 셀에도 프로그램 동작이 수행될 수 있다. 이를 방지하기 위하여, 프로그램 동작을 원하지 않는 스트링에서는 채널 부스팅(boosting)을 발생시킴으로써 플로팅 게이트에 전자가 유입되지 않도록 한다.
채널 부스팅 시, 소스 셀렉트 트랜지스터 및 이와 인접한 메모리 셀 간의 정션(junction) 영역은 일정한 전압(예를 들면, 8V)으로 부스팅 되어 있으며, 소스 트랜지스터의 게이트(gate)는 접지(ground)상태로 되어 있다. 이러한 조건은 소스 셀렉트 트랜지스터와 정션이 중첩되어 있는 부분에서 GIDL(gate induced drain leakage)이 발생할 수 있는 조건이다. 정션에서 생성된 전자-정공 쌍(electron-hole pair) 중에서, 전자는 높은 바이어스(high bias)가 인가된 채널 영역으로 빠르게 이동할 수 있다. 이는, 프로그램 디스터번스 특성을 저해시키는 현상으로, 특히 셀렉트 트랜지스터 및 이와 인접한 메모리 셀 사이에서 매우 취약하다.
본 발명이 이루고자 하는 기술적 과제는, 셀렉트 트래지스터 및 메모리 셀들을 형성하고, 반도체 기판에 정션을 형성한 이후에, 하드 마스크 패턴을 이용하여 셀렉트 트랜지스터 및 이와 인접한 메모리 셀 사이의 반도체 기판을 과도 식각함으로써 셀렉트 트랜지스터에서 메모리 셀의 채널 영역으로 전자가 이동하는 것을 억 제할 수 있다.
본 발명의 일 실시예에 따른 플래시 메모리 소자의 제조 방법은, 게이트가 포함된 반도체 기판이 제공된다. 게이트 사이의 반도체 기판에 정션을 형성한다. 게이트의 상부에 오버행이 발생하도록 하드 마스크 패턴을 형성한다. 식각 공정을 실시하여 게이트 사이에 형성된 하드 마스크 패턴을 제거하여 정션을 노출시키는 제1 식각 단계를 실시한다. 게이트 사이의 저면이 반도체 기판의 상부보다 낮아지도록 하는 제2 식각을 실시한다. 게이트 사이가 채워지도록 절연막을 형성하는 단계를 포함하는 플래시 메모리 소자의 제조 방법으로 이루어진다.
본 발명의 다른 실시예에 따른 플래시 메모리 소자의 제조 방법은, 셀렉트 트랜지스터 및 메모리 셀들을 포함하고 정션이 형성된 반도체 기판이 제공된다. 메모리 셀들 사이에 보이드가 형성되도록 하드 마스크 패턴을 형성한다. 식가 공정을 실시하여 셀렉트 트랜지스터 및 메모리 셀 사이의 저면에 형성된 하드 마스크 패턴을 제거하여 정션을 노출시키되, 셀렉트 트랜지스터 및 메모리 셀 사이의 저면이 반도체 기판의 상부보다 낮아지도록 과도 식각 공정을 실시한다. 셀렉트 트랜지스터 및 메모리 셀 사이가 채워지도록 절연막을 형성하는 단계를 포함하는 플래시 메모리 소자의 제조 방법으로 이루어진다.
하드 마스크 패턴은 스텝 커버리지(step coverage)가 좋지 않은 막(layer)으로 형성하며, 스텝 커버리지가 좋지 않은 막은 USG막 또는 TEOS막이다.
하드 마스크 패턴은 800Å 내지 1000Å의 두께로 형성하고, 하드 마스크 패턴은, 셀렉트 트랜지스터 및 메모리 셀 사이의 저면에 형성되는 두께가 셀렉트 트랜지스터 및 메모리 셀의 상부에 형성되는 두께보다 얇게 형성된다.
저면의 깊이는 반도체 기판의 상부보다 낮고, 정션의 깊이보다 높게 형성한다.
본 발명의 또 다른 실시예에 따른 플래시 메모리 소자의 제조 방법은, 서로 다른 제1 내지 제3 간격으로 형성된 게이트들이 포함된 반도체 기판이 제공된다. 제3 간격의 상부가 덮이도록 게이트들이 포함된 반도체 기판상에 하드 마스크 패턴을 형성한다. 게이트들의 상부가 드러나도록 식각 공정을 실시한다. 제1 및 제2 간격 내부 및 제3 간격의 상부에 절연막을 형성하는 단계를 포함하는 플래시 메모리 소자의 제조 방법으로 이루어진다. 이때, 제2 간격은 제1 간격보다 좁고, 제3 간격은 제2 간격보다 좁다.
하드 마스크 패턴을 형성하는 단계는, 제3 간격의 상부가 하드 마스크 패턴으로 덮이고, 하부는 보이드가 발생하며, 식각 공정은 건식 식각 공정으로 실시한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되 는 것이다.
도 1a 내지 도 1e는 본 발명에 따른 플래시 메모리 소자의 제조 방법을 설명하기 위한 단면도이다.
도 1a를 참조하면, 반도체 기판(100)상에 터널 절연막(또는 게이트 절연막)용 제1 절연막(102), 플로팅 게이트용 제1 도전막(104), 유전체막(106), 콘트롤 게이트용 제2 도전막(108)을 형성한다. 제1 절연막(102)은 산화막으로 형성하는 것이 바람직하고, 제1 도전막(104)은 폴리실리콘막으로 형성하는 것이 바람직하다. 유전체막은 산화막, 질화막 및 산화막이 적층된 구조로 형성할 수 있고, 제2 도전막은 폴리실리콘막 또는 폴리실리콘막과 금속막을 적층하여 형성할 수 있다. 도면에는 도시되지 않았지만, 제1 도전막(104)을 형성한 후, 소자 분리 영역에 트렌치를 형성하고, 트렌치 내부에 소자 분리막을 형성한다. 제2 도전막(108)의 상부에 게이트 패터닝을 위한 제1 하드 마스크 패턴(110)을 형성한다.
도 1b를 참조하면, 제1 하드 마스크 패턴(110)에 따라 식각 공정을 실시하여 제2 도전막(108), 유전체막(106), 제1 도전막(104) 및 제1 절연막(102)을 순차적으로 패터닝하여 게이트 패턴을 형성한다.
이로써, 셀렉트 트랜지스터(ST)의 셀렉트 라인(SL) 및 메모리 셀(Cell)의 워드라인들(WL)이 형성된다. 이때, 셀렉트 라인(ST)들 사이를 제1 영역(111a)이라 하고, 셀렉트 라인(ST)과 워드라인(WL) 사이를 제2 영역(111b)이라 하고, 워드라인(WL)들의 사이를 제3 영역(111c)이라 하도록 한다. 그리고, 제1 영역(111a)의 간격을 제1 간격, 제2 영역(111b)의 간격을 제2 간격, 제3 영역(111c)의 간격을 제3 간격이라고 한다. 그러면, 제2 간격은 제1 간격보다 좁고, 제3 간격보다 넓게 형성된다. 이로써, 셀렉트 트랜지스터(ST) 및 메모리 셀(Cell)들이 형성된다.
이어서, 노출된 반도체 기판(100)에 이온주입 공정을 실시하여 정션(100a)을 형성한다.
도 1c를 참조하면, 셀렉트 트랜지스터(ST) 및 메모리 셀(Cell)들이 형성된 반도체 기판(100)의 표면을 따라 제2 하드 마스크 패턴(112)을 형성한다.
제2 하드 마스크 패턴(112)은 오버행(over hang)을 발생시키기 위하여 스텝 커버리지(step coverage)가 좋지 않은 물질(또는 방식)로 형성하는 것이 바람직하다. 예를 들면, 제2 하드 마스크 패턴(112)은 USG(Undoped Silicate Glass)막 또는 TEOS(Tetra Ethyl Ortho Silicate)막으로 형성할 수 있다. 제2 하드 마스크 패턴(112)은 메모리 셀(cell) 사이인 제3 영역(111c)이 오버행 발생으로 인해 상부가 막히게 되고, 그 저면에는 보이드(113)가 발생할 수 있도록 800Å 내지 1000Å의 충분한 두께로 형성하는 것이 바람직하다. 이로써, 메모리 셀(cell) 사이에 에어(air)의 보이드(113)가 형성되어 간섭현상을 줄일 수 있다.
또한, 제2 영역(111b)의 간격이 제1 영역(111a)의 간격보다 좁기 때문에, 제2 영역(111b)의 저면에 형성되는 제2 하드 마스크 패턴(112)이 제1 영역(111a)의 저면에 형성되는 제2 하드 마스크 패턴(112)보다 얇게 형성된다.
도 1d를 참조하면, 제1 하드 마스크 패턴(110)이 드러나도록 제2 하드 마스크 패턴(112)을 식각한다. 식각 공정은 건식 식각 공정으로 실시하는 것이 바람직하다. 셀렉트 트랜지스터(ST) 및 메모리 셀(Cell)의 상부에 형성된 제2 하드 마스 크 패턴(112)을 식각하는 동안 제1 영역(111a) 및 제2 영역(111b)의 저면에 형성된 제2 하드 마스크 패턴(112)도 동시에 식각 된다. 제1 영역(111a) 및 제2 영역(111b)의 저면에 형성된 제2 하드 마스크 패턴(112)의 두께는 상부에 형성된 제2 하드 마스크 패턴(112)의 두께보다 얇기 때문에 더 먼저 제거된다. 특히, 제2 영역(111b)의 저면에 형성된 제2 하드 마스크 패턴(112)은 제1 영역(111a)에 형성된 제2 하드 마스크 패턴(112)보다 더 얇기 때문에 먼저 제거된다. 이로 인해, 제2 영역(111b)의 정션(100a)이 노출된다.
제2 영역(111b)의 정션(100a)이 노출되면 산화막보다 실리콘의 식각 선택비가 높은 식각 공정으로 정션(100a)의 깊이보다 낮지 않을 만큼 과도 식각을 실시한다. 이로 인하여, 후속 정션(100a)을 통한 전자의 이동을 억제시킬 수 있다. 이때, 제1 영역(111a)의 저면에 형성된 제2 하드 마스크 패턴(112)은 얇게 잔류하게 되고, 제3 영역(111c)에 형성된 제2 하드 마스크 패턴(112)은 상부가 두껍게 형성되어 하부의 보이드(113)가 노출되지 않는다.
도 1e를 참조하면, 제1 영역(111a) 및 제2 영역(111b)이 채워지도록 층간 절연막용 제2 절연막(114)을 형성한다. 이때, 제3 영역(111c)은 제2 하드 마스크 패턴(112)으로 차단되어 있으므로, 보이드(113) 내부로 제2 절연막(114)이 형성되지 못한다. 제3 절연막(114)은 ILD(Inter Layer Dielectric)막으로 형성할 수 있다.
상술한 기술에 의해, 셀렉트 트랜지스터 및 이와 인접한 메모리 셀 간의 반도체 기판을 과도 식각 함으로써 셀렉트 트랜지스터(ST)로부터 메모리 셀(Cell)로 이동하는 전자의 이동 거리가 길어지게 되어, 프로그램 디스터번스 특성을 향상시 킬 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
본 발명은, 셀렉트 트래지스터 및 메모리 셀들을 형성하고, 반도체 기판에 정션을 형성한 이후에, 하드 마스크 패턴을 이용하여 셀렉트 트랜지스터 및 이와 인접한 메모리 셀 사이의 반도체 기판을 과도 식각함으로써 전자의 이동을 억제할 수 있으므로 프로그램 디스터번스 특성을 향상시킬 수 있다.
또한, 메모리 셀들 사이에 보이드를 형성함으로써 메모리 셀 간의 간섭 현상을 줄일 수 있으므로 플래시 메모리 소자의 신뢰성을 향상시킬 수 있다.

Claims (11)

  1. 게이트가 포함된 반도체 기판이 제공되는 단계;
    상기 게이트 사이의 상기 반도체 기판에 정션을 형성하는 단계;
    상기 게이트의 상부에 오버행이 발생하도록 하드 마스크 패턴을 형성하는 단계;
    식각 공정을 실시하여 상기 게이트 사이에 형성된 상기 하드 마스크 패턴을 제거하여 상기 정션을 노출시키는 제1 식각 단계;
    상기 게이트 사이의 저면이 상기 반도체 기판의 상부보다 낮아지도록 하는 제2 식각 단계; 및
    상기 게이트 사이가 채워지도록 절연막을 형성하는 단계를 포함하는 플래시 메모리 소자의 제조 방법.
  2. 셀렉트 트랜지스터 및 메모리 셀들을 포함하고 정션이 형성된 반도체 기판이 제공되는 단계;
    상기 메모리 셀들 사이에 보이드가 형성되도록 하드 마스크 패턴을 형성하는 단계;
    식각 공정을 실시하여 상기 셀렉트 트랜지스터 및 상기 메모리 셀 사이의 저면에 형성된 상기 하드 마스크 패턴을 제거하여 상기 정션을 노출시키는 제1 식각 단계;
    상기 셀렉트 트랜지스터 및 상기 메모리 셀 사이의 저면이 상기 반도체 기판의 상부보다 낮아지도록 하는 제2 식각 단계; 및
    상기 셀렉트 트랜지스터 및 상기 메모리 셀 사이가 채워지도록 절연막을 형성하는 단계를 포함하는 플래시 메모리 소자의 제조 방법.
  3. 삭제
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 하드 마스크 패턴은 USG막 또는 TEOS막으로 형성하는 플래시 메모리 소자의 제조 방법.
  5. 제 1 항 또는 제2 항에 있어서,
    상기 하드 마스크 패턴은 800Å 내지 1000Å의 두께로 형성하는 플래시 메모리 소자의 제조 방법.
  6. 제 2 항에 있어서, 상기 하드 마스크 패턴은,
    상기 셀렉트 트랜지스터 및 상기 메모리 셀 사이의 저면에 형성되는 두께가 상기 셀렉트 트랜지스터 및 상기 메모리 셀의 상부에 형성되는 두께보다 얇게 형성되는 플래시 메모리 소자의 제조 방법.
  7. 제 1 항 또는 제2 항에 있어서,
    상기 저면의 깊이는 상기 반도체 기판의 상부보다 낮고, 상기 정션의 깊이보다 높게 형성하는 플래시 메모리 소자의 제조 방법.
  8. 서로 다른 제1 간격, 제2 간격 및 제3 간격으로 형성된 게이트들이 포함된 반도체 기판이 제공되는 단계;
    상기 제3 간격의 게이트 상부에 오버행이 발생하도록 상기 게이트들이 포함된 상기 반도체 기판상에 하드 마스크 패턴을 형성하는 단계;
    상기 제2 간격 내의 상기 반도체 기판이 드러나도록 식각 공정을 실시하는 단계;
    상기 제1 간격 및 제2 간격의 내부와 상기 제3 간격의 상부에 절연막을 형성 하는 단계를 포함하는 플래시 메모리 소자의 제조 방법.
  9. 제 8 항에 있어서,
    상기 제2 간격은 상기 제1 간격보다 좁고, 상기 제3 간격은 상기 제2 간격보다 좁은 플래시 메모리 소자의 제조 방법.
  10. 제 8 항에 있어서, 상기 하드 마스크 패턴을 형성하는 단계는,
    상기 제3 간격의 상부가 상기 하드 마스크 패턴으로 덮이고, 하부는 보이드가 발생하는 플래시 메모리 소자의 제조 방법.
  11. 제 1 항, 제2 항 및 제 8 항 중 어느 하나에 있어서,
    상기 제1 식각 단계는 건식 식각 공정으로 실시하는 단계인 플래시 메모리 소자의 제조 방법.
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