KR20070002302A - 플래시 메모리 소자의 제조 방법 - Google Patents

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Abstract

본 발명은 플래시 메모리 소자의 제조 방법에 관한 것으로, 본 발명에 의하면, 소스 선택 트랜지스터쪽의 정션 에지에서 발생하는 핫 일렉트론이 부스팅 채널로 이동하는 현상이 감소되므로, 플래시 메모리 소자의 프로그램 디스터브 현상이 감소될 수 있다.
소스 드레인 영역, 소스 선택 트랜지스터, 드레인 선택 트랜지스터

Description

플래시 메모리 소자의 제조 방법{Method of manufacturing a flash memory device}
도 1은 종래의 방법에 의해 제조된 플래시 메모리 소자 일부의 단면도이다.
도 2는 종래의 방법에 의해 제조된 플래시 메모리 소자에서, 소스 선택 트랜지스터와 인접한 메모리 셀 트랜지스터에 의해 공유되는 소스 드레인 영역의 도즈(dose)의 농도와 도즈의 에너지에 따른, 상기 인접한 메모리 셀 트랜지스터의 문턱 전압의 변화를 나타내는 그래프이다.
도 3a 내지 도 3d는 본 발명의 일실시예에 따른 플래시 메모리 소자의 제조 방법을 설명하기 위한 반도체 기판 일부의 단면도들이다.
도 4는 본 발명에 따른 제조 방법에 의해 제조된 플래시 메모리 소자에서, 소스 선택 트랜지스터와 인접한 메모리 셀 트랜지스터에 의해 공유되는 소스 드레인 영역의 도즈의 농도와 도즈의 에너지에 따른, 상기 인접한 메모리 셀 트랜지스터의 문턱 전압의 변화를 나타내는 그래프이다.
<도면의 주요 부분에 대한 부호의 설명>
31a : TP-웰 31b : TN-웰
31c : P형 기판 31 : 반도체 기판
32 : 터널 산화막 33 : 제1 폴리 실리콘막
33' : 폴리 실리콘막 34 : ONO 유전체막
35 : 제2 폴리 실리콘막 36 : 금속층
37 : 하드 마스크막 38 : 제1 소스 드레인 영역
39 : 제2 소스 드레인 영역 40 : 제3 소스 드레인 영역
41 : 산화막 42, 43, 44 : 스페이서(spacer)
45, 46 : 도즈의 농도가 높은 영역 SST : 소스 선택 트랜지스터
DST : 드레인 선택 트랜지스터 MC : 메모리 셀 트랜지스터
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히, 플래시 메모리 소자의 제조방법에 관한 것이다.
일반적으로 플래쉬 메모리 소자는 리드(read) 동작, 프로그램 동작 및 소거(erase) 동작을 수행한다. 상기 프로그램 동작 또는 소거 동작은 메모리 셀의 P-웰(well)과 플로팅 게이트 사이의 절연 막에서 일어나는 FN 터널링(Fowler-Nordheim tunneling)에 의해 실행된다. 도 1은 종래의 제조 방법에 의해 플래시 메모리 소자가 형성된 반도체 기판 일부의 단면도이다. 도 1을 참고하면, 반도체 기판(10)에는 복수의 소스 드레인 영역들(14)이 형성되고, 상기 소스 드레인 영역들(14)은 메모리 셀 트랜지스터들(MC1, MC2,..)과 소스 선택 트랜지스터(SST; Source Select Transistor)에 의해 공유된다. 일반적으로, 플래시 메모리 소자가 프로그램될 때, 선택된 워드 라인(예를 들어, WL0)에 고전압(예를 들어, 16V∼19V)의 프로그램 전압(VW1)이 인가되고, 비선택 워드 라인(예를 들어, WL1)에는 패스(pass) 전압(VW2)(예를 들어, 9V)이 인가된다. 또, 소스 선택 트랜지스터(sst)의 게이트(11)에는 바이어스 전압(VGS)으로서 0V가 인가되고, 공통 소스 라인(CSL; Common Source Line)에는 바이어스 전압(VCS)으로서 내부 전압이 인가된다.된다. 그 결과, 상기 메모리 셀 트랜지스터(MC1)의 플로팅 게이트(13)와 인접한 영역(즉, 두 개의 소스 드레인 영역(14) 사이의 영역)에는 제어 게이트(12)에 인가되는 상기 프로그램 전압(VW1)에 의해 (P-웰(well)(도시 생략)) 채널(15)이 형성된다. 따라서 상기 채널(15)의 전자들(미도시)이 FN 터널링(Fowler-Nordheim tunneling)에 의해 상기 플로팅 게이트(13)로 이동함으로써, 상기 메모리 셀 트랜지스터(MC1)가 프로그램된다.
한편, 예를 들어, 드레인 선택 트랜지스터(미도시)와 메모리 셀 트랜지스터들(MC2,....)을 통하여 연결된 비트 라인을 통하여 상기 메모리 셀 트랜지스터(MC1)에 입력되는 상기 프로그램 데이터가 '1'(즉, 프로그램 금지를 위한 데이터)일 경우, 상기 메모리 셀 트랜지스터(MC1)는 프로그램되지 말아야 한다. 하지만, 종래의 제조 방법에 의해 제조된 플래시 메모리 소자에서는, 상기 소스 선택 트랜지스터(sst)가 공유하는 상기 소스 드레인 영역(14)의 정션 에지(junction edge) 부분에서 (채널 전압에 기인하는) 높은 정션 포텐셜(potential) 에너지에 의해 핫 일렉트론(hot electron)(16)이 발생된다. 이렇게 발생된 핫 일렉트론(16)은 상기 부스팅 채널(15)로 이동하여 상기 메모리 셀 트랜지스터(MC1)의 상기 플로팅 게이트(13)로 이동하게 된다. 또, 상기 부스팅 채널(15)의 높은 전기장(electric field)에 의해 상기 부스팅 채널(15)과 인접한 일부 영역에서 핫 일렉트론(17)이 발생하고, 상기 핫 일렉트론(17) 역시 상기 플로팅 게이트(13)로 이동하게 된다. 그 결과, 프로그램되지 말아야 할 상기 메모리 셀 트랜지스터(MC1)의 플로팅 게이트(13)에 핫-캐리어(hot carrier)가 주입(injection)되어, 상기 메모리 셀 트랜지스터(MC1)가 프로그램되는 현상, 즉, 프로그램 디스터브(distrub) 현상이 발생하게 되는 문제점이 있다. 이러한 현상은 상기 소스 선택 트랜지스터(sst)와 인접하지 않은 메모리 셀 트랜지스터들(MC2,...)에 비하여 상기 소스 선택 트랜지스터(sst)와 인접한 상기 메모리 셀 트랜지스터(MC1)에서 빈번하게 발생되고 있다. 또한, 이러한 문제점은 플래시 메모리 소자가 고집적화됨에 따라 더욱 심각하게 나타난다.
도 2는 종래의 방법에 의해 제조된 플래시 메모리 소자에서, 상기 소스 선택 트랜지스터(sst)와 인접한 메모리 셀 트랜지스터(MC1)에 의해 공유되는 소스 드레인 영역(14)의 도즈(dose)의 농도와 도즈의 에너지에 따른, 상기 인접한 메모리 셀 트랜지스터(MC1)의 문턱 전압의 변화를 나타내는 그래프이다. 즉, 도 2의 그래프에서는 인접한 메모리 셀 트랜지스터(MC1)가 프로그램되지 말아야 할 때, 프로그램 디스터브(distrub) 현상에 따른 상기 메모리 셀 트랜지스터(MC1)의 문턱 전압의 변화를 나타낸다. 도 2를 참고하면, 그래프 D1은 상기 소스 드레인 영역(14)이 표준 도즈 조건(즉, As(도즈의 에너지: 20KeV, 도즈의 농도: 7.012), P(도즈의 에너지: 30Kev, 도즈의 농도: 7.012))에 의해 형성된 경우, 프로그램 디스터브 현상이 발생한 메모리 셀 트랜지스터(MC1)의 문턱 전압의 변화를 나타낸다. 그래프 D2는 상기 소스 드레인 영역(14)이 도즈 조건(즉, As(도즈의 에너지: 20KeV, 도즈의 농도: 7.012), P(도즈의 에너지: 40Kev, 도즈의 농도: 1.013))에 의해 형성된 경우, 프로그램 디스터브 현상이 발생한 메모리 셀 트랜지스터(MC1)의 문턱 전압의 변화를 나타낸다. D3는 상기 소스 드레인 영역(14)이 도즈 조건(즉, As(도즈의 에너지: 25KeV, 도즈의 농도: 1.013), P(도즈의 에너지: 30Kev, 도즈의 농도: 7.012))에 의해 형성된 경우, 프로그램 디스터브 현상이 발생한 메모리 셀 트랜지스터(MC1)의 문턱 전압의 변화를 나타낸다. 여기에서, 상기 그래프들(D1, D2, D3)에서 참조되는 것과 같이, 상기 소스 드레인 영역(14)의 도즈의 농도가 증가될 경우 프로그램 디스터브 현상이 발생한 메모리 셀 트랜지스터(MC1)의 문턱 전압이 낮은 것을 알 수 있다. 따라서, 프로그램 디스터브 현상의 발생을 줄이기 위해서는 상기 소스 드레인 영역(14)의 도즈의 농도가 증가될 필요가 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 소스 선택 트랜지스터와 인접한 메모리 셀 트랜지스터가 공유하는 소스 드레인 영역의 도즈 농도를 증가시켜, 소스 선택 트랜지스터쪽의 정션 에지에서 발생하는 핫 일렉트론이 부스팅 채널로 이동하는 것을 감소시킴으로써, 프로그램 디스터브 현상을 줄일 수 있는 플래시 메모리 소자의 제조 방법을 제공하는 데 있다.
상기한 기술적 과제를 달성하기 위한 본 발명에 따른 플래시 메모리 소자의 제조 방법은, 소스 선택 트랜지스터의 게이트 패턴, 드레인 선택 트랜지스터의 게이트 패턴, 메모리 셀 트랜지스터들의 게이트 패턴들, 제1 소스 드레인 영역, 제2 소스 드레인 영역, 및 제3 소스 드레인 영역들이 형성된 트리플 웰 구조의 반도체 기판을 제공하는 단계; 전체 구조 상부에 스페이서용 산화막을 증착하는 단계; 식각공정을 실시하여, 제1 및 제2 소스 드레인 영역 각각의 상부 표면 일부만이 노출되도록, 소스 선택 트랜지스터의 게이트 패턴의 측벽과, 드레인 선택 트랜지스터의 게이트 패턴의 측벽에 각각 제1 및 제2 스페이서를 형성하고, 제3 소스 드레인 영역의 상부 표면이 노출되지 않도록 복수의 메모리 셀 트랜지스터들의 게이트 패턴들의 양측벽에 제3 스페이서를 각각 형성하는 단계; 및 노출된 제1 및 제2 소스 드레인 영역에 불순물 주입 공정을 실시하는 단계를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 3a 내지 도 3d는 본 발명의 일실시예에 따른 플래시 메모리 소자의 제조 방법을 설명하기 위한 반도체 기판 일부의 단면도들이다. 도 3a 내지 도 3d에 도시된 참조부호들 중 서로 동일한 참조부호는 서로 동일한 기능을 하는 동일 구성요소를 가리킨다.
도 3a를 참고하면, 소스 선택 트랜지스터(SST)의 게이트 패턴(SG), 드레인 선택 트랜지스터(DST)의 게이트 패턴(DG), 메모리 셀 트랜지스터들(MC)의 게이트 패턴들(MG), 제1 소스 드레인 영역(38), 제2 소스 드레인 영역(39), 및 제3 소스 드레인 영역들(40)이 형성된, 트리플 웰(triple well) 구조를 갖는 반도체 기판(31)이 제공된다. 이를 좀 더 상세히 설명하면, 상기 반도체 기판(31)은 예를 들어, P형 기판(31c)내에 TN-웰(triple N-웰)(31b)과 TP-웰(triple P-웰)(31a)이 순차로 형성된 트리플 웰 구조를 갖는다. 또, 상기 TP-웰(31a)내에는 상기 제1 소스 드레인 영역(38), 상기 제2 소스 드레인 영역(39), 및 상기 제3 소스 드레인 영역들(40)이 형성되어 있다. 상기 메모리 셀 트랜지스터들(MC)의 게이트 패턴들(MG)은 상기 소스 선택 트랜지스터(SST)의 게이트 패턴(SG)과 상기 드레인 선택 트랜지스터(DST)의 게이트 패턴(DG) 사이에 위치한다. 바람직하게, 상기 제1 소스 드레인 영역(38)은 상기 소스 선택 트랜지스터(SST)의 게이트 패턴(SG)과, 상기 복수의 메모리 셀 트랜지스터(MC)의 게이트 패턴들(MG) 중 상기 소스 선택 트랜지스터(SST)의 게이트 패턴(SG)에 인접한 메모리 셀 트랜지스터(MC)의 게이트 패턴(MG) 사이에 위치한다. 또, 상기 제2 소스 드레인 영역(39)은 상기 드레인 선택 트랜지스터(DST)의 게이트 패턴(DG)과, 상기 복수의 메모리 셀 트랜지스터(MC)의 게이트 패턴들(MG) 중 상기 드레인 선택 트랜지스터(DST)의 게이트 패턴(DG)에 인접한 메모리 셀 트랜지스터(MC)의 게이트 패턴(MG) 사이에 위치한다. 상기 제3 소스 드레인 영역들(40)은 상기 복수의 메모리 셀 트랜지스터들(MC)의 게이트 패턴들(MG) 사이에 각각 위치한다. 여기서는, 프로그램 디스터브를 감소시키기 위해, 상기 제1 소스 드레인 영역(38)의 크기(S1)와, 상기 제2 소스 드레인 영역(39)의 크기(S2)가 각각 상기 제3 소스 드레인 영역들(40) 각각의 크기(S3)보다 더 크게 설정하였지만, 상기 제1 소스 드레인 영역(38)의 크기(S1)와, 상기 제2 소스 드레인 영역(39)의 크기(S2)를 상기 제3 소스 드레인 영역들(40)의 크기와 동일하게 형성할 수도 있다.
상기 소스 선택 트랜지스터(SST)의 게이트 패턴(SG)과, 상기 드레인 선택 트랜지스터(DST)의 게이트 패턴(DG)은 각각 터널 산화막(32), 일부 영역에 ONO 유전체막(34)을 포함하는 게이트용 폴리 실리콘막(33'), 금속층(36), 하드 마스크막(37)이 순차적으로 적층된 구조를 갖는다. 바람직하게, 상기 금속층(36)으로서 W이 사용될 수 있다. 또, 상기 메모리 셀 트랜지스터들(MC)의 게이트 패턴들(MG) 각각은 상기 터널 산화막(32), 플로팅 게이트용 제1 폴리 실리콘막(33), 상기 ONO 유전체막(34), 제어 게이트용 제2 폴리 실리콘막(35), 상기 금속층(36), 및 상기 하드 마스크막(37)이 순차적으로 적층된 구조를 갖는다. 여기에서, 트리플 웰 구조를 갖는 상기 반도체 기판(31) 상부에 상기 패턴들(SG, DG, MG)과, 상기 제1 내지 제3 소스 드레인 영역들(38, 39, 40)이 형성되는 과정은 본 발명의 기술 분야에서 통상의 지식을 가진자라면 충분히 이해할 수 있으므로, 이에 대한 상세한 설명은 생략된다.
도 3b를 참고하면, 전체 구조 상부에 스페이서용 산화막(41)이 증착된다. 이때, 상기 산화막(41)의 상부 표면에는 상기 패턴들(SG, DG, MG)의 형상에 기인한 굴곡이 발생된다. 이를 좀 더 상세히 설명하면, 상기 게이트 패턴(SG)과, 상기 게이트 패턴(SG)에 인접한 상기 게이트 패턴(MG)간의 간격이, 상기 게이트 패턴들(MG)간의 간격 보다 더 크기 때문에(즉, 상기 제1 소스 드레인 영역(38)의 크기 (S1)가 상기 제3 소스 드레인 영역(40)의 크기(S3)보다 더 크기 때문에), 상기 제1 소스 드레인 영역(38)에 증착되는 상기 산화막(41)의 두께가 상기 제3 소스 드레인 영역(40)에 증착되는 상기 산화막(41)의 두께보다 더 작다. 이와 유사한 이유로, 상기 제2 소스 드레인 영역(39)에 증착되는 상기 산화막(41)의 두께가 상기 제3 소스 드레인 영역(40)에 증착되는 상기 산화막(41)의 두께보다 더 작다.
도 3c를 참고하면, 상기 산화막(41)이 증착된 상기 반도체 기판(31)에 식각공정을 실시하여, 상기 소스 선택 트랜지스터(SST)의 게이트 패턴(SG)의 측벽과, 상기 드레인 선택 트랜지스터(DST)의 게이트 패턴(DG)의 측벽에 각각 스페이서(42, 43)를 형성한다. 또, 상기 복수의 메모리 셀 트랜지스터들(MC)의 게이트 패턴들(MG) 각각의 양측벽에 스페이서(44)가 형성된다. 여기에서, 도 3b를 참고하여 상술한 상기 산화막(41)의 표면 형상의 차이 및 증착 두께의 차이로 인하여, 상기 식각 공정 결과, 상기 제1 및 제2 소스 드레인 영역(38, 39) 각각의 상부 표면 일부만이 노출되고, 상기 제3 소스 드레인 영역(40)의 상부 표면은 노출되지 않는다. 여기서 상기 스페이서(42, 43, 44)를 형성하기 위한 식각공정은 습식 혹은 건식식각을 이용한 전면식각 혹은 에치백 공정을 이용한다.
이처럼, 상기 제3 소스 드레인 영역(40)의 상부 표면을 노출시키지 않는 이유는, 후술되는 불순물 주입 공정에서 상기 제3 소스 드레인 영역(40)에 불순물이 주입되는 것을 방지하기 위함이다. 예를 들어, 상기 제3 소스 드레인 영역(40)에 추가의 불순물이 주입될 경우, 메모리 셀(즉, 메모리 셀 트랜지스터(MC))에 펀치(punch) 현상이 발생하여, 프로그램 동작시 문턱 전압이 감소될 수 있다. 그 결과, 플래시 메모리 소자의 프로그램 시간이 증가하게 된다. 여기에서, 상기 제3 소스 드레인 영역(40)의 도즈의 농도와 도즈의 에너지에 따른 메모리 셀 트랜지스터(MC)의 문턱 전압(프로그램 디스터브 현상이 발생할 때의 문턱 전압)은 아래의 표로 나타낼 수 있다.
스플릿(split) 프로그램 디스터브 현상이 발생한 메모리 셀 트랜지스터(MC)의 문턱 전압
도즈의 농도 도즈의 에너지
1.013 50KeV - 3.28V
0.713 50KeV - 3.02V
1.013 30KeV - 3.18V
0.713 30KeV - 2.77V
0.713 20KeV - 2.48V
0.513 30KeV - 2.27V
상기 [표 1]에서 참조되는 것과 같이, 상기 제3 소스 드레인 영역(40)의 도즈의 농도와 도즈의 에너지가 증가할 수록 상기 메모리 셀 트랜지스터(MC)의 문턱 전압이 감소한다. 따라서, 상기 제3 소스 드레인 영역(40)에는 영향을 주지 않고, 상기 제1 및 제2 소스 드레인 영역(38, 39)의 도즈의 농도를 증가시키기 위해서는, 상기 제1 및 제2 소스 드레인 영역(38, 39)의 상부만이 노출되도록 상기 스페이서들(42, 43, 44)이 형성되어야 한다.
도 3d를 참고하면, 노출된 상기 제1 및 제2 소스 드레인 영역(38, 39)에 불순물 주입 공정이 실시된다. 그 결과, 상기 제1 및 제2 소스 드레인 영역(38, 39)에 도즈의 농도가 높은 영역들(45, 46)이 각각 형성된다.
도 4는 본 발명에 따른 제조 방법에 의해 제조된 플래시 메모리 소자에서, 소스 선택 트랜지스터와 인접한 메모리 셀 트랜지스터에 의해 공유되는 소스 드레인 영역의 도즈의 농도와 도즈의 에너지에 따른, 프로그램 디스터브 현상이 발생한 메모리 셀의 문턱 전압의 변화를 나타내는 그래프이다. 도 4를 참고하면, 그래프 C1은 상기 제1 및 제2 소스 드레인 영역(38, 39)에 표준 도즈 조건(즉, As(도즈의 에너지: 20KeV, 도즈의 농도: 7.012), P(도즈의 에너지: 30Kev, 도즈의 농도: 7.012))으로 추가의 불순물 주입 공정이 실행된 경우, 프로그램 디스터브 현상이 발생한 메모리 셀 트랜지스터(MC)의 문턱 전압의 변화를 나타낸다. 그래프 C2는 상기 제1 및 제2 소스 드레인 영역(38, 39)에 도즈 조건(즉, As(도즈의 에너지: 20KeV, 도즈의 농도: 7.012), P(도즈의 에너지: 40Kev, 도즈의 농도: 1.013))으로 추가의 불순물 주입 공정이 샐행된 경우, 프로그램 디스터브 현상이 발생한 메모리 셀 트랜지스터(MC)의 문턱 전압의 변화를 나타낸다. C3는 상기 상기 제1 및 제2 소스 드레인 영역(38, 39)에 도즈 조건(즉, As(도즈의 에너지: 25KeV, 도즈의 농도: 1.013), P(도즈의 에너지: 30Kev, 도즈의 농도: 7.012))으로 추가의 불순물 주입 공정이 실행된 경우, 프로그램 디스터브 현상이 발생한 메모리 셀 트랜지스터(MC)의 문턱 전압의 변화를 나타낸다. 상기 그래프들(C1, C2, C3)로 나타낸, 프로그램 디스터브 현상이 발생한 메모리 셀 트랜지스터(MC)의 문턱 전압은 상술한 도 2에 도시된 상기 그래프들(D1, D2, D3)로 나타낸, 프로그램 디스터브 현상이 발생한 메모리 셀 트랜지스터(MC)의 문턱 전압 보다 더 낮아진 것을 알 수 있다. 따라서, 본 발명에 따른 플래시 메모리 소자의 제조 방법에 의하면 소스 선택 트랜지스터(SST)쪽의 정션 에지에서 발생하는 핫 일렉트론이 부스팅된 채널로 이동하는 현상이 감소될 수 있으므로, 플래시 메모리 소자의 프로그램 디스터브 현상이 감소될 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예들에서 구체적으로 기술되었으나, 상기한 실시예들은 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 의하면, 다음과 같은 효과가 있다.
첫째, 소스 선택 트랜지스터쪽의 정션 에지에서 발생하는 핫 일렉트론이 부스팅 채널로 이동하는 현상이 감소되므로, 플래시 메모리 소자의 프로그램 디스터브 현상이 감소될 수 있다.
둘째, 추가의 불순물 주입공정을 통하여 플래시 메모리 소자의 프로그램 디스터브 현상을 개선하여 프로그램 속도를 향상시킬 수 있다.

Claims (6)

  1. 소자분리막에 의해 정의된 활성영역 상에 소스 선택 트랜지스터, 드레인 선택 트랜지스터, 및 메모리 트랜지스터들을 형성하는 단계;
    상기 소스 선택 트랜지스터 및 상기 소스 선택 트랜지스터와 인접한 메모리 셀 사이에 제1 소스 드레인 영역을 형성하는 단계;
    상기 드레인 선택 트랜지스터 및 상기 드레인 선택 트랜지스터와 인접한 메모리 셀 사이에 제2 소스 드레인 영역을 형성하는 단계;
    상기 메모리 셀 사이에 제3 소스 드레인 영역을 형성하는 단계;
    상기 결과물 상부에 스페이서용 산화막을 증착하는 단계;
    상기 스페이서용 산화막을 식각하여, 상기 소스 및 드레인 선택 트랜지스터의 게이트 패턴의 측벽에 제1 및 제2 스페이서를 형성하고, 상기 복수의 메모리 셀 트랜지스터들의 게이트 패턴들의 양측벽에 제3 스페이서를 각각 형성하는 단계; 및
    상기 제1 및 제2 소스 드레인 영역에 추가로 불순물 주입 공정을 실시하는 단계; 를 포함하는 플래시 메모리 소자의 제조 방법.
  2. 제1항에 있어서,
    상기 스페이서용 산화막을 증착하는 단계에서, 상기 제1 소스 드레인 영역에 증착되는 상기 산화막의 두께가 상기 제3 소스 드레인 영역에 증착되는 상기 산화막의 두께보다 더 작고, 상기 제2 소스 드레인 영역에 증착되는 상기 산화막의 두 께가 상기 제3 소스 드레인 영역에 증착되는 상기 산화막의 두께보다 더 작은 플래시 메모리 소자의 제조 방법.
  3. 제1항에 있어서, 상기 스페이서들을 각각 형성할 때,
    상기 제1 스페이서 및 제2 스페이서에 의해서 상기 제1 및 제2 소스 드레인 영역은 노출되고, 상기 제3 스페이서에 의해서 상기 제3 소스 드레인 영역은 노출되지 않도록 형성하는 플래시 메모리 소자의 제조 방법.
  4. 제1항에 있어서,
    상기 제1 및 제2 소스드레인 영역에 추가로 주입하는 불순물은 As 혹은 Phosphrous, As 및 Phosphrous를 동시에 주입하는 플래시 메모리 소자의 제조 방법.
  5. 제4항에 있어서,
    상기 제1 및 제2 소스드레인 영역에 추가로 주입하는 불순물의 에너지는 As의 경우는 20Kev-25Kev로 주입하며, Phosphrous의 경우는 30-40Kev의 에너지로 주입하는 플래시 메모리 소자의 제조방법.
  6. 제4항에 있어서,
    상기 제1 및 제2 소스드레인 영역에 추가로 주입하는 불순물의 농도는 1.013-7.012로 주입하는 플래시 메모리 소자의 제조방법.
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