KR20060082945A - 플래쉬 메모리 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 플래쉬 메모리 소자의 제조 방법에 관한 것으로, 드레인 선택 트랜지스터 및 소오스 선택 트랜지스터의 게이트 산화막 두께를 셀의 터널 산화막보다 두껍게 형성함으로써 선택 트랜지스터의 게이트 CD를 줄일 수 있고, 이에 따라 에지 셀의 프로그램 문턱 전압 저하를 개선할 수 있으며, 소오스 선택 트랜지스터 하부의 GIDL 현상에 의해 발생되는 프로그램 디스터번스 페일을 방지할 수 있는 플래쉬 메모리 소자의 제조 방법이 제시된다.
선택 트랜지스터, 게이트 산화막, 프로그램 문턱 전압
Description
도 1(a) 내지 도 1(c)는 본 발명의 일 실시 예에 따른 플래쉬 메모리 소자의 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도.
도 2는 선택 트랜지스터의 게이트 산화막 두께 증가에 따른 셀 문턱 전압 변화를 도시한 그래프.
도 3은 선택 트랜지스터 게이트 CD 변화에 따른 셀 문턱 전압 변화를 도시한 그래프.
도 4는 선택 트랜지스터와 에지 셀의 간격 변화에 따른 셀 스트링 내의 문턱 전압 분포를 도시한 그래프.
<도면의 주요 부분에 대한 부호의 설명>
A : 셀 영역 B : 주변 회로 영역
C: 선택 트랜지스터 영역
11 : 반도체 기판 12 : 패드 산화막
13 : 패드 질화막 14 : 감광막
15 : 게이트 산화막 16 : 터널 산화막
17 : 제 1 도전층 18 : 유전체막
19 : 제 2 도전층 20 : 하드 마스크막
21 ; 드레인 22 : 소오스
본 발명은 플래쉬 메모리 소자의 제조 방법에 관한 것으로, 특히 선택 트랜지스터의 게이트 산화막 두께를 증가시켜 문턱 전압 분포를 개선할 수 있는 NAND형 플래쉬 메모리 소자의 제조 방법에 관한 것이다.
일반적으로 NAND형 플래쉬 메모리 소자는 다수의 셀 블럭을 포함하여 구성된다. 하나의 셀 블럭은 다수의 셀이 직렬 연결된 셀 스트링이 다수 구성된다. 또한, 다수의 비트라인, 다수의 워드라인, 셀 스트링과 비트라인 사이에 접속된 드레인 선택 트랜지스터, 셀 스트링과 공통 소오스 라인 사이에 접속된 소오스 선택 트랜지스터를 포함하여 구성된다. 한편, 하나의 워드라인을 공유하는 다수의 메모리 셀은 하나의 페이지를 구성하고, 모든 셀들은 P웰을 공유한다.
여기서, 직렬 연결되어 하나의 스트링을 구성하는 셀의 개수는 16, 32 또는 64개 등으로 구성된다. 그런데, 스트링을 구성하는 셀중에서 드레인 선택 트랜지스터 및 소오스 선택 트랜지스터에 인접한 두 셀, 예를들어 32개의 셀로 스트링을 구성할 경우 첫번째 워드라인과 마지막 워드라인(편의상, 에지 워드라인)에 연결된 셀(편의상, 에지 셀)들은 한쪽은 셀에 인접되고, 다른 한쪽은 드레인 선택 트랜지스터 및 소오스 선택 트랜지스터에 인접해 있기 때문에 다른 셀들(편의상, 센터 셀)과 다른 커플링비(coupling ratio)를 갖게 된다. 따라서, 에지 셀의 프로그램 문턱 전압은 센터 셀의 프로그램 문턱 전압에 비해 낮게 되어 프로그램 속도 또는 소거 속도를 저하시키게 된다. 이는 고밀도 NAND형 플래쉬 메모리 소자의 분포를 크게 함으로써 수율(yield) 저하를 유발하게 된다.
상기한 바와 같이 NAND형 플래쉬 메모리 소자의 프로그램 속도를 좌우하는 셀은 드레인 선택 트랜지스터 및 소오스 선택 트랜지스터에 인접한 에지 셀들이며, 이러한 현상은 드레인 선택 트랜지스터 및 소오스 선택 트랜지스터와 에지 셀들의 간격을 충분히 확보하지 않고서는 해결할 수 없다. 그런데, 충분한 간격을 확보하기 위해서는 칩 사이즈가 커지게 된다. 드레인 선택 트랜지스터 및 소오스 선택 트랜지스터의 게이트 CD를 감소시키는 방법이 있는데, 이 경우 문턱 전압 강하에 따른 비트라인 누설을 유발하게 된다. 한편, 소오스 선택 트랜지스터와 에지 셀들의 간격을 충분히 확보하지 않을 경우 소오스 선택 트랜지스터 하부의 GIDL 현상에 의해 프로그램 디스터번스 페일이 발생하게 된다.
본 발명의 목적은 드레인 선택 트랜지스터 및 소오스 선택 트랜지스터의 게이트 산화막 두께를 증가시켜 형성함으로써 에지 셀에 의한 프로그램 속도 저하의 문제를 해결할 수 있는 플래쉬 메모리 소자의 제조 방법을 제공하는데 있다.
본 발명의 다른 목적은 드레인 선택 트랜지스터 및 소오스 선택 트랜지스터의 게이트 산화막 두께를 증가시켜 형성함으로써 칩 사이즈를 증가시키지 않으면서 비트라인 누설이 발생되지 않는 플래쉬 메모리 소자의 제조 방법을 제공하는데 있다.
본 발명의 또다른 목적은 드레인 선택 트랜지스터 및 소오스 선택 트랜지스터의 게이트 산화막 두께를 증가시켜 형성함으로써 소오스 선택 트랜지스터 하부의 GIDL 현상에 의한 프로그램 디스터번스 페일을 방지할 수 있는 플래쉬 메모리 소자의 제조 방법을 제공하는데 있다.
본 발명의 일 실시 예에 따른 플래쉬 메모리 소자의 제조 방법은 소정의 공정으로 반도체 기판에 셀 영역 및 선택 트랜지스터 영역이 확정되는 단계; 상기 주변 회로 영역의 상기 반도체 기판 상부에 제 1 두께의 게이트 산화막을 형성하는 단계; 상기 셀 영역의 상기 반도체 기판 상부에 제 2 두께의 터널 산화막을 형성하는 단계; 및 전체 구조 상부에 제 1 도전층, 유전체막, 제 2 도전층을 형성한 후 패터닝하여 게이트를 형성하고, 이온 주입 공정에 의해 드레인 및 소오스를 형성하여 셀 및 선택 트랜지스터를 형성하는 단계를 포함한다.
상기 게이트 산화막은 상기 터널 산화막의 두께보다 10% 내지 100% 더 두껍게 형성한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하기로 한다.
도 1(a) 내지 도 1(c)는 본 발명의 일 실시 예에 따른 플래쉬 메모리 소자의 제조 방법을 설명하기 위한 소자의 단면도이다.
도 1(a)를 참조하면, 소정의 공정으로 셀 영역(A), 주변 회로 영역(B) 및 선택 트랜지스터 영역(C)이 확정된 반도체 기판(11) 상부에 패드 산화막(12) 및 패드 질화막(13)을 형성한다. 그리고, 전체 구조 상부에 감광막(14)을 형성한 후 선택 트랜지스터 영역(C)을 노출시키는 마스크를 이용한 노광 및 현상 공정으로 감광막(14)을 패터닝한다. 패터닝된 감광막(14)을 마스크로 선택 트랜지스터 영역(C)의 패드 질화막(13)을 인산(H3PO4)을 이용하여 식각하여 패드 산화막(12)을 노출시킨다.
도 1(b)를 참조하면, 감광막(14)을 제거한 후 프리 클리닝 공정을 실시하고, 선택적 산화 공정으로 선택 트랜지스터 영역(C)의 반도체 기판(11) 상부에 두꺼운 두께의 게이트 산화막(15)을 형성한다. 나머지 패드 질화막(13) 및 패드 산화막(12)을 제거한 후 프리 클리닝 공정을 실시하고, 셀 영역(A)의 반도체 기판(11) 상부에 터널 산화막(16)을 형성한다. 여기서, 선택 트랜지스터 영역(C)의 게이트 산 화막(15)은 셀 영역(A)의 터널 산화막(16)보다 10%∼100% 더 두껍게 형성한다.
도 1(c)를 참조하면, 전체 구조 상부에 제 1 도전층(17), 유전체막(18), 제 2 도전층(19) 및 하드 마스크막(20)을 형성한 후 패터닝 공정을 실시하고, 이온 주입 공정을 실시하여 드레인(21) 및 소오스(22)를 형성함으로써 셀 영역(A)에 다수의 셀을 형성하는 동시에 선택 트랜지스터 영역(C)에 선택 트랜지스터를 형성한다.
도 2는 선택 트랜지스터의 게이트 산화막 두께 증가에 따른 셀 문턱 전압 변화를 도시한 것이고, 도 3은 선택 트랜지스터 게이트 CD 변화에 따른 셀 문턱 전압 변화를 도시한 것이며, 도 4는 선택 트랜지스터와 에지 셀의 간격 변화에 따른 셀 스트링 내의 문턱 전압 분포를 도시한 것이다. 도시된 바와 같이 선택 트랜지스터의 게이트 산화막 두께를 약 10% 증가시킬 때 선택 트랜지스터의 게이트 CD를 20% 정도 감소시킬 수 있다. 이렇게 되면 게이트 CD 감소에 따라 선택 트랜지스터와 에지 셀들의 간격이 증가되어 에지 셀의 프로그램 문턱 전압 저하를 60% 정도 개선할 수 있다.
상술한 바와 같이 본 발명에 의하면 드레인 선택 트랜지스터 및 소오스 선택 트랜지스터의 게이트 산화막 두께를 두껍게 형성함으로써 선택 트랜지스터의 게이트 CD를 줄일 수 있고, 이에 따라 에지 셀의 프로그램 문턱 전압 저하를 개선할 수 있다. 또한, 소오스 선택 트랜지스터 하부의 GIDL 현상에 의해 발생되는 프로그램 디스터번스 페일을 방지할 수 있다.
Claims (2)
- 소정의 공정으로 반도체 기판에 셀 영역 및 선택 트랜지스터 영역이 확정되는 단계;상기 주변 회로 영역의 상기 반도체 기판 상부에 제 1 두께의 게이트 산화막을 형성하는 단계;상기 셀 영역의 상기 반도체 기판 상부에 제 2 두께의 터널 산화막을 형성하는 단계; 및전체 구조 상부에 제 1 도전층, 유전체막, 제 2 도전층을 형성한 후 패터닝하여 게이트를 형성하고, 이온 주입 공정에 의해 드레인 및 소오스를 형성하여 셀 및 선택 트랜지스터를 형성하는 단계를 포함하는 플래쉬 메모리 소자의 제조 방법.
- 제 1 항에 있어서, 상기 게이트 산화막은 상기 터널 산화막의 두께보다 10% 내지 100% 더 두껍게 형성하는 플래쉬 메모리 소자의 제조 방법.
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Cited By (2)
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| KR100951981B1 (ko) * | 2007-06-12 | 2010-04-08 | 가부시끼가이샤 도시바 | 반도체 장치 및 그 제조 방법 |
| KR101103813B1 (ko) * | 2005-06-30 | 2012-01-06 | 주식회사 하이닉스반도체 | 플래시 메모리 소자의 제조 방법 |
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- 2005-01-13 KR KR1020050003318A patent/KR20060082945A/ko not_active Application Discontinuation
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