KR100998949B1 - 플래쉬 메모리 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 플래쉬 메모리 소자의 제조 방법에 관한 것으로서, 본 발명의 플래쉬 메모리 소자의 제조 방법은, 기판상에 터널 절연막 및 플로팅 게이트용 도전막을 형성하는 단계; 상기 플로팅 게이트용 도전막을 포함하는 결과물 상에 셀 트랜지스터 영역을 노출시키는 마스크 패턴을 형성하는 단계; 상기 노출된 셀 트랜지스터 영역 상에 유전체막을 형성하는 단계; 상기 마스크 패턴을 제거하는 단계; 및 결과물의 전체 구조 상에 컨트롤 게이트용 도전막을 형성하는 단계를 포함하고, 상술한 본 발명에 의한 플래쉬 메모리 소자의 제조 방법은, 셀 트랜지스터 영역에만 선택적으로 유전체막을 형성하고 그외의 영역에서는 플로팅 게이트와 컨트롤 게이트가 직접 연결되게 함으로써, 콘택 형성 공정을 생략하여 그로 인한 문제점을 원천적으로 방지할 수 있다.
플로팅 게이트, 컨트롤 게이트, 유전체막, 셀 트랜지스터 영역
Description
본 발명은 반도체 소자의 제조 기술에 관한 것으로, 특히 플래쉬 메모리 소자의 제조 방법에 관한 것이다.
일반적으로 NAND형 플래쉬 메모리 소자는 다수의 셀 블럭을 포함한다. 하나의 셀 블럭은 데이터를 저장하기 위한 다수의 셀이 직렬 연결되어 하나의 스트링을 구성하는 다수의 셀 스트링과, 셀 스트링과 드레인 사이 및 셀 스트링과 소스 사이에 각각 형성된 드레인 선택 트랜지스터 및 소스 선택 트랜지스터로 구성된다. 아울러, 이러한 셀의 프로그램, 소거 및 독출 동작을 위하여 소정 바이어스를 생성하고 이를 전달하는 다수의 회로 소자가 형성된 주변회로 영역이 존재한다. 이러한 NAND형 플래쉬 메모리 소자의 제조 방법을 간략히 설명하면 다음과 같다.
도1a 내지 도1c는 종래 기술에 따른 플래쉬 메모리 소자의 제조 방법을 설명하기 위한 공정 단면도로서, 활성 영역 방향에 따라 절단한 단면을 기준으로 하여 도시된 것이다. 또한, 본 도면의 플래쉬 메모리 소자는 셀 영역 및 주변회로 영역으로 구분되되, 셀 영역은 다시 셀 트랜지스터 영역과 선택 트랜지스터 영역으로 구분된다.
도1a에 도시된 바와 같이, 웰(well) 등 요구되는 구조가 형성된 반도체 기판(10) 상에 터널 산화막(11), 플로팅 게이트용 폴리실리콘막(12) 및 유전체막(13)을 순차적으로 형성한다.
이어서, 유전체막(13) 상에 캡핑(capping) 폴리실리콘막(14)을 형성한다. 이 캡핑 폴리실리콘막(14)은 후속 플로팅 게이트와 컨트롤 게이트를 전기적으로 연결시키기 위한 콘택 형성시 유전체막(13)에 손상(damage)이 발생하는 것을 방지하는 작용을 한다.
도1b에 도시된 바와 같이, 캡핑 폴리실리콘막(14) 상에 상기 콘택이 형성될 영역을 노출시키는 포토레지스트 패턴(미도시됨)을 형성한 후, 이 포토레지스트 패턴을 식각 베리어로 캡핑 폴리실리콘막(14) 및 유전체막(13)을 식각하여 플로팅 게이트용 폴리실리콘막(12)을 노출시키는 콘택(15)을 형성한다. 여기서, 플래쉬 메모리 소자의 특성상 콘택(15)은 셀 트랜지스터 영역을 제외하고, 선택 트랜지스터 영역 및 주변회로 영역의 게이트가 형성될 부분에 존재하게 된다.
도1c에 도시된 바와 같이, 콘택(15)을 포함하는 결과물의 전체 구조 상에 컨트롤 게이트용 폴리실리콘막(16)을 형성한다. 그에 따라, 셀 트랜지스터 영역에서는 유전체막(13)에 의하여 플로팅 게이트용 폴리실리콘막(12)과 컨트롤 게이트용 폴리실리콘막(16)이 상호 분리되어 프로그램 등의 동작이 수행된다. 반면, 센 트랜 지스터 영역 이외의 영역에서는 콘택(15)에 의하여 플로팅 게이트용 폴리실리콘막(12)과 컨트롤 게이트용 폴리실리콘막(16)이 상호 연결되어 하나의 게이트로 동작하게 된다.
이어서, 본 명세서에서는 도시되지 않았으나 후속 공정으로 게이트 마스크를 이용하는 사진 식각 공정을 수행하여 컨트롤 게이트용 폴리실리콘막(16), 유전체막(13) 및 플로팅 게이트용 폴리실리콘막(12)을 패터닝하여 게이트 스택을 형성한다.
그런데, 이와 같은 플래쉬 메모리 소자의 게이트 스택 형성 과정은 다음과 같은 문제점을 갖는다.
최근 반도체 소자의 집적도가 증가하면서 스트링의 선폭, 소스 선택 라인의 선폭, 드레인 선택 라인의 선폭 등이 모두 감소함에 따라, 전술한 플로팅 게이트와 컨트롤 게이트를 연결시키는 콘택 형성용 포토레지스트 패턴은 ArF 포토레지스트 조성물 또는 그보다 짧은 파장의 광원을 사용하는 포토레지스트 조성물을 이용하여 형성되어야 공정 마진을 확보할 수 있다. 그러나, ArF 포토레지스트를 이용하는 것은 종래의 i-line 포토레지스트 또는 KrF 포토레지스트를 이용하는 경우에 비하여 개발 비용 및 양산 비용을 증가시키는 단점이 있다.
또한, 콘택 형성이 마스크 및 식각 공정을 통하여 이루어지기 때문에, 마스크의 오정렬이 발생할 가능성이 있고 유전체막의 손상 방지를 위하여 캡핑 폴리실리콘막을 추가적으로 사용하여야 하는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 셀 트랜지스터 영역에만 선택적으로 유전체막을 형성하고 그외의 영역에서는 플로팅 게이트와 컨트롤 게이트가 직접 연결되게 함으로써, 콘택 형성 공정을 생략하여 그로 인한 문제점을 원천적으로 방지할 수 있는 플래쉬 메모리 소자의 제조 방법을 제공하고자 한다.
상기 과제를 해결하기 위한 본 발명의 플래쉬 메모리 소자의 제조 방법은, 셀트랜지스터영역, 선택트랜지스터영역 및 주변회로영역이 정의된 기판 상에 터널 절연막 및 플로팅 게이트용 도전막을 형성하는 단계; 상기 플로팅 게이트용 도전막 상에 상기 셀트랜지스터영역을 노출시키는 물질막 패턴을 형성하는 단계; 상기 노출된 셀트랜지스터영역의 플로팅 게이트용 도전막 상에 유전체막을 형성하는 단계; 상기 물질막 패턴을 제거하는 단계; 및 상기 유전체막을 포함한 전체 구조 상에 컨트롤 게이트용 도전막을 형성하는 단계를 포함한다.
상술한 본 발명에 의한 플래쉬 메모리 소자의 제조 방법은, 셀 트랜지스터 영역에만 선택적으로 유전체막을 형성하고 그외의 영역에서는 플로팅 게이트와 컨트롤 게이트가 직접 연결되게 함으로써, 콘택 형성 공정을 생략하여 그로 인한 문 제점을 원천적으로 방지할 수 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도2a 내지 도2c는 본 발명의 일실시예에 따른 플래쉬 메모리 소자의 제조 방법을 설명하기 위한 공정 단면도로서, 활성 영역 방향에 따라 절단한 단면을 기준으로 하여 도시된 것이다. 또한, 본 도면의 플래쉬 메모리 소자는 셀 영역 및 주변회로 영역으로 구분되되, 셀 영역은 다시 셀 트랜지스터 영역과 선택 트랜지스터 영역으로 구분된다.
도2a에 도시된 바와 같이, 반도체 기판(20) 상에 터널 산화막(21) 및 플로팅 게이트용 폴리실리콘막(22)을 형성한다. 본 명세서에서는 도시되지 않았으나, 반도체 기판(20)에는 웰, 소자간 분리를 위한 소자분리막, 트랜지스터의 소스/드레인 영역으로 사용되는 불순물 영역 등이 통상의 방법으로 형성되어 있다.
이어서, 플로팅 게이트용 폴리실리콘막(22)을 포함하는 결과물 상에 소정 물질막(23)을 형성한다. 여기서, 물질막(23)은 플로팅 게이트를 형성하는 물질 및 소자 분리막을 형성하는 물질에 대하여 선택비를 가져야 한다. 예를 들어, 물질막(23)으로는 플로팅 게이트를 형성하는 폴리실리콘막 및 소자 분리막을 형성하는 산화막에 대하여 선택비를 갖는 질화막을 이용하는 것이 바람직하다.
이어서, 셀 트랜지스터 영역만을 노출시키고 그외의 영역 즉, 선택 트랜지스터 영역 및 주변회로 영역은 덮는 포토레지스트 패턴(24)을 형성한다. 이때, 이 포토레지스트 패턴(24)은 i-line 포토레지스트를 이용하여도 충분히 정의가 가능한 넓은 영역을 덮도록 형성되므로 굳이 비용 증가를 초래하는 ArF 포토레지스트를 이용할 필요가 없다.
도2b에 도시된 바와 같이, 포토레지스트 패턴(24)을 식각 베리어로 물질막(23)을 건식 식각하여 셀 트랜지스터 영역만을 노출시키는 물질막(23) 패턴을 형성한다.
이어서, 포토레지스트 스트립 공정으로 포토레지스트 패턴(24)을 제거하고 유전체막 형성 전의 전세정 공정을 수행한 후, 노출되는 셀 트랜지스터 영역 상에 유전체막(25)을 형성한다. 이때, 유전체막(25)은 산화막, 질화막 및 산화막이 적층된 ONO(Oxide-Nitride-Oxide)막으로 이루어질 수 있다.
도2c에 도시된 바와 같이, 물질막(23) 패턴을 건식 식각으로 제거한다. 그 결과, 셀 트랜지스터 영역에만 유전체막(25)이 형성된다.
이어서, 결과물의 전체 구조 상에 컨트롤 게이트용 폴리실리콘막(26)을 형성한다. 그에 따라, 셀 트랜지스터 영역에서는 유전체막(25)에 의하여 플로팅 게이트용 폴리실리콘막(22)과 컨트롤 게이트용 폴리실리콘막(26)이 분리된다. 반면, 그외의 선택 트랜지스터 영역 및 주변회로 영역에서는 플로팅 게이트용 폴리실리콘막(22) 상에 바로 컨트롤 게이트용 폴리실리콘막(26)이 형성된다.
따라서, 종래 기술과 같이 플로팅 게이트와 컨트롤 게이트를 연결시키기 위 한 콘택 형성 공정이 요구되지 않으므로 마스크의 오정렬 문제 및 식각으로 인한 유전체막 손상 문제 등이 발생할 여지가 없다.
이어서, 본 명세서에서는 도시되지 않았으나 후속 공정으로 게이트 마스크를 이용하는 사진 식각 공정을 수행하여 셀 트랜지스터 영역에서는 플로팅 게이트용 폴리실리콘막(22), 유전체막(25) 및 컨트롤 게이트용 폴실리콘막(25)이 적층된 게이트 스택을 형성하고 주변회로 영역에서는 플로팅 게이트용 폴리실리콘막(22) 및 컨트롤 게이트용 폴리실리콘막(25)이 적층된 게이트 스택을 형성한다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도1a 내지 도1c는 종래 기술에 따른 플래쉬 메모리 소자의 제조 방법을 설명하기 위한 공정 단면도.
도2a 내지 도2c는 본 발명의 일실시예에 따른 플래쉬 메모리 소자의 제조 방법을 설명하기 위한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
20 : 반도체 기판 21 : 터널 산화막
22 : 플로팅 게이트용 폴리실리콘막 23 : 물질막
24 : 포토레지스트 패턴 25 : 유전체막
26 : 컨트롤 게이트용 폴리실리콘막
Claims (6)
- 셀트랜지스터영역, 선택트랜지스터영역 및 주변회로영역이 정의된 기판 상에 터널 절연막 및 플로팅 게이트용 도전막을 형성하는 단계;상기 플로팅 게이트용 도전막 상에 상기 셀트랜지스터영역을 노출시키는 물질막 패턴을 형성하는 단계;상기 노출된 셀트랜지스터영역의 플로팅 게이트용 도전막 상에 유전체막을 형성하는 단계;상기 물질막 패턴을 제거하는 단계; 및상기 유전체막을 포함한 전체 구조 상에 컨트롤 게이트용 도전막을 형성하는 단계를 포함하는 플래쉬 메모리 소자의 제조 방법.
- 제1항에 있어서,상기 물질막 패턴을 형성하는 단계는,상기 플로팅 게이트용 도전막 상에 물질막을 형성하는 단계;상기 물질막 상에 상기 셀트랜지스터영역을 노출시키는 포토레지스트 패턴을 형성하는 단계;상기 포토레지스트 패턴을 식각 베리어로 상기 물질막을 건식 식각하는 단계; 및상기 포토레지스트 패턴을 스트립하는 단계를 포함하는 플래쉬 메모리 소자의 제조 방법.
- 제2항에 있어서,상기 기판은 소자분리막을 포함하는플래쉬 메모리 소자의 제조 방법.
- 제3항에 있어서,상기 플로팅 게이트용 도전막은 폴리실리콘으로 이루어지고,상기 소자분리막은 산화막으로 이루어지고,상기 물질막은 질화막으로 이루어지는플래쉬 메모리 소자의 제조 방법.
- 제1항에 있어서,상기 유전체막은 ONO막으로 이루어지는플래쉬 메모리 소자의 제조 방법.
- 제1항 또는 제2항에 있어서,상기 물질막 패턴을 제거하는 단계는,건식 식각으로 수행되는플래쉬 메모리 소자의 제조 방법.
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