KR20100074673A - 플래시 소자의 제조방법 - Google Patents

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Abstract

본 발명은 반도체 기판 상에 게이트 절연막, 제1 도전막, 유전체막, 제2 도전막. 식각 정지막, 금속막, 하드 마스크막을 순차적으로 형성하는 단계, 하드 마스크막 및 금속막을 패터닝하여, 하드 마스크 패턴 및 금속패턴을 형성하기 위한 제1 식각 공정을 실시하는 단계, 잔류하는 불순물을 제거함과 동시에 하드 마스크 패턴의 사이로 노출된 식각 정지막을 동시에 패터닝하기 위한 클리닝 공정을 실시하는 단계, 제2 도전막, 유전체막 및 제1 도전막을 패터닝하여, 제2 도전패턴, 유전패턴 및 제1 도전패턴을 형성하는 단계를 포함하는 플래시 소자의 제조방법으로 이루어진다.
단차, 게이트 패턴, 식각 정지막, RuO2, 식각속도, 고유전막

Description

플래시 소자의 제조방법{Method of manufacturing flash memory device}
본 발명은 플래시 소자의 제조방법에 관한 것으로, 특히 게이트 패턴들의 밀도 차이에 의한 높이 차이를 균일하게 하기 위한 플래시 소자의 제조방법에 관한 것이다.
플래시 소자는 데이터가 저장되는 메모리 셀 어레이(memory cell array)를 포함한다. 메모리 셀 어레이는 다수개의 소자 분리 영역으로 구분되는 다수개의 스트링(string)들을 포함한다. 각각의 스트링의 상부에는 전기적으로 직렬로 연결된 다수개의 메모리 셀(memory cell)들이 형성되며, 메모리 셀들의 양 단에는 각각 셀렉트 트랜지스터(select transistor)가 형성된다. 또한, 메모리 셀들의 게이트 단이 연결되어 워드라인(word line)들을 이루며, 셀렉트 트랜지스터들의 게이트 단이 연결되어 셀렉트 라인(select line)들을 이룬다.
한편, 플래시 소자는 최근에 휴대폰, MP3 및 PMP 등에 널리 사용되면서 집적도가 점차 증가하고 있다. 이처럼, 플래시 소자의 집적도가 증가함에 따라 게이트 라인들의 밀도 차이에 따른 로딩(loading) 차이도 증가할 수 있다. 예를 들어 설명하면 다음과 같다.
도 1은 플래시 소자를 설명하기 위한 평면도이다.
플래시 소자는 게이트 라인(30)들의 간격이 조밀한 제1 영역(A)과 제1 영역(A)보다 게이트 라인(30)들의 간격이 조밀하지 않은 제2 영역(B)을 포함한다. 예를 들면, 제1 영역(A)을 워드라인(WL)들이 형성되는 영역이라 하고, 제2 영역(B)을 셀렉트 라인(SL)들이 형성되는 영역이라 하자. 이때, 게이트 라인(30)을 형성하기 위한 게이트 패터닝(gate patterning) 공정을 실시하면, 제1 영역(A)보다 제2 영역(B)에서 식각 속도가 더 빠르게 진행될 수 있다. 사진을 참조하여 설명하면 다음과 같다.
도 2a는 도 1의 C-C' 방향에 대한 단면 사진이고, 도 2b는 도 1의 D-D' 방향에 대한 단면 사진이며, 도 3은 도 1의 E-E' 방향에 대한 단면 사진이다.
도 2a 및 도 2b를 참조하면, C-C' 방향은 제2 영역의 단면이고, D-D' 방향은 제1 영역의 단면이다. 이때, 제1 및 제2 영역(A 및 B)에 따라 활성영역(10) 사이의 소자 분리 영역(20)의 높이 차이(h1 및 h2)가 발생하는 것을 알 수 있다. 즉, 게이트 패터닝 공정 시, 제1 영역보다 제2 영역의 식각 속도가 더 빠르게 진행되기 때문에 D-D' 방향의 소자 분리 영역(20)보다 C-C' 방향의 소자 분리 영역(20)이 먼저 노출되어 더 많이 식각된다.
도 3을 참조하면, 게이트 패터닝 공정 시 제2 도전막(Poly2)을 패터닝하는 단계로, 워드라인(WL)들이 형성된 제1 영역(A)과 셀렉트 라인(SL)들이 형성된 제2 영역 간에 식각 속도의 차이가 발생하였음을 알 수 있다. 즉, 제1 영역(A)보다 제2 영역(B)에서 식각 속도가 더 빠르게 진행되어 제2 도전막(Poly2)의 높이 차이가 발생하였으며, 이후 게이트 패터닝 공정을 진행할수록 이러한 높이 차이는 더 증가할 수 있다.
이처럼, 식각 속도에 차이가 발생하여 제1 영역(A)보다 제2 영역(B)의 소자 분리 영역이 노출되는 경우, 제2 영역(B)의 활성영역이 노출될 수 있다. 노출된 활성영역이 식각 활성영역 내의 불순물들이 외부로 빠져나오면 반도체 기판의 전기적 특성이 감소할 수 있으므로 신뢰도 또한 저하될 수 있다.
본 발명이 해결하고자 하는 과제는, 플래시 소자의 콘트롤 게이트막과 금속막의 사이에 고 유전율을 가지는 식각 정지막을 형성함으로써, 게이트 패터닝 공정 시 식각 속도 차이에 따른 단차 발생을 억제시킬 수 있다.
본 발명에 따른 플래시 소자의 제조방법은, 반도체 기판 상에 게이트 절연막, 제1 도전막, 유전체막, 제2 도전막. 식각 정지막, 금속막, 하드 마스크막을 순차적으로 형성한다. 하드 마스크막 및 금속막을 패터닝하여, 하드 마스크 패턴 및 금속패턴을 형성하기 위한 제1 식각 공정을 실시한다. 잔류하는 불순물을 제거함과 동시에 하드 마스크 패턴의 사이로 노출된 식각 정지막을 동시에 패터닝하기 위한 클리닝 공정을 실시한다. 제2 도전막, 유전체막 및 제1 도전막을 패터닝하여, 제2 도전패턴, 유전패턴 및 제1 도전패턴을 형성하는 단계를 포함하는 플래시 소자의 제조방법으로 이루어진다.
식각 정지막은 유전율이 적어도 25인 물질(high-k 물질)로 형성하며, 식각 정지막은 RuO2막으로 형성하고, 10Å 내지 50Å의 두께로 형성한다.
클리닝 공정은 유기물 세정공정인 RO 또는 RON을 사용하여 실시하거나, O3를 사용하여 실시한다.
제1 식각 공정을 실시하는 단계는, 하드 마스크막의 상부에 포토레지스트 패턴을 형성한다. 포토레지스트 패턴에 따라 하드 마스크막 및 버퍼막을 패터닝한다. 포토레지스트 패턴을 제거하는 단계를 더 포함한다.
제2 도전막은 폴리실리콘막으로 형성하며, 금속막은 텅스텐(tungsten) 또는 텅스텐실리사이드(WSi2)로 형성한다.
제1 식각 공정은 건식 식각 공정으로 실시한다. 제1 식각 공정은 식각 정지막보다 금속막에 대한 식각 속도가 빠른 조건으로 실시한다.
제1 식각 공정은 NF3 가스, N2 가스 및 Cl 가스의 혼합가스를 사용하여 실시한다.
본 발명이 해결하고자 하는 과제는, 플래시 소자의 콘트롤 게이트막과 금속막의 사이에 고 유전율을 가지는 식각 정지막을 형성함으로써, 게이트 패터닝 공정 시 식각 속도 차이 발생으로 인한 단차 발생을 억제시킬 수 있다. 또한, 고 유전율을 가지는 식각 정지막을 사용하기 때문에 콘트롤 게이트막과 금속막 간의 저항증가 없이 플래시 소자를 동작시킬 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한 다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 4a 내지 도 4c는 본 발명에 따른 플래시 소자의 제조방법을 설명하기 위한 단면도이다.
도 4a를 참조하면, 반도체 기판(400) 상에 게이트 절연막(402), 플로팅 게이트(floating gate)용 제1 도전막(404), 유전체막(406), 콘트롤 게이트(control gate)용 제2 도전막(408)을 순차적으로 형성한다. 게이트 절연막(402)은 산화막으로 형성할 수 있다. 제1 도전막(404)은 폴리실리콘막으로 형성할 수 있다. 바람직하게는, 제1 도전막(404)은 언도프트(undoped) 폴리실리콘막과 도프트(doped) 폴리실리콘막을 적층하여 형성할 수 있다. 유전체막(406)은 산화막, 질화막 및 산화막을 적층하여 형성할 수 있다. 제2 도전막(408)은 폴리실리콘막으로 형성할 수 있다. 바람직하게는, 제2 도전막(408)은 도프트(doped) 폴리실리콘막으로 형성할 수 있다.
특히, 제2 도전막(408)의 상부에 금속막(412)을 형성하기 이전에, 후속 실시할 게이트 패터닝(patterning) 공정 시 식각되는 깊이를 균일하게 맞추기 위하여 식각 정지막(410)을 형성한다. 구체적으로 설명하면 다음과 같다.
식각 정지막(410)은 제2 도전막(408)과 금속막(412)의 저항 증가를 방지하기 위하여 유전율이 높은 고유전체막으로 형성하는 것이 바람직하다. 구체적으로, 식 각 정지막(410)은 유전율이 적어도 25인 물질(high-k 물질)로 형성한다. 예를 들면, 식각 정지막(410)은 RuO2막으로 형성할 수 있으며, 10Å 내지 50Å의 두께로 형성할 수 있다. RuO2막은 높은 유전율을 가지면서 금속막(412)과는 서로 다른 식각 선택비를 가지므로 제2 도전막(408)과 금속막(412)의 사이에서 식각 정지막(410)으로 형성하기에 바람직하다.
이어서, 식각 정지막(410)의 상부에 금속막(412), 하드 마스크막(414) 및 포토레지스트 패턴(416)을 순차적으로 형성한다. 금속막(412)은 텅스텐(tungsten; W) 또는 텅스텐실리사이드(WSix; x는 정수)로 형성할 수 있다. 포토레지스트 패턴(416)은 제1 영역(A)과 제2 영역(B)의 패턴 밀도가 서로 다르다. 예를 들면, 제1 영역(A)은 워드라인(word line) 패턴을 가지며, 제2 영역(B)은 셀렉트 라인(select line) 또는 주변회로 영역의 패턴(B)을 가질 수 있다. 즉, 제1 영역(A)의 패턴 밀도가 제2 영역(B)의 패턴 밀도보다 조밀한 경우를 예를 들어 설명하도록 한다.
도 4b를 참조하면, 포토레지스트 패턴(416)에 따라 제1 식각 공정을 실시하여 하드 마스크 패턴(414a) 및 금속패턴(412a)을 형성한다. 제1 식각 공정은 건식식각 공정으로 실시하는 것이 바람직하다. 특히, 제1 식각 공정 시, 제1 영역(A)보다 제2 영역(B)의 식각 정지막(410)이 먼저 노출되더라도 식각 정지막(410)은 제거되지 않으므로 제1 식각 공정을 용이하게 실시할 수 있다. 구체적으로 설명하면, 제1 식각 공정은 식각 정지막(410)보다 금속막(도 1a의 412)에 대한 식각 속도가 빠른 조건으로 실시하는 것이 바람직하다. 예를 들면, 제1 식각 공정은 NF3 가스, N2 가스 및 Cl 가스의 혼합가스를 사용하려 실시할 수 있다.
도 4c를 참조하면, 포토레지스트 패턴(도 4b의 416)을 제거하고, 포토레지스트 패턴(도 4b의 416)의 잔류물 및 하드 마스크 패턴(414a)으로부터 형성된 불순물(예컨대, 폴리머)을 제거하기 위한 클리닝(cleaning) 공정을 실시한다. 클리닝 공정 시 하드 마스크 패턴(412a) 사이로 노출된 식각 정지막(도 4b의 410)도 동시에 제거할 수 있다. 또는, 클리닝 공정을 실시한 후에 식각 정지막(도 4b의 410)의 패터닝 공정을 실시할 수도 있다.
예를 들면, 클리닝 공정 시 식각 정지막(도 4b의 410)을 패터닝하기 위해, 유기물 세정공정인 RO 또는 RON을 사용하여 실시할 수 있고, O3를 사용한 클리닝 공정을 실시할 수도 있다. 이로써, 식각 정지막(도 4b의 410)을 패터닝하여 식각 정지 패턴(410a)을 형성할 수 있다.
이어서, 하드 마스크 패턴(414a)에 따라 제2 식각 공정을 실시하여 제2 도전패턴(408a), 유전패턴(406) 및 제1 도전패턴(404a)을 형성한다. 이때, 게이트 절연막(402)의 일부는 잔류할 수 있다.
특히, 제2 식각 공정은 식각 정지 패턴(410a)을 형성한 후에 균일한 높이에서 실시하기 때문에 게이트 라인의 밀도 차이에 따른 단차를 감소시킬 수 있다. 이로써, 제1 영역(A)의 노출된 게이트 절연막(402)의 높이와 제2 영역(B)의 노출된 게이트절연막(402)의 높이를 균일하게 할 수 있다.
도 5a 및 도 5b는 본 발명에 따른 플래시 소자를 설명하기 위한 사진이다.
도 5a는 도 4c에서 제1 영역(A)의 활성영역(500) 및 소자 분리 영역(502) 방향에 대한 단면사진이며, 도 5b는 도 4c에서 제2 영역(B)의 활성영역(500) 및 소자 분리 영역(502)에 대한 단면사진이다.
도 5a 및 도 5b를 참조하면, 소자 분리 영역(502)의 높이가 서로 균일하다는 것을 알 수 있다. 종래의 사진인 도 2a와 본 발명의 사진인 도 5b비교하면, 종래의 소자 분리 영역(20)은 과도 식각되어 높이(h1)가 낮아진 반면, 본 발명의 소자 분리 영역(502)은 모두 균일한 높이(H1 및 H2)로 형성되었음을 알 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1은 플래시 소자를 설명하기 위한 평면도이다.
도 2a 및 도 2b는 종래 기술에 의한 소자 분리막의 높이 차이를 설명하기 위한 사진이다.
도 3은 종래기술에 의한 게이트 패터닝 공정의 문제점을 설명하기 위한 사진이다.
도 4a 내지 도 4c는 본 발명에 따른 플래시 소자의 제조방법을 설명하기 위한 단면도이다.
도 5a 및 도 5b는 본 발명에 따른 플래시 소자를 설명하기 위한 사진이다.
<도면의 주요 부분에 대한 부호의 설명>
SL : 셀렉트 라인 WL : 워드라인
10, 500 : 활성영역 20, 502 : 소자 분리 영역
400 : 반도체 기판 402 : 게이트 절연막
402a : 게이트 절연 패턴 404 : 제1 도전막
404a : 제1 도전패턴 406 : 유전체막
406a : 유전패턴 408 : 제2 도전막
408a : 제2 도전패턴 410 : 식각 정지막
410a : 식각 정지 패턴 412 : 금속막
412a : 금속패턴 414 : 하드 마스크막
414a : 하드 마스크 패턴 416 : 포토레지스트 패턴

Claims (11)

  1. 반도체 기판 상에 게이트 절연막, 제1 도전막, 유전체막, 제2 도전막. 식각 정지막, 금속막, 하드 마스크막을 순차적으로 형성하는 단계;
    상기 하드 마스크막 및 상기 금속막을 패터닝하여, 하드 마스크 패턴 및 금속패턴을 형성하기 위한 제1 식각 공정을 실시하는 단계;
    잔류하는 불순물을 제거함과 동시에 상기 하드 마스크 패턴의 사이로 노출된 상기 식각 정지막을 동시에 패터닝하기 위한 클리닝 공정을 실시하는 단계; 및
    상기 제2 도전막, 상기 유전체막 및 상기 제1 도전막을 패터닝하여, 제2 도전패턴, 유전패턴 및 제1 도전패턴을 형성하는 단계를 포함하는 플래시 소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 식각 정지막은 유전율이 적어도 25인 물질(high-k 물질)로 형성하는 플래시 소자의 제조방법.
  3. 제 1 항에 있어서,
    상기 식각 정지막은 RuO2막으로 형성하는 플래시 소자의 제조방법.
  4. 제 1 항에 있어서,
    상기 식각 정지막은 10Å 내지 50Å의 두께로 형성하는 플래시 소자의 제조방법.
  5. 제 1 항에 있어서,
    상기 클리닝 공정은 유기물 세정공정인 RO 또는 RON을 사용하여 실시하거나, O3를 사용하여 실시하는 플래시 소자의 제조방법.
  6. 제 1 항에 있어서, 상기 제1 식각 공정을 실시하는 단계는,
    상기 하드 마스크막의 상부에 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴에 따라 상기 하드 마스크막 및 상기 버퍼막을 패터닝하는 단계; 및
    상기 포토레지스트 패턴을 제거하는 단계를 더 포함하는 플래시 소자의 제조방법.
  7. 제 1 항에 있어서,
    상기 제2 도전막은 폴리실리콘막으로 형성하는 플래시 소자의 제조방법.
  8. 제 1 항에 있어서,
    상기 금속막은 텅스텐(tungsten) 또는 텅스텐실리사이드(WSi2)로 형성하는 플래시 소자의 제조방법.
  9. 제 1 항에 있어서,
    상기 제1 식각 공정은 건식 식각 공정으로 실시하는 플래시 소자의 제조방법.
  10. 제 1 항에 있어서,
    상기 제1 식각 공정은 상기 식각 정지막보다 상기 금속막에 대한 식각 속도가 빠른 조건으로 실시하는 플래시 소자의 제조방법.
  11. 제 1 항에 있어서,
    상기 제1 식각 공정은 NF3 가스, N2 가스 및 Cl 가스의 혼합가스를 사용하여 실시하는 플래시 소자의 제조방법.
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