KR100751685B1 - 게이트 형성 방법 - Google Patents

게이트 형성 방법 Download PDF

Info

Publication number
KR100751685B1
KR100751685B1 KR1020050052864A KR20050052864A KR100751685B1 KR 100751685 B1 KR100751685 B1 KR 100751685B1 KR 1020050052864 A KR1020050052864 A KR 1020050052864A KR 20050052864 A KR20050052864 A KR 20050052864A KR 100751685 B1 KR100751685 B1 KR 100751685B1
Authority
KR
South Korea
Prior art keywords
gate
oxide film
forming
semiconductor substrate
thermal oxidation
Prior art date
Application number
KR1020050052864A
Other languages
English (en)
Other versions
KR20060133173A (ko
Inventor
안병근
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020050052864A priority Critical patent/KR100751685B1/ko
Publication of KR20060133173A publication Critical patent/KR20060133173A/ko
Application granted granted Critical
Publication of KR100751685B1 publication Critical patent/KR100751685B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

본 발명은 게이트 형성 방법에 관한 것으로서, 특히 50나노 이하의 낸드 플래시 소자의 게이트 형성 후, 소정조건의 열산화공정을 통해 게이트 간의 소정간격은 유지하면서 게이트 측벽부에 두터운 산화막을 형성함으로써, 게이트 간의 간섭현상을 방지할 수 있는 게이트 형성 방법에 관한 것이다.
본 발명은 반도체 기판 상부에 터널산화막, 플로팅 게이트용 제 1도전층, 유전체막, 컨트롤 게이트용 제 2도전층이 적층된 게이트 패턴을 형성하는 단계, 열산화 공정을 수행하여 상기 게이트 패턴의 양측벽의 안쪽으로 산화막을 형성하는 단계, 및 상기 게이트 패턴 사이의 상기 반도체 기판에 저농도 이온주입 공정을 수행하는 단계를 포함하는 게이트 형성 방법을 개시한다.
플래시 소자, 열산화 공정, 간섭현상(Disturbance)

Description

게이트 형성 방법{Method for forming a gate}
도 1a 및 도 1b는 본 발명의 일실시예에 따른 게이트 형성 공정을 나타낸 단면도 이다.
< 도면의 주요 부분에 대한 부호의 설명 >
100 : 반도체 기판 102 : 터널 산화막
104 : 플로팅 게이트용 제 1도전층 106 : 유전체막
108 : 컨트롤 게이트용 제 2도전층 110 : 텅스텐실리사이드막
112 : 하드마스크 114 : 산화막
116 : 저농도 이온 주입 영역
본 발명은 게이트 형성 방법에 관한 것으로서, 특히 50나노 이하의 낸드 플래시 소자의 게이트 형성 후, 소정조건의 열산화공정을 통해 게이트 간의 소정간격은 유지하면서 게이트 측벽부에 두터운 산화막을 형성함으로써, 게이트 간의 간섭현상을 방지할 수 있는 게이트 형성 방법에 관한 것이다.
종래의 플래시 메모리 소자의 게이트 형성 공정을 간략히 설명하면, 반도체 기판에 에스티아이(STI: Shallow Trench Isolation) 공정을 통해 소자분리막을 형성하여 액티브 영역과 필드 영역을 확정한다.
다음, 상기 액티브 영역 위에는 터널 산화막이 일정 두께로 형성되며, 이 터널 산화막 상부에는 플로팅 게이트용 제 1도전층으로 사용되는 예컨대 폴리실리콘막이 형성된다. 상기 폴리실리콘막 상부에는 유전체막이 형성되는데, 이 유전체막은 산화막, 질화막, 산화막이 순차적으로 적층되어 형성된다.
유전체막 상부에는 컨트롤 게이트용 제 2도전층으로 사용되는 예컨대 폴리실리콘막이 형성되며, 이 폴리실리콘막은 모든 단위 셀에 공통되도록 형성된다.
콘트롤 게이트용 폴리실리콘막의 상부에 텅스텐실리사이드가 증착되어 컨트롤 게이트 전극이 형성되고, 상기 컨트롤 게이트 전극의 상부에 다시 게이트 하드마스크를 증착한 후 사진 및 식각 공정으로 게이트들을 형성한다.
다음 상기 게이트들을 커버링하기 위해 850℃ 온도의 산소(O2) 분위기에서 약 3분 50초간 재산화 공정을 실시하여 약 30 Å 두께의 얇은 산화막을 형성한다.
그러나, 최근 반도체 소자의 고집적화에 따라 소자 크기가 점점 작아지고 있으며, 특히 50나노 이하의 낸드 플래시 소자의 경우 게이트(Gate)들 간의 상호 간섭현상(Disturbance)이 심화되는 문제점이 있다.
따라서, 게이트와 게이트 사이의 스페이스 마진(Space Margin)을 크게 확보하면서도 상기 간섭현상을 방지할 수 있는 기술이 요구된다.
본 발명의 목적은 50나노 이하의 낸드 플래시 소자의 게이트 형성 후, 소정조건의 열산화공정을 통해 게이트 간의 소정간격은 유지하면서 게이트 측벽부에 두터운 산화막을 형성함으로써, 게이트 간의 간섭현상(Disturbance)을 방지할 수 있는 게이트 형성 방법을 제공함에 있다.
본 발명에 따른 게이트 형성 방법은, 반도체 기판 상부에 터널산화막, 플로팅 게이트용 제 1도전층, 유전체막, 컨트롤 게이트용 제 2도전층이 적층된 게이트 패턴을 형성하는 단계, 열산화 공정을 수행하여 상기 게이트 패턴의 양측벽의 안쪽으로 산화막을 형성하는 단계, 및 게이트 패턴 사이의 반도체 기판에 저농도 이온주입 공정을 수행하는 단계를 포함하는 것을 특징으로 한다.
상기 게이트 패턴은 상기 컨트롤 게이트용 제2 도전층 상부에 텅스텐 실리사이드막 및 하드마스크가 더욱 형성되는 것을 특징으로 한다.
상기 열산화 공정은 850℃ 온도의 O2 분위기에서 10분간 실시되는 것을 특징으로 한다. 상기 산화막은 80Å 이하의 두께로 형성하는 것을 특징으로 한다. 상기 산화막을 형성한 후 반도체 기판에 잔류된 산화막을 전면식각하여 반도체기판을 노출시키는 단계를 더 포함하는 것을 특징으로 한다. 상기 텅스텐 실리사이드막 및 상기 하드마스크는 상기 열산화 공정시 산화되지 않는 것을 특징으로 한다.
이하 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하기로 한다.
도 1a 및 도 1b는 본 발명의 일실시예에 따른 게이트 형성 공정을 나타낸 단면도 이다. 도 1a는 종래와 유사한 공정으로 게이트 패턴을 형성한 반도체 소자의 단면도 이다.
도 1a를 참조하면, 반도체 기판(100) 상부에 터널 산화막(102)이 일정 두께로 형성되며, 이 터널 산화막(102) 상부에는 플로팅 게이트용 제 1도전층(104)으로 사용되는 예컨대 제 1폴리실리콘막이 형성된다. 상기 제 1폴리실리콘막 상부에는 유전체막(106)이 형성되는데, 이 유전체막은 산화막, 질화막, 산화막이 순차적으로 적층되어 형성된다.
유전체막(106) 상부에는 컨트롤 게이트용 제 2도전층(108)으로 사용되는 예컨대 제 2폴리실리콘막이 형성되며, 이 폴리실리콘막은 모든 단위 셀에 공통되도록 형성된다.
상기 제 2폴리실리콘막의 상부에 텅스텐실리사이드막(110)이 형성되어 제 2폴리실리콘막 및 텅스텐실리사이드막으로 이루어진 컨트롤 게이트 전극이 형성된다. 상기 컨트롤 게이트 전극의 상부에 게이트 하드마스크(112)를 형성한 후 사진 및 식각 공정으로 텅스텐실리사이드막(110), 제 2도전층(108), 유전체막(106), 제 1도전층(104) 및 터널산화막(102)의 일부를 반도체 기판(100)이 노출될 때 까지 식각하여 게이트 라인을 형성한다.
도 1b는 도 1a의 다음 공정을 진행한 반도체 소자의 단면도이다. 도 1b를 참조하면, 게이트 패턴이 형성된 도 1a의 공정상태에서 본 발명의 일실시예에 따른 소정조건에서의 열산화 공정을 실시하여, 게이트의 측벽에 산화막(114)을 형성한다.
상기 소정조건에서의 열산화 공정은 850℃ 온도의 O2 분위기에서 약 10분간 실시하여 종래의 약 30Å의 두께로 형성한 산화막 보다 두껍게 형성한다. 산화막(114)은 80Å 이하의 두께로 형성하는 것이 바람직하다.
상기 열산화 공정시 산화제(O2)가 확산이나 실리콘 안쪽으로의 운동에 의해 산화물-실리콘 경계면으로 들어가서 산화가 일어나 산화막(114)이 형성된다. 따라서 게이트를 이루고 있는 다층 중 터널산화막(102), 제 1도전층(104), 유전체막(106) 및 제 2도전층(108)의 바깥쪽 보다는 안쪽으로 산화막(114)이 약 80Å 이하의 두께로 형성된다. 그로인하여, 게이트의 폭이 줄어들게 된다.
상기 산화막(114)이 형성되는 과정에서 반도체기판(100)의 상부에도 소량의 산화막(114)이 형성되기 때문에 후속공정으로 상기 반도체기판(100) 상부를 노출시키기 위한 전면식각공정이 실시되며, 그 후 상기 노출된 반도체기판(100)에 임플란트 공정을 실시하여 저농도 이온주입 영역(116)을 형성한다.
상기와 같이 도 1a 및 도 1b의 공정을 완료하면, 게이트와 게이트 사이의 스페이스 마진(Space Margin)을 크게 확보하면서도 간섭현상(Disturbance)을 방지할 수 있다.
본 발명은 도면에 도시된 실시 예를 참고로 설명되었으나, 이는 예시적인 것 에 불과하며, 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다.
따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명은 50나노 이하의 낸드 플래시 소자의 게이트 형성 후, 소정조건의 열산화공정을 통해 게이트 간의 소정간격은 유지하면서 게이트 측벽부에 두터운 산화막을 형성함으로써, 게이트 간의 간섭현상(Disturbance)을 방지할 수 있다.

Claims (7)

  1. 반도체 기판 상부에 터널산화막, 플로팅 게이트용 제 1도전층, 유전체막, 컨트롤 게이트용 제 2도전층이 적층된 게이트 패턴을 형성하는 단계;
    열산화 공정을 수행하여 상기 게이트 패턴의 양측벽의 안쪽으로 산화막을 형성하는 단계; 및
    상기 게이트 패턴 사이의 상기 반도체 기판에 저농도 이온주입 공정을 수행하는 단계를 포함하는 것을 특징으로 하는 게이트 형성 방법.
  2. 제 1항에 있어서,
    상기 게이트 패턴은 상기 컨트롤 게이트용 제2 도전층 상부에 텅스텐 실리사이드막 및 하드마스크가 더욱 형성되는 것을 특징으로 하는 게이트 형성 방법.
  3. 제 1항에 있어서,
    상기 열산화 공정은,
    850℃ 온도의 O2 분위기에서 10분간 실시되는 것을 특징으로 하는 게이트 형성 방법.
  4. 제 1항에 있어서,
    상기 산화막은 80Å 이하의 두께로 형성하는 것을 특징으로 하는 게이트 형성 방법.
  5. 제 1항에 있어서,
    상기 산화막을 형성한 후 반도체 기판에 잔류된 산화막을 전면식각하여 반도체기판을 노출시키는 단계를 더 포함하는 것을 특징으로 하는 게이트 형성 방법.
  6. 삭제
  7. 제 2항에 있어서,
    상기 텅스텐 실리사이드막 및 상기 하드마스크는 상기 열산화 공정시 산화되지 않는 것을 특징으로 하는 게이트 형성 방법.
KR1020050052864A 2005-06-20 2005-06-20 게이트 형성 방법 KR100751685B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020050052864A KR100751685B1 (ko) 2005-06-20 2005-06-20 게이트 형성 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050052864A KR100751685B1 (ko) 2005-06-20 2005-06-20 게이트 형성 방법

Publications (2)

Publication Number Publication Date
KR20060133173A KR20060133173A (ko) 2006-12-26
KR100751685B1 true KR100751685B1 (ko) 2007-08-23

Family

ID=37812114

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050052864A KR100751685B1 (ko) 2005-06-20 2005-06-20 게이트 형성 방법

Country Status (1)

Country Link
KR (1) KR100751685B1 (ko)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010065283A (ko) * 1999-12-29 2001-07-11 박종섭 플래쉬 이이피롬 셀의 제조 방법
KR20020002742A (ko) * 2000-06-30 2002-01-10 박종섭 플래쉬 메모리 소자의 게이트 전극 형성 방법
KR20030081622A (ko) * 2002-04-12 2003-10-22 삼성전자주식회사 비휘발성 메모리 소자 및 그 제조방법
KR20040054917A (ko) * 2002-12-18 2004-06-26 주식회사 하이닉스반도체 플래시 메모리 소자의 제조 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010065283A (ko) * 1999-12-29 2001-07-11 박종섭 플래쉬 이이피롬 셀의 제조 방법
KR20020002742A (ko) * 2000-06-30 2002-01-10 박종섭 플래쉬 메모리 소자의 게이트 전극 형성 방법
KR20030081622A (ko) * 2002-04-12 2003-10-22 삼성전자주식회사 비휘발성 메모리 소자 및 그 제조방법
KR20040054917A (ko) * 2002-12-18 2004-06-26 주식회사 하이닉스반도체 플래시 메모리 소자의 제조 방법

Also Published As

Publication number Publication date
KR20060133173A (ko) 2006-12-26

Similar Documents

Publication Publication Date Title
US7763928B2 (en) Multi-time programmable memory
KR100669864B1 (ko) 불휘발성 메모리 장치의 제조 방법
KR100368594B1 (ko) 스플릿 게이트형 플래쉬 메모리소자
US7041554B2 (en) Methods of fabricating flash memory devices having self aligned shallow trench isolation structures
KR100397176B1 (ko) 불휘발성 메모리 장치의 평탄화 방법
JP2001308207A (ja) 不揮発性半導体記憶装置の製造方法
KR100497603B1 (ko) 트렌치 소자 분리 방법 및 이를 이용한 불휘발성 메모리장치의 제조방법
US6200859B1 (en) Method of fabricating a split-gate flash memory
JP4391354B2 (ja) 側壁方式を用いたフラッシュメモリの形成方法
US6642111B1 (en) Memory device structure and method of fabricating the same
KR100751685B1 (ko) 게이트 형성 방법
JP2003017596A (ja) 半導体記憶装置の製造方法
US7226838B2 (en) Methods for fabricating a semiconductor device
KR101025921B1 (ko) 플래시 메모리 셀의 제조 방법
KR101087723B1 (ko) 낸드 플래쉬 메모리 소자의 제조방법
KR100486120B1 (ko) Ｍｏｓ 트랜지스터의 형성 방법
KR20040016496A (ko) 반도체 소자의 스페이서 형성방법 및 이를 이용한 반도체소자의 제조방법
KR100624947B1 (ko) 플래시 메모리 소자 및 그 제조 방법
KR100743996B1 (ko) 플래시 메모리 소자의 제조방법
US6855993B2 (en) Semiconductor devices and methods for fabricating the same
KR100262002B1 (ko) 플래쉬 메모리 제조방법
KR100937666B1 (ko) 반도체 메모리의 제조 방법
KR101204662B1 (ko) 반도체 소자의 트랜지스터 형성방법
KR20090123513A (ko) 반도체 소자 및 그 제조방법
KR100639465B1 (ko) Ｎｏｒ형 플래쉬 메모리 소자의 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
G170 Re-publication after modification of scope of protection [patent]
FPAY Annual fee payment

Payment date: 20100726

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee