KR20090123513A - 반도체 소자 및 그 제조방법 - Google Patents

반도체 소자 및 그 제조방법 Download PDF

Info

Publication number
KR20090123513A
KR20090123513A KR1020080049635A KR20080049635A KR20090123513A KR 20090123513 A KR20090123513 A KR 20090123513A KR 1020080049635 A KR1020080049635 A KR 1020080049635A KR 20080049635 A KR20080049635 A KR 20080049635A KR 20090123513 A KR20090123513 A KR 20090123513A
Authority
KR
South Korea
Prior art keywords
film
semiconductor substrate
spacer
layer
gate pattern
Prior art date
Application number
KR1020080049635A
Other languages
English (en)
Inventor
현찬순
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020080049635A priority Critical patent/KR20090123513A/ko
Publication of KR20090123513A publication Critical patent/KR20090123513A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823468—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28247—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon passivation or protection of the electrode, e.g. using re-oxidation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

본 발명은 반도체 기판의 손상을 제거할 수 있는 반도체 소자 및 그 제조방법에 관한 것이다.
본 발명에 따른 반도체 소자는 절연막 및 금속막을 포함하며 반도체 기판상에 형성된 게이트 패턴 및 금속 산화막을 포함하며 상기 게이트 패턴의 측벽 전체에형성된 제1 스페이서, 및 게이트 패턴 양측의 반도체 기판에 형성된 접합영역을 포함한다.
재산화 공정, 저저항 배선, 금속산화, 듀얼 SAC

Description

반도체 소자 및 그 제조방법{Semiconductor device and manufacturing method of the same}
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로 특히, 반도체 기판의 손상을 제거할 수 있는 반도체 소자 및 그 제조방법에 관한 것이다.
반도체 소자가 고집적화됨에 따라, 반도체 소자를 구성하는 각종 패턴들이 미세화되고 있는 추세이다. 이러한 패턴들의 미세화는 반도체 소자에 포함된 도전 패턴의 저항값을 증가시킨다. 이에 따라 반도체 소자의 프로그램 속도 및 읽기 속도 등 반도체 소자의 동작 속도가 느려지므로 반도체 소자의 고집적화에는 한계가 있다. 이러한 문제를 극복하기 위하여 도전 패턴으로 텅스텐(W) 등과 같은 금속막으로 대체하는 방안이 제안되었다. 그러나 금속막은 반도체 소자를 제조하는 공정 진행 중 산화되기 쉬우므로 그 도입에 어려움이 있다. 이하에서는 플래시 소자의 게이트 패턴을 예로 들어 금속막을 도입할 경우 발생하는 문제점에 대해 상세히 설명한다.
플래시 소자의 게이트 패턴은 반도체 기판상에 적층된 플로팅 게이트막, 유전체막 및 콘트롤 게이트막을 패터닝함으로써 형성된다. 이 때 금속막이 게이트 패턴에 포함된 경우, 게이트 패턴을 패터닝 하기 위한 식각 공정 진행시 이용하는 플라즈마의 영향으로 반도체 기판의 액티브 영역이 손상될 수 있다. 반도체 기판의 액티브 영역이 손상되면, 반도체 소자의 데이터 유지 특성(retention)이 열화된다. 플라즈마 손상을 입은 반도체 기판은 산화 공정에 의해 제거될 수 있으나, 게이트 패턴 형성 후 금속막은 노출된 상태이므로 기판의 손상을 제거하기 위한 산화 공정의 영향으로 산화될 수 있다. 결국, 금속막이 도입된 경우 반도체 기판의 손상을 제거하기 어렵다.
본 발명은 반도체 기판의 손상을 제거할 수 있는 반도체 소자 및 그 제조방법을 제공한다. 이와 더불어 본 발명은 반도체 기판의 접합 영역과 접속되는 콘택 플러그 형성시 콘택 플러그가 게이트 패턴에 접촉되는 불량을 개선할 수 있는 반도체 소자 및 그 제조방법을 제공한다.
본 발명에 따른 반도체 소자는 절연막 및 금속막을 포함하며 반도체 기판상에 형성된 게이트 패턴 및 금속 산화막을 포함하며 상기 게이트 패턴의 측벽 전체에형성된 제1 스페이서, 및 게이트 패턴 양측의 반도체 기판에 형성된 접합영역을 포함한다.
본 발명에 따른 반도체 소자의 제조방법은 절연막 및 금속막을 포함하는 적층막이 반도체 기판상에 형성되는 단계, 적층막을 식각하여 게이트 패턴을 형성하는 단계, 및 게이트 패턴의 측벽 전체에 금속 산화막을 포함하는 제1 스페이서를 형성하는 단계를 포함한다.
본 발명에 따른 반도체 소자의 제조방법은 제1 스페이서를 형성하는 단계 이 후, 제1 스페이서를 사이에 두고 게이트 패턴의 측벽에 제2 스페이서를 형성하는 단계, 제2 스페이서를 포함한 반도체 기판상에 식각 정지막을 형성하는 단계, 식각 정지막 상에 층간 절연막을 형성하는 단계, 반도체 기판 상에 형성된 층간 절연막 및 식각 정지막을 식각하여 반도체 기판을 노출시키는 콘택홀을 형성하는 단계, 및 콘택홀 내부에 콘택 플러그를 형성하는 단계를 더 포함한다.
본 발명에 따른 반도체 소자의 제조방법은 제1 스페이서를 형성하는 단계 이후, 게이트 패턴들 사이의 반도체 기판의 손상을 제거하기 위한 재산화공정을 실시하는 단계를 포함한다.
재산화 공정은 700℃ 내지 1000℃의 온도에서 실시된다.
제2 스페이서는 산화막을 포함하고, 식각 정지막은 질화막을 포함하고, 층간 절연막은 산화막을 포함한다.
게이트 패턴은 플로팅 게이트막, 유전체막, 콘트롤 게이트막 및 금속막이 적층된 구조로 형성된다.
금속막은 텅스텐을 포함한다.
금속 산화막은 Al2O3, HfO2 및 ZrO2 중 적어도 어느 하나를 포함한다.
게이트 패턴의 측벽에 금속 산화막을 포함하는 제1 스페이서를 형성하는 단계는 게이트 패턴의 표면을 포함한 반도체 기판상에 금속 산화막을 형성하는 단계, 및 게이트 패턴의 상부 및 반도체 기판상에 형성된 금속 산화막을 제거하는 단계를 포함한다.
금속 산화막을 형성하는 단계에서 금속 산화막은 50Å 내지 150Å 두께로 증착된다.
본 발명에 따른 반도체 소자의 제조방법은 반도체 기판상에 형성된 금속 산 화막을 제거하는 단계 이후, 금속 산화막의 제거로 노출된 반도체 기판을 식각하는 단계를 더 포함한다.
금속 산화막의 제거로 노출된 상기 반도체 기판을 식각하는 단계에서 식각되는 반도체 기판의 두께는 50Å 내지 100Å인 것이 바람직하다.
본 발명에 따른 반도체 소자의 제조방법은 제1 스페이서를 형성하는 단계 이후, 게이트 패턴 양측의 반도체 기판에 접합영역을 형성하는 단계를 포함한다.
본 발명은 게이트 패턴의 측벽에 금속 산화막을 포함하는 스페이서를 통해 금속막의 산화를 방지할 수 있다.
본 발명은 금속막의 산화를 방지할 수 있으므로 금속 산화막을 포함하는 스페이서 형성 후 산화 공정을 실시할 수 있다.
본 발명은 게이트 패턴 형성 후 산화 공정을 실시할 수 있으므로 게이트 패턴을 형성하는 과정에서 반도체 기판에 발생한 플라즈마 손상을 제거할 수 있다.
본 발명은 반도체 기판에 발생한 플라즈마 손상을 제거할 수 있으므로 반도체 소자의 데이터 유지(retention) 특성을 개선할 수 있다.
본 발명은 게이트 패턴의 측벽에 금속 산화막을 포함하는 스페이서를 형성시킴으로써 접합영역을 노출시키는 콘택홀 형성시 금속 산화막이 식각 정지막 역할을 하여 게이트 패턴이 노출되는 것을 방지할 수 있으므로 후속 공정에서 형성되는 콘택 플러그가 게이트 패턴에 접속되는 SAC 불량(Self Align Contact fail)을 개선할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1a 내지 도 1g는 본 발명에 따른 반도체 소자의 제조방법을 순차적으로 나타내는 도면이다.
도 1a를 참조하면, 게이트 절연막(103)을 사이에 두고 반도체 기판(101) 상에 게이트 패턴(121)이 형성된다. 플래시 메모리 소자의 경우, 게이트 패턴(121)은 메모리 셀 영역에 형성된 워드 라인 및 셀렉트 트랜지스터 영역에 형성된 셀렉트 라인을 포함한다. 셀렉트 라인은 소스 셀렉트 라인 및 드레인 셀렉트 라인을 포함하며, 다수의 워드 라인은 소스 셀렉트 라인 및 드레인 셀렉트 라인 사이에 나란하게 형성된다. 여기서 셀렉트 라인 사이의 간격은 워드 라인 사이의 간격보다 넓다. 다시 말해서, 셀렉트 트랜지스터 영역에 형성된 게이트 패턴(121) 사이의 간격은 메모리 셀 영역에 형성된 게이트 패턴(121) 사이의 간격보다 넓다. 이는 후속 공정에서 셀렉트 트랜지스터 영역에 형성된 게이트 패턴(121)들 사이에 콘택 플러그가 형성되기 때문이다. 이러한 게이트 패턴(121)은 제1 도전막(105), 유전 체막(107), 캡핑 폴리 실리콘막(109), 제2 도전막(111), 금속 질화막(113), 금속막(115), 및 하드 마스크 패턴(119)이 적층된 구조로 형성될 수 있다. 셀렉트 트랜지스터 영역에 형성된 유전체막(107)에는 제1 도전막(105)을 노출시키는 홈이 형성된다. 유전체막(107)에 형성된 홈을 통해 제2 도전막(111)은 제1 도전막(105)과 전기적으로 연결된다.
제1 도전막(105)은 폴리 실리콘막을 포함하며, 플로팅 게이트용 도전막이다.
유전체막(107)은 절연막으로서 제1 산화막(107a), 질화막(107b) 및 제2 산화막(107c)이 적층된 ONO(Oxide/Nitride/Oxide) 구조로 이루어질 수 있다.
캡핑 폴리 실리콘막(109)은 유전체막(107)에 홈을 형성하는 식각 공정 진행시, 홈이 형성되는 부분 이외에 형성된 유전체막(107)을 보호하기 위해 추가된 막이다. 캡핑 폴리 실리콘막(109)은 포토레지스트 패턴을 통해 패터닝되고, 패터닝된 캡핑 폴리 실리콘막(109)을 마스크로 유전체막(107)을 식각함으로써 유전체막(107)에 제1 도전막(105)을 노출시키는 홈이 형성된다.
제2 도전막(111)은 폴리 실리콘막을 포함하며, 콘트롤 게이트용 도전막이다. 이러한 제2 도전막(111)은 유전체막(107)에 형성된 홈을 통해 제1 도전막(105)과 전기적으로 연결된다.
금속 질화막(113)은 금속막(115)에 포함된 금속 이온이 유전체막(107) 등으로 확산되는 것을 방지함과 더불어 금속막(115)이 그 하부의 막과 반응하여 두께가 변화되는 것을 막기 위해 추가된 막이다. 이러한 금속 질화막(113)은 텅스텐 질화막(WN)을 포함한다.
금속막(115)은 콘트롤 게이트용 도전막의 저항을 낮추기 위해 추가된 막으로서 텅스텐(W) 등 폴리 실리콘에 비해 비저항이 낮은 금속을 포함한다.
하드 마스크 패턴(119)은 게이트 패턴(121)이 형성될 영역을 정의하는 패턴이다. 이러한 하드 마스크 패턴(119)을 식각 마스크로 사용하여 상술한 제1 도전막(105), 유전체막(107), 캡핑 폴리 실리콘막(109), 제2 도전막(109), 금속 질화막(111), 및 금속막(115)을 식각함으로써 게이트 패턴(121)이 형성된다.
하드 마스크 패턴(119) 형성 전에는 금속막(115)과 하드 마스크 패턴(119) 사이의 접착 특성(adhesion)을 개선하기 위해 SiON막(117)이 더 형성될 수 있다.
도 1b를 참조하면, 게이트 패턴(121)의 표면을 포함한 반도체 기판(101) 상에 금속 산화막(123)을 형성한다. 금속 산화막(123)은 후속 공정에서 게이트 패턴(121)의 측벽 전체에 남아 금속막(115)을 후속 산화 공정으로부터 보호함과 더불어 콘택홀 형성시 식각 정지막 역할을 하여 SAC(Self Align Contact) 불량을 방지하기 위해 형성되는 것이다. 금속 산화막(123)은 반도체 소자를 제조하는 공정 중 이용되는 세정용액 및 식각 용액에 의해 쉽게 제거되기 어려우므로 식각 정지막 역할을 할 수 있으며, 산화 공정시 요구되는 온도에서 휘발되지 않아 금속막(115)을 보호할 수 있다. 이러한 금속 산화막(123)은 Al2O3, HfO2 및 ZrO2 중 적어도 어느 하나를 포함한다. 또한 금속 산화막(123)은 50Å 내지 150Å의 두께로 형성되는 것이 바람직하다. 금속 산화막(123)의 두께가 50Å이상이 되어야 금속막(115)을 산화공정으로부터 보호할 수 있고, 150Å이하가 되어야 후속 공정에서 제1 스페이 서 형성을 위한 식각 공정 진행이 용이하다.
도 1c를 참조하면, 게이트 패턴(121) 측벽에만 금속 산화막이 남아 제1 스페이서(123a)가 형성되도록 식각 공정을 실시하여 게이트 패턴(121) 상부 및 반도체 기판(101) 상부에 형성된 금속 산화막을 제거한다. 이 때, 게이트 패턴(121)들 사이의 반도체 기판(101) 상에 형성된 게이트 절연막(103) 및 그 하부의 반도체 기판(101)을 식각한다. 이 때, 반도체 기판(101)의 식각 두께는 게이트 패턴(121) 하부에 형성된 게이트 절연막(103)을 손상시키지 않으면서 반도체 기판(101)에 남은 플라즈마 손상을 제거하기 적절한 수준으로 제어되어야 하며, 그 두께는 50Å 내지 100Å로 제어되는 것이 바람직하다.
도 1d를 참조하면, 제1 스페이서(123a)를 통해 금속막(115)의 측벽이 차단된 상태에서 도 1a에서 상술한 게이트 패턴(121) 형성 공정 중 이용되는 플라즈마의 영향으로 반도체 기판(101)에 발생한 손상을 제거하기 위한 재산화 공정(Re-Oxidation)을 실시한다. 반도체 기판(101)에 발생한 손상을 제거하기 위해 재산화 공정은 700℃ 내지 1000℃의 고온에서 진행되는 것이 바람직하다. 산화 타겟으로 은 반도체 기판(101) 표면으로부터 20Å 내지 30Å의 두께로 제어하는 것이 바람직하다.
재산화 공정 후, 제1 스페이서(123a) 및 게이트 패턴(121)을 마스크로 사용하여 노출된 반도체 기판(101)에 불순물 이온을 주입하여 접합 영역(101a)을 형성한다.
도 1e를 참조하면, 제1 스페이서(123a)의 측벽에 제2 스페이서(125a)가 형성 된다.
제2 스페이서(125a)는 제1 스페이서(123a)의 측벽을 포함한 반도체 기판(101) 상에 산화막을 증착한 후 셀렉트 트랜지스터 영역에 형성된 접합영역(101a) 상의 산화막을 식각함으로써 형성된다. 이 때, 제1 스페이서(123a)는 상대적으로 좁은 메모리 셀 영역의 게이트 패턴(121) 사이의 간격을 매립할 수 있다.
제2 스페이서(125a) 형성 후 제1 스페이서(123a), 제2 스페이서(125a) 및 게이트 패턴(121)을 마스크로 이용하여 도 1d에서 주입된 불순물보다 높은 농도의 불순물 이온을 주입함으로써 셀렉트 트랜지스터 영역에 형성된 접합영역(101a) 중앙부에 고농도의 접합영역(미도시)이 더 형성될 수 있다.
도 1f를 참조하면, 제1 스페이서(123a)의 표면을 포함한 반도체 기판(101) 상에 식각 정지막(127)을 형성한다. 식각 정지막(127)은 후속 공정에서 콘택홀 형성을 위한 식각 공정 진행시 게이트 패턴(121)이 노출되는 것을 방지하는 역할을 한다. 이러한 식각 정지막(127)은 질화막을 포함한다.
도 1g를 참조하면, 식각 정지막(127) 상에 층간 절연막(129)을 형성한 후, 셀렉트 트랜지스터 영역의 접합 영역(101a) 상에 형성된 층간 절연막(129) 및 식각 정지막을 식각한다. 이에 따라 층간 절연막(129)에는 셀렉트 트랜지스터 영역의 접합 영역(101a)을 노출시키는 콘택홀(131)이 형성된다. 여기서, 층간 절연막(129)은 산화막을 포함한다.
이 후, 콘택홀(131) 내부에 접합 영역(101a)에 전기적으로 연결되는 콘택 플러그(133)를 형성한다.
콘택홀(131) 형성을 위해 층간 절연막(129)을 식각하는 공정은 식각 정지막(127)에서 멈추므로 정렬 오차로 인하여 게이트 패턴(121)에 인접한 층간 절연막(129)이 식각되더라도 게이트 패턴(121)이 노출되는 것을 방지할 수 있다. 또한 접합 영역(101a) 상의 식각 정지막(127)을 식각하는 공정을 진행하는 과정에서 게이트 패턴(121)에 인접한 식각 정지막(127) 및 제2 스페이서(125a)가 식각되더라도 게이트 패턴(121) 측벽에 형성된 제1 스페이서(123a)가 식각 정지막 역할을 하여 게이트 패턴(121)이 노출되는 것을 방지할 수 있다.
결과적으로 본 발명은 식각 정지막(127) 및 제1 스페이서(123a)를 통해 게이트 패턴(121)이 노출되는 것을 2중으로 방지하는 듀얼 SAC 스킴(Sheme)을 포함하므로 콘택 플러그(133)가 게이트 패턴(121)의 도전층(105, 109, 111, 115)에 접속되는 SAC 불량을 개선할 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1a 내지 도 1g는 본 발명에 따른 반도체 소자의 제조방법을 순차적으로 나타내는 단면도들.
<도면의 주요 부분에 대한 부호의 설명>
101 : 반도체 기판 103 : 게이트 절연막
105 : 제1 도전막 107 : 유전체막
109 : 캡핑 폴리 실리콘막 111 : 제2 도전막
113 : 금속 질화막 115 : 금속막
117 : SiON막 119 : 하드 마스크 패턴
121 : 게이트 패턴 101a : 접합 영역
123 : 금속 산화막 123a : 제1 스페이서
125a : 제2 스페이서 127 : 식각 정지막
129 : 층간 절연막 131 : 콘택홀
133 : 콘택 플러그

Claims (19)

  1. 절연막 및 금속막을 포함하며 반도체 기판상에 형성된 게이트 패턴;
    금속 산화막을 포함하며 상기 게이트 패턴의 측벽 전체에 형성된 제1 스페이서; 및
    상기 게이트 패턴 양측의 상기 반도체 기판에 형성된 접합영역을 포함하는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 제1 스페이서를 사이에 두고 상기 게이트 패턴의 측벽에 형성된 제2 스페이서;
    상기 제2 스페이서를 포함한 상기 반도체 기판상에 형성된 식각 정지막;
    상기 식각 정지막 상에 형성된 층간 절연막;
    상기 접합영역을 노출시키는 콘택홀; 및
    상기 콘택홀 내부에 형성되어 상기 접합 영역에 전기적으로 연결된 콘택 플러그를 더 포함하는 반도체 소자.
  3. 제 2 항에 있어서,
    상기 제2 스페이서는 산화막을 포함하고,
    상기 식각 정지막은 질화막을 포함하고,
    상기 층간 절연막은 산화막을 포함하는 반도체 소자.
  4. 제 1 항에 있어서,
    상기 게이트 패턴은 플로팅 게이트막, 상기 절연막, 콘트롤 게이트막 및 상기 금속막이 적층된 구조로 형성된 반도체 소자.
  5. 제 1 항에 있어서,
    상기 금속막은 텅스텐을 포함하는 반도체 소자.
  6. 제 1 항에 있어서,
    상기 금속 산화막은 Al2O3, HfO2 및 ZrO2 중 적어도 어느 하나를 포함하는 반도체 소자.
  7. 절연막 및 금속막을 포함하는 적층막이 반도체 기판상에 형성되는 단계;
    상기 적층막을 식각하여 게이트 패턴을 형성하는 단계; 및
    상기 게이트 패턴의 측벽 전체에 금속 산화막을 포함하는 제1 스페이서를 형성하는 단계를 포함하는 반도체 소자의 제조방법.
  8. 제 7 항에 있어서,
    상기 제1 스페이서를 형성하는 단계 이 후,
    상기 제1 스페이서를 사이에 두고 상기 게이트 패턴의 측벽에 제2 스페이서를 형성하는 단계;
    상기 제2 스페이서를 포함한 상기 반도체 기판상에 식각 정지막을 형성하는 단계;
    상기 식각 정지막 상에 층간 절연막을 형성하는 단계;
    상기 반도체 기판 상에 형성된 상기 층간 절연막 및 상기 식각 정지막을 식각하여 상기 반도체 기판을 노출시키는 콘택홀을 형성하는 단계; 및
    상기 콘택홀 내부에 콘택 플러그를 형성하는 단계를 더 포함하는 반도체 소자의 제조방법.
  9. 제 7 항에 있어서,
    상기 제1 스페이서를 형성하는 단계 이후,
    상기 게이트 패턴들 사이의 상기 반도체 기판의 손상을 제거하기 위한 재산화공정을 실시하는 단계를 포함하는 반도체 소자의 제조방법.
  10. 제 9 항에 있어서,
    상기 재산화 공정은 700℃ 내지 1000℃의 온도에서 실시되는 반도체 소자의 제조방법.
  11. 제 8 항에 있어서,
    상기 제2 스페이서는 산화막을 포함하고,
    상기 식각 정지막은 질화막을 포함하고,
    상기 층간 절연막은 산화막을 포함하는 반도체 소자의 제조방법.
  12. 제 7 항에 있어서,
    상기 게이트 패턴은 플로팅 게이트막, 상기 절연막, 콘트롤 게이트막 및 상기 금속막이 적층된 구조로 형성된 반도체 소자의 제조방법.
  13. 제 7 항에 있어서,
    상기 금속막은 텅스텐을 포함하는 반도체 소자의 제조방법.
  14. 제 7 항에 있어서,
    상기 금속 산화막은 Al2O3, HfO2 및 ZrO2 중 적어도 어느 하나를 포함하는 반도체 소자의 제조방법.
  15. 제 7 항에 있어서,
    상기 게이트 패턴의 측벽에 금속 산화막을 포함하는 제1 스페이서를 형성하는 단계는
    상기 게이트 패턴의 표면을 포함한 상기 반도체 기판상에 상기 금속 산화막을 형성하는 단계; 및
    상기 게이트 패턴의 상부 및 상기 반도체 기판상에 형성된 상기 금속 산화막을 제거하는 단계를 포함하는 반도체 소자의 제조방법.
  16. 제 15 항에 있어서,
    상기 금속 산화막을 형성하는 단계에서 상기 금속 산화막은 50Å 내지 150Å 두께로 증착되는 반도체 소자의 제조방법.
  17. 제 15 항에 있어서,
    상기 반도체 기판상에 형성된 상기 금속 산화막을 제거하는 단계 이후,
    상기 금속 산화막의 제거로 노출된 상기 반도체 기판을 식각하는 단계를 더 포함하는 반도체 소자의 제조 방법.
  18. 제 17 항에 있어서,
    상기 금속 산화막의 제거로 노출된 상기 반도체 기판을 식각하는 단계에서 식각되는 상기 반도체 기판의 두께는 50Å 내지 100Å인 반도체 소자의 제조방법.
  19. 제 7 항에 있어서,
    상기 제1 스페이서를 형성하는 단계 이후,
    상기 게이트 패턴 양측의 상기 반도체 기판에 접합영역을 형성하는 단계를 포함하는 반도체 소자의 제조방법.
KR1020080049635A 2008-05-28 2008-05-28 반도체 소자 및 그 제조방법 KR20090123513A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020080049635A KR20090123513A (ko) 2008-05-28 2008-05-28 반도체 소자 및 그 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080049635A KR20090123513A (ko) 2008-05-28 2008-05-28 반도체 소자 및 그 제조방법

Publications (1)

Publication Number Publication Date
KR20090123513A true KR20090123513A (ko) 2009-12-02

Family

ID=41685742

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080049635A KR20090123513A (ko) 2008-05-28 2008-05-28 반도체 소자 및 그 제조방법

Country Status (1)

Country Link
KR (1) KR20090123513A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112864008A (zh) * 2019-11-26 2021-05-28 华邦电子股份有限公司 半导体结构以及其形成方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112864008A (zh) * 2019-11-26 2021-05-28 华邦电子股份有限公司 半导体结构以及其形成方法
CN112864008B (zh) * 2019-11-26 2024-02-09 华邦电子股份有限公司 半导体结构以及其形成方法

Similar Documents

Publication Publication Date Title
US7763928B2 (en) Multi-time programmable memory
KR100953034B1 (ko) 반도체 소자 및 이의 제조 방법
KR100532352B1 (ko) 반도체 장치 및 반도체 장치의 제조 방법
JP4892198B2 (ja) フラッシュメモリ素子の製造方法
KR100580118B1 (ko) 반도체 소자의 게이트 전극 패턴 형성방법
JP5090667B2 (ja) フラッシュメモリ素子の金属配線およびコンタクトプラグ形成方法
US20100052036A1 (en) Memory device and manufacturing method thereof, and semiconductor device
US7129135B2 (en) Nonvolatile semiconductor memory device and method for fabricating the same
KR20090123513A (ko) 반도체 소자 및 그 제조방법
KR100543637B1 (ko) 플래쉬 메모리 소자의 제조 방법
US7160794B1 (en) Method of fabricating non-volatile memory
KR20070059324A (ko) Ｎａｎｄ형 플래쉬 메모리 소자의 제조 방법
KR100486120B1 (ko) Ｍｏｓ 트랜지스터의 형성 방법
KR100237007B1 (ko) 플래쉬 메모리 셀의 제조방법
KR20050023650A (ko) 살리사이드를 갖는 반도체 소자 제조 방법
KR100751685B1 (ko) 게이트 형성 방법
KR100624947B1 (ko) 플래시 메모리 소자 및 그 제조 방법
KR100506050B1 (ko) 반도체소자의 콘택 형성방법
KR20090123514A (ko) 반도체 소자 및 그 제조방법
KR100743622B1 (ko) 반도체 소자의 비트라인 콘택 형성방법
KR101010837B1 (ko) 반도체 소자의 스페이서 형성방법
KR20050002416A (ko) 플래쉬 메모리 소자의 제조방법
KR20070068647A (ko) 반도체 소자의 제조 방법
KR20070115353A (ko) 반도체 장치의 패턴 형성 방법 및 이를 이용한 불 휘발성메모리의 셀 패턴 형성 방법
KR20070076625A (ko) 반도체 소자의 제조 방법

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination