JP4892198B2 - フラッシュメモリ素子の製造方法 - Google Patents

フラッシュメモリ素子の製造方法 Download PDF

Info

Publication number
JP4892198B2
JP4892198B2 JP2005152127A JP2005152127A JP4892198B2 JP 4892198 B2 JP4892198 B2 JP 4892198B2 JP 2005152127 A JP2005152127 A JP 2005152127A JP 2005152127 A JP2005152127 A JP 2005152127A JP 4892198 B2 JP4892198 B2 JP 4892198B2
Authority
JP
Japan
Prior art keywords
oxide film
buffer oxide
insulating film
gate line
spacer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2005152127A
Other languages
English (en)
Other versions
JP2006190935A (ja
Inventor
承 撒 李
相 ▼ウク▲ 朴
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
Hynix Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hynix Semiconductor Inc filed Critical Hynix Semiconductor Inc
Publication of JP2006190935A publication Critical patent/JP2006190935A/ja
Application granted granted Critical
Publication of JP4892198B2 publication Critical patent/JP4892198B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28185—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation with a treatment, e.g. annealing, after the formation of the gate insulator and before the formation of the definitive gate conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324—Gate electrodes for transistors with a floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7881—Programmable transistors with only two possible levels of programmation

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • General Chemical & Material Sciences (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Description

本発明は、フラッシュメモリ素子の製造方法に係り、特に、ゲートライン上部の金属層が露出して異常酸化が発生することを防止するためのフラッシュメモリ素子の製造方法に関する。
ＮＡＮＤフラッシュメモリ素子のメモリセルアレイはストリング構造からなるが、ストリング構造はビットラインに連結されるドレインセレクトトランジスタ、共通ソースに連結されるソースセレクトトランジスタ、ドレインセレクタトランジスタとソースセレクトランジスタとの間に直列に接続された多数のメモリセルからなる。セレクトトランジスタとメモリセルのゲートライン側壁には絶縁膜スペーサが形成される。
不純物のイオン注入によってソース／ドレインを形成した後には、共通ソースの上部とドレインの上部にコンタクトプラグを形成しなければならないが、コンタクトマージンを確保するためにコンタクト地域の絶縁膜スペーサを除去する。次に、自己整合式コンタクト（Self Aligned Contact：ＳＡＣ）を形成するために、バッファ酸化膜とバッファ窒化膜を順次形成した後、ソース／ドレインに注入された不純物を活性化させるためのアニール工程を行う。
前記において、絶縁膜スペーサは、Ｈ３ＰＯ４で約２０分間ウェットエッチングを行って除去する。ここで、絶縁膜スペーサは、製造工程の特性上、下部より上部の厚さが薄い。このため、上部の絶縁膜スペーサがまず完全に除去されながらバッファ酸化膜が露出する。バッファ酸化膜は、窒化膜からなる絶縁膜スペーサとはエッチング選択比が異なってエッチング速度が著しく低い。ところが、絶縁膜スペーサを完全に除去する間、バッファ酸化膜がエッチングされてゲートラインの上部の金属層（例えば、タングステン層）が露出する。
これにより、後続のＳＡＣ工程の際にバッファ酸化膜を形成する過程で金属層に異常酸化現象が発生し、金属層の浮き上がり(lifting)現象が生じて不良が発生するおそれがある。
図１は異常酸化現象によって発生した浮き上がり現象を示す写真である。図１に示すように、異常酸化が発生した部分で金属層が浮き上がる現象が生じてパターンが崩壊し、隣接したゲートラインと電気的に接触して不良が発生することが分かる。
そこで、本発明の目的は、ゲートラインとソース／ドレインを形成した後、コンタクト領域の絶縁膜スペーサを除去する前に、ゲートラインと絶縁膜スペーサとの間に形成されたバッファ酸化膜の膜質をアニーリング工程で稠密にすることにより、絶縁膜スペーサの除去の際にゲート上部の金属層が露出して異常酸化が発生することを防止して工程の信頼性を向上させることが可能なフラッシュメモリ素子の製造方法を提供することにある。
上記目的を達成するために、本発明の実施例に係るフラッシュメモリ素子の製造方法は、上部に金属層を含むゲートラインを半導体基板上に形成する段階と、前記ゲートラインを含んだ全体構造上にバッファ酸化膜および窒化膜を順次形成する段階と、全面エッチング工程で前記窒化膜をエッチングして絶縁膜スペーサを形成する段階と、前記ゲートと前記絶縁膜スペーサをイオン注入マスクとして前記半導体基板に不純物領域を形成する段階と、
前記バッファ酸化膜を稠密にするためにアニーリング工程を行う段階と、前記絶縁膜スペーサを除去する段階とを順次に行い、稠密になった前記バッファ酸化膜は、前記絶縁膜スペーサの除去の際にエッチング率がより低くなって前記ゲートラインの前記金属層が露出し酸化することを防止することを特徴とする。
前記において、バッファ酸化膜を形成する前に、ゲートラインをイオン注入マスクとしてイオン注入工程により半導体基板に低濃度不純物領域を形成する段階をさらに含むことができる。
絶縁膜スペーサは、リン酸を用いたウェットエッチング工程で除去する。この際、ウェットエッチング工程は、バッファ酸化膜のエッチング率と厚さを考慮し、絶縁膜スペーサは完全に除去するが、バッファ酸化膜が残留可能な程度の時間だけ行うことが好ましい。例えば、ウェットエッチング工程は５分〜２５分間行うことができる。
バッファ酸化膜は、窒化膜のエッチング後に５０Å〜１５０Åの厚さだけ残留することが好ましい。
本発明は、ゲートラインとソース／ドレインを形成した後、コンタクト領域の絶縁膜スペーサを除去する前に、ゲートラインと絶縁膜スペーサとの間に形成されたバッファ酸化膜の膜質をアニーリング工程で稠密にすることにより、絶縁膜スペーサの除去の際にゲート上部の金属層が露出して異常酸化が発生することを防止して工程の信頼性を向上させることができる。
以下、添付図面を参照して本発明の好適な実施例を詳細に説明する。尚、これらの実施例は様々な形に変形できるが、本発明の範囲を限定するものではない。これらの実施例は当該技術分野で通常の知識を有する者に本発明の範疇をより完全に知らせるために提供されるものである。本発明の範囲は、本願の特許請求の範囲によって理解されるべきである。
一方、ある膜が他の膜あるいは半導体基板の‘上’にあると記載される場合、前記ある膜は前記他の膜、あるいは半導体基板に直接的に接触して存在することもでき、あるいは、それらの間に第３の膜が挟まれることもできる。また、図面において、各層の厚さまたは大きさは、説明の便宜および明確性のために誇張されてあ。図面上において、同一の符号は同一の要素を示す。
図２〜図４は本発明の実施例に係るフラッシュメモリ素子の製造方法を説明するための素子の断面図である。
図２（ａ）に示すように、通常の工程で半導体基板２０１上にゲートライン２０８を形成する。ゲートライン２０８はメモリセルのゲートラインまたはセレクトトランジスタのゲートラインになれる。図２（ａ）ではセレクトトランジスタのゲートラインを示した。この際、ゲートライン２０８は、通常形成される絶縁膜スペーサの厚さの２倍だけ間隔を狭くして形成する。
一方、ゲートライン２０８は、メモリセルのゲートラインと同一にトンネル酸化膜２０２、フローティングゲート２０３、誘電体膜２０４、コントロールゲート２０５、金属層２０６、ハードマスク２０７の積層構造で形成できる。この場合、後続の工程でセレクトトランジスタのフローティングゲート２０３とコントロールゲート２０５を電気的に連結させるための追加工程が行われる。このような工程は既に広く公知になった技術なので、その詳細な説明は省略する。
一方、セレクトトランジスタ領域には誘電体膜を形成せず、フローティングゲート２０３とコントロールゲート２０５を電気的に連結させることもできる。これも既に公知になった技術なので、その詳細な説明は省略する。
ゲートライン２０８が形成された後には、イオン注入工程によりゲートライン２０８の間の半導体基板２０１に低濃度不純物領域２０９Ｌを形成する。ここで、ゲートライン２０８の形成の際に最下部層のトンネル酸化膜２０２を半導体基板２０１上に残留させ、これをイオン注入工程の際にスクリーン酸化膜として用いて、半導体基板２０１の表面にイオン注入損傷が発生することを防止することができる。
図２（ｂ）に示すように、ゲートライン２０８を含んだ全体構造上にシーリング窒化膜２１０、バッファ酸化膜２１１および窒化膜２１２を順次形成する。ここで、シーリング窒化膜２１０は５０Å〜１００Åの厚さにし、バッファ酸化膜２１１は１５０Å〜３００Åの厚さにし、窒化膜２１２は５００Å〜８００Åの厚さにすることができる。一方、バッファ酸化膜２１１はＬＰ−ＴＥＯＳで形成することが好ましい。
図３（ａ）に示すように、全面エッチング工程で窒化膜２１２、バッファ酸化膜２１１およびシーリング窒化膜２１０を順次エッチングして絶縁膜スペーサ２１２ａを形成する。この際、半導体基板２０１の上にはトンネル酸化膜２０２を所定の厚さだけ残留させ、半導体基板２０１の表面にエッチング損傷が発生することを防止する。例えば、トンネル酸化膜２０２を５０Å〜１５０Åの厚さだけ残留させる。
図３（ｂ）に示すように、絶縁膜スペーサ２１２ａとゲートライン２０８をイオン注入マスクとしてイオン注入工程によって半導体基板２０１に高濃度不純物領域２０９Ｈを形成する。これにより、ＬＤＤ構造を持つ接合領域２０９が形成される。ここで、ソースセレクトラインの間に形成された接合領域は接地端子に連結される共通ソースとなり、ドレインセレクトラインとの間に形成された接合領域はビットラインに連結されるドレインとなる。
従来では、絶縁膜スペーサ２１２ａをまず除去し、ＳＡＣ工程を行うためにバッファ酸化膜と窒化膜を蒸着した後、接合領域２０９に注入された不純物を活性化させるためのアニーリング工程を行ったが、本発明では、図４（ａ）に示すように、絶縁膜スペーサ２１２ａを除去する前にアニーリング工程を先に行う。このようなアニーリング工程は、７００℃〜１０００℃の温度範囲の窒素雰囲気中で１０分〜３０分間行う。
このようなアニーリング工程によって、接合領域２０９に注入された不純物が活性化され、イオン注入損傷が補償される。それだけでなく、バッファ酸化膜２１１が稠密になる。すなわち、アニーリング工程を先に行うことは、絶縁膜スペーサ２１２ａをエッチングする前にバッファ酸化膜２１１を稠密にするためである。
図４（ｂ）に示すように、絶縁膜スペーサ（図４（ａ）の２１２ａ）を除去する。これは、ゲートライン２０８の間にコンタクトプラグを形成する工程の工程マージンを確保するとともに、除去される絶縁膜スペーサ（図４（ａ）の２１２ａ）の厚さだけゲートライン２０８の間隔を狭めて集積度を向上させることができるためである。
この際、絶縁膜スペーサ（図４（ａ）の２１２ａ）は、リン酸（Ｈ３ＰＯ４）で除去することができる。リン酸を用いたウェットエッチング工程は、バッファ酸化膜２１１のエッチング率と厚さを考慮し、絶縁膜スペーサを完全に除去するが、バッファ酸化膜２１１が残留可能な程度の時間だけ行うことが好ましい。例えば、ウェットエッチング工程は５分〜２５分間行うことができる。
参考として、リン酸を用いたウェットエッチング工程の際、バッファ酸化膜２１１は、エッチング選択比の差異によって殆どエッチングされない。しかし、図４（ａ）で説明したアニーリング工程を行った場合とアニーリングを行っていない場合にバッファ酸化膜２１１のエッチング率が相当な差異を示す。具体的に説明すると、アニーリング工程を行わずに、リン酸を用いたウェットエッチング工程を行う場合、バッファ酸化膜２１１のエッチング率は、８Å／ｍｉｎ〜１５Å／ｍｉｎ程度である。ところが、アニーリング工程を先に行い、リン酸を用いたウェットエッチング工程を行う場合、バッファ酸化膜２１１のエッチング率は２Å〜２．５Å程度に低くなる。
したがって、同一厚さの絶縁膜スペーサをエッチングしても、アニーリングを先に行った後絶縁膜スペーサを除去しなければ、安全にバッファ酸化膜を残留させて金属層の露出を防止することができる。また、これにより金属層に異常酸化が発生して浮き上がり現象が発生することを防止することができる。
一方、バッファ酸化膜２１１は、そのまま残留させて後続のＳＡＣ工程で使用することができる。ところが、優れた膜質のバッファ酸化膜が要求される場合、バッファ酸化膜２１１を除去することができる。
以後、図面には示されていないが、ゲートライン２０８を含んだ全体構造上にＳＡＣ工程のためのバッファ酸化膜および窒化膜を順次形成する。次に、通常のＳＡＣ工程で全体構造上に層間絶縁膜を形成し、接合領域２０９の上部にコンタクトホールを形成した後、コンタクトプラグと金属配線を順次形成する。
異常酸化現象によって発生した浮き上がり現象を示す写真。 本発明の実施例に係るフラッシュメモリ素子の製造方法を説明するための素子の断面図。 本発明の実施例に係るフラッシュメモリ素子の製造方法を説明するための素子の断面図。 本発明の実施例に係るフラッシュメモリ素子の製造方法を説明するための素子の断面図。
符号の説明
２０１ …半導体基板
２０２ …トンネル酸化膜
２０３ …フローティングゲート
２０４ …誘電体膜
２０５ …コントロールゲート
２０６ …金属層
２０７ …ハードマスク
２０８ …ゲートライン
２０９ …接合領域
２０９Ｈ …高濃度不純物領域
２０９Ｌ …低濃度不純物領域
２１０ …シーリング窒化膜
２１１ …バッファ酸化膜
２１２ …窒化膜
２１２ａ …絶縁膜スペーサ

Claims (6)

  1. 上部に金属層を含むゲートラインを半導体基板上に形成する段階と、
    前記ゲートラインを含んだ全体構造上にバッファ酸化膜および窒化膜を順次形成する段階と、
    全面エッチング工程で前記窒化膜をエッチングして絶縁膜スペーサを形成する段階と、
    前記ゲートと前記絶縁膜スペーサをイオン注入マスクとして前記半導体基板に不純物領域を形成する段階と、
    前記バッファ酸化膜を稠密にするためにアニーリング工程を行う段階と、
    前記絶縁膜スペーサを除去する段階とを順次に行い、
    稠密になった前記バッファ酸化膜は、前記絶縁膜スペーサの除去の際にエッチング率がより低くなって前記ゲートラインの前記金属層が露出し酸化することを防止することを特徴とするフラッシュメモリ素子の製造方法。
  2. 前記バッファ酸化膜を形成する前に、
    前記ゲートラインをイオン注入マスクとしてイオン注入工程によって前記半導体基板に低濃度不純物領域を形成する段階をさらに含むことを特徴とする請求項１記載のフラッシュメモリ素子の製造方法。
  3. 前記絶縁膜スペーサは、リン酸を用いたウェットエッチング工程で除去されることを特徴とする請求項１記載のフラッシュメモリ素子の製造方法。
  4. 前記ウェットエッチング工程は、前記バッファ酸化膜のエッチング率と厚さを考慮し、前記絶縁膜スペーサは完全に除去するが、前記バッファ酸化膜が残留可能な程度の時間だけ行われることを特徴とする請求項１記載のフラッシュメモリ素子の製造方法。
  5. 前記ウェットエッチング工程は５分〜２５分間行われることを特徴とする請求項１記載のフラッシュメモリ素子の製造方法。
  6. 前記バッファ酸化膜は、前記窒化膜のエッチング後に５０Å〜１５０Åの厚さだけ残留することを特徴とする請求項１記載のフラッシュメモリ素子の製造方法。
JP2005152127A 2004-12-28 2005-05-25 フラッシュメモリ素子の製造方法 Expired - Fee Related JP4892198B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2004-0114142 2004-12-28
KR1020040114142A KR100632654B1 (ko) 2004-12-28 2004-12-28 플래시 메모리 소자의 제조 방법

Publications (2)

Publication Number Publication Date
JP2006190935A JP2006190935A (ja) 2006-07-20
JP4892198B2 true JP4892198B2 (ja) 2012-03-07

Family

ID=36612255

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005152127A Expired - Fee Related JP4892198B2 (ja) 2004-12-28 2005-05-25 フラッシュメモリ素子の製造方法

Country Status (5)

Country Link
US (1) US20060141725A1 (ja)
JP (1) JP4892198B2 (ja)
KR (1) KR100632654B1 (ja)
CN (1) CN1797724A (ja)
TW (1) TWI276207B (ja)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100845720B1 (ko) * 2006-11-30 2008-07-10 동부일렉트로닉스 주식회사 플래시 메모리 소자 및 그의 제조방법
KR100800675B1 (ko) * 2006-12-21 2008-02-01 동부일렉트로닉스 주식회사 플래쉬 메모리 소자의 제조 방법
KR100940661B1 (ko) 2007-12-24 2010-02-05 주식회사 동부하이텍 플래시 메모리 소자의 제조 방법
KR100932135B1 (ko) * 2007-12-27 2009-12-16 주식회사 동부하이텍 플래쉬 메모리 소자 제조방법
KR100944342B1 (ko) * 2008-03-13 2010-03-02 주식회사 하이닉스반도체 플로팅 바디 트랜지스터를 갖는 반도체 소자 및 그 제조방법
US20100032813A1 (en) * 2008-08-08 2010-02-11 Texas Instruments Incorporated Ic formed with densified chemical oxide layer
US9287282B2 (en) * 2014-01-28 2016-03-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming a logic compatible flash memory

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2515715B2 (ja) * 1984-02-24 1996-07-10 株式会社日立製作所 半導体集積回路装置の製造方法
JPS62188375A (ja) * 1986-02-14 1987-08-17 Hitachi Ltd 半導体集積回路装置
JP2975484B2 (ja) * 1992-07-15 1999-11-10 三菱電機株式会社 不揮発性半導体記憶装置およびその製造方法
JP3238556B2 (ja) * 1993-12-06 2001-12-17 株式会社東芝 不揮発性半導体記憶装置
US6054355A (en) * 1997-06-30 2000-04-25 Kabushiki Kaisha Toshiba Method of manufacturing a semiconductor device which includes forming a dummy gate
JPH11214547A (ja) * 1998-01-26 1999-08-06 Ricoh Co Ltd 半導体装置及びその製造方法
US6025267A (en) * 1998-07-15 2000-02-15 Chartered Semiconductor Manufacturing, Ltd. Silicon nitride--TEOS oxide, salicide blocking layer for deep sub-micron devices
US6277674B1 (en) * 1998-10-02 2001-08-21 Micron Technology, Inc. Semiconductor fuses, methods of using the same, methods of making the same, and semiconductor devices containing the same
KR100366619B1 (ko) * 1999-05-12 2003-01-09 삼성전자 주식회사 트랜치 소자분리방법, 트랜치를 포함하는 반도체소자의제조방법 및 그에 따라 제조된 반도체소자
US6660657B1 (en) * 2000-08-07 2003-12-09 Micron Technology, Inc. Methods of incorporating nitrogen into silicon-oxide-containing layers
JP4149644B2 (ja) * 2000-08-11 2008-09-10 株式会社東芝 不揮発性半導体記憶装置
JP3961211B2 (ja) * 2000-10-31 2007-08-22 株式会社東芝 半導体装置の製造方法
US6506650B1 (en) * 2001-04-27 2003-01-14 Advanced Micro Devices, Inc. Method of fabrication based on solid-phase epitaxy for a MOSFET transistor with a controlled dopant profile
US7002223B2 (en) * 2001-07-27 2006-02-21 Samsung Electronics Co., Ltd. Semiconductor device having elevated source/drain
US6818504B2 (en) * 2001-08-10 2004-11-16 Hynix Semiconductor America, Inc. Processes and structures for self-aligned contact non-volatile memory with peripheral transistors easily modifiable for various technologies and applications
JP4540899B2 (ja) * 2001-09-13 2010-09-08 パナソニック株式会社 半導体装置の製造方法
KR100406180B1 (ko) * 2001-12-22 2003-11-17 주식회사 하이닉스반도체 플래쉬 메모리 셀의 제조 방법
KR100432888B1 (ko) * 2002-04-12 2004-05-22 삼성전자주식회사 비휘발성 메모리 소자 및 그 제조방법
JP2004014875A (ja) * 2002-06-07 2004-01-15 Fujitsu Ltd 半導体装置及びその製造方法
US6740571B2 (en) * 2002-07-25 2004-05-25 Mosel Vitelic, Inc. Method of etching a dielectric material in the presence of polysilicon
KR100500448B1 (ko) * 2003-02-06 2005-07-14 삼성전자주식회사 선택적 디스포저블 스페이서 기술을 사용하는 반도체집적회로의 제조방법 및 그에 의해 제조된 반도체 집적회로
JP2004363457A (ja) * 2003-06-06 2004-12-24 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
US6891192B2 (en) * 2003-08-04 2005-05-10 International Business Machines Corporation Structure and method of making strained semiconductor CMOS transistors having lattice-mismatched semiconductor regions underlying source and drain regions
US20050054164A1 (en) * 2003-09-09 2005-03-10 Advanced Micro Devices, Inc. Strained silicon MOSFETs having reduced diffusion of n-type dopants
KR20050048114A (ko) * 2003-11-19 2005-05-24 주식회사 하이닉스반도체 플래쉬 메모리 소자의 제조 방법
US7005700B2 (en) * 2004-01-06 2006-02-28 Jong Ho Lee Double-gate flash memory device

Also Published As

Publication number Publication date
KR20060075365A (ko) 2006-07-04
JP2006190935A (ja) 2006-07-20
TW200623341A (en) 2006-07-01
KR100632654B1 (ko) 2006-10-12
TWI276207B (en) 2007-03-11
US20060141725A1 (en) 2006-06-29
CN1797724A (zh) 2006-07-05

Similar Documents

Publication Publication Date Title
JP4892198B2 (ja) フラッシュメモリ素子の製造方法
JP2009302116A (ja) 半導体装置およびその製造方法
JP2009010011A (ja) 半導体装置およびその製造方法
JP2006303009A (ja) 半導体装置およびその製造方法
JP2009044000A (ja) 不揮発性半導体メモリ及びその製造方法
JP2006278967A (ja) 半導体装置およびその製造方法
JP2007103652A (ja) 半導体装置およびその製造方法
US7851290B2 (en) Method of fabricating semiconductor device
JP2010040538A (ja) 半導体装置の製造方法
JP2009049235A (ja) 半導体装置およびその製造方法
JP5063030B2 (ja) ＮＡＮＤ型フラッシュメモリ素子の製造方法｛ＭｅｔｈｏｄｏｆｍａｎｕｆａｃｔｕｒｉｎｇａＮＡＮＤｔｙｐｅｆｌａｓｈｍｅｍｏｒｙｄｅｖｉｃｅ｝
JP2007043051A (ja) バー抵抗測定パターンを有するフラッシュメモリ素子およびその形成方法
KR100624923B1 (ko) 플래쉬 메모리 셀의 제조 방법
JP2008098567A (ja) 不揮発性半導体記憶装置およびその製造方法
KR100646946B1 (ko) Ｎａｎｄ형 플래쉬 메모리 소자의 제조 방법
JP2006066886A (ja) フラッシュメモリ素子の製造方法
KR100376269B1 (ko) 플래쉬 메모리 소자의 제조방법
KR20070059324A (ko) Ｎａｎｄ형 플래쉬 메모리 소자의 제조 방법
US20080254584A1 (en) Method of manufacturing flash memory device
JP2008218452A (ja) 半導体装置およびその製造方法
JP2009152413A (ja) 半導体装置およびその製造方法
JP2005150687A (ja) 半導体記憶装置の製造方法
KR100593129B1 (ko) 플래시 메모리 소자의 제조 방법
KR100418090B1 (ko) 반도체 소자의 제조 방법
KR20090123513A (ko) 반도체 소자 및 그 제조방법

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20080417

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20110818

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110823

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20111116

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20111213

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20111219

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20141222

Year of fee payment: 3

LAPS Cancellation because of no payment of annual fees